JPH0758331A - 半導体装置 - Google Patents

半導体装置

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JPH0758331A
JPH0758331A JP6146387A JP14638794A JPH0758331A JP H0758331 A JPH0758331 A JP H0758331A JP 6146387 A JP6146387 A JP 6146387A JP 14638794 A JP14638794 A JP 14638794A JP H0758331 A JPH0758331 A JP H0758331A
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Abstract

(57)【要約】 【目的】 ＭＯＳＦＥＴを具えた半導体装置において寄
生バイポーラ作用を阻止することにある。 【構成】 一導電型の第１領域２ｂ内に形成されたＭＯ
ＳＦＥＴ６と、そのゲート電極Ｇとゲート入力端子ＧＴ
との間に結合された追加の素子Ｒ４とを具える。前記追
加の素子は第１領域内の反対導電型の第２領域２１内に
設けられた領域２６を具え、この領域と第２領域と第１
領域が寄生トランジスタＢを形成する。絶縁層３０上
に、寄生トランジスタのベース領域２１及びエミッタ領
域２６とゲート入力端子ＧＴとの間にそれぞれ結合され
た第１及び第２整流素子Ｄ１及びＤ２を設け、ＭＯＳＦ
ＥＴのソース及びゲート電極間の電圧差が符号を逆転す
るとき、第１及び第２整流素子が順方向バイアスされて
寄生トランジスタのベース及びエミッタ間の電圧を減少
させ、このトランジスタのターンオンを禁止する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体装置、特に絶縁ゲ
ート電界効果トランジスタとこのトランジスタを制御又
は保護する素子が同一の半導体本体内に集積された半導
体装置に関するものである。絶縁ゲート電界効果トラン
ジスタは所謂ＤＭＯＳ型のバーチカルパワーＭＯＳＦＥ
Ｔとすることができる。ここで、”バーチカル”とはＭ
ＯＳＦＥＴの常規動作中に主電流が対向する第１及び第
２主表面間を流れることを意味する。
【０００２】
【従来の技術】所謂プロテクテッドスイッチ又はスマー
トパワー装置の種々の例が提案されており、これらの例
では絶縁ゲート電界効果トランジスタを制御する又は保
護する一以上の追加の素子を絶縁ゲート電界効果トラン
ジスタと同一の半導体本体内に集積している。例えば、
ＵＳ−Ａ−４７６０４３４号には、オンチップ熱保護手
段及びその他の保護手段を具えたバーチカルＭＯＳＦＥ
Ｔが開示されており、この装置では追加の素子の幾つか
を絶縁ゲート電界効果トランジスタ又はＭＯＳＦＥＴ上
に絶縁して設けられた薄膜デバイスとして形成するとと
もに、他の幾つかの追加の素子を一般にエピタキシャル
層であって少なくとも半導体本体のドレインドリフト領
域を形成する第１領域内に設けられた反対導電型の分離
ウエル領域内に集積している。
【０００３】このような追加の集積素子を設ける場合、
特に絶縁ゲート電界効果トランジスタの絶縁ゲートの電
圧がソース電圧に対し、ｎチャネル装置の場合には負に
なるとき、これらの追加の素子と分離ウエル領域と第１
領域との間に寄生バイポーラトランジスタ作用が生ずる
可能性がある。一般に、このような寄生バイポーラ作用
の問題は、ＭＯＳＦＥＴの特性の悪化を招くような第１
領域の厚さ及び／又はドーピング濃度の変更によらずに
減少させることはできない。従って、このような場合に
は、寄生バイポーラ作用を禁止するのに好適な構造とＭ
ＯＳＦＥＴに対し最適な構造との間で適当に兼ね合いを
とる必要がある。
【０００４】
【発明が解決しようとする課題】本発明の目的は、上述
した問題を減少もしくは少なくとも緩和した半導体装置
を提供することにある。
【０００５】
【課題を解決するための手段】本発明は、第１及び第２
主表面を有するとともに第１主表面に隣接する一導電型
の第１領域を有する半導体本体と、第１領域内に形成さ
れた、ソース及びドレイン電極及び絶縁ゲート電極を有
する絶縁ゲート電界効果トランジスタと、絶縁ゲート電
界効果トランジスタの絶縁ゲートとゲート入力端子との
間に結合された少なくとも一つの追加の素子とを具え、
前記追加の素子が第１領域内に設けられた反対導電型の
第２領域を必要とするために前記追加の素子の領域と第
２領域と第１領域が寄生バイポーラトランジスタを形成
する半導体装置において、第１主表面上の絶縁層上に、
寄生バイポーラトランジスタのベース領域とゲート入力
端子との間に結合された第１整流素子及び寄生バイポー
ラトランジスタのエミッタ領域とゲート入力端子との間
に結合された第２整流素子を設け、絶縁ゲート電界効果
トランジスタのソース及び絶縁ゲート電極間の電圧が符
号を逆転するとき、寄生バイポーラトランジスタのベー
ス及びエミッタ領域とそれぞれ直列の第１及び第２整流
素子が順方向バイアスされて寄生バイポーラトランジス
タのベース及びエミッタ間の電圧を減少させ、寄生バイ
ポーラトランジスタのターンオンを禁止するよう構成し
たことを特徴とする。
【０００６】
【作用】従って、本発明半導体装置においては、第１及
び第２整流素子が寄生バイポーラトランジスタのベース
−エミッタ電圧を減少するよう作用し、不所望なバイポ
ーラ作用の発生を抑える。
【０００７】第３整流素子を第２整流素子と逆並列に結
合して常規動作状態における絶縁ゲート電界効果トラン
ジスタへのゲート駆動を促進させることができる。第４
整流素子を第２整流素子と直列に結合して、寄生バイポ
ーラトランジスタに印加されるベース−エミッタ電圧を
更に減少させることができる。これらの整流素子は薄膜
ダイオード、例えば多結晶シリコンダイオードとするこ
とができる。
【０００８】絶縁ゲート電界効果トランジスタは、第１
主表面にソース電極を有し第２主表面にドレイン電極を
有するバーチカル絶縁ゲート電界効果トランジスタとす
ることができる。この場合には、この絶縁ゲート電界効
果トランジスタは、第１主表面に隣接する第１領域内に
形成された反対導電型の複数の第２領域を具え、各第２
領域がソース電極に結合された一導電型のソース領域を
含み、絶縁ゲート電極が各第２領域の導通チャネル領域
上を延在して、ソース領域とドレイン電極に結合された
ドレイン領域の少なくとも一部を形成する第１領域との
間にゲート可能導通路を形成する構造のものとすること
ができる。
【０００９】第２領域は少なくとも一つの追加の素子が
形成されるウエル又は分離領域を形成するものとするこ
とができる。この場合には、前記少なくとも一つの追加
の素子はウエル内に形成された一導電型の絶縁ゲート電
界効果トランジスタ又は一導電型の拡散抵抗とすること
ができる。前記少なくとも一つの追加の素子は静電保護
ダイオードとすることができ、第２領域がこのダイオー
ドの一方の領域を形成するものとすることができる。ま
た、これらの種々のタイプの任意の２以上の素子を半導
体本体内に設けることができる。
【００１０】
【実施例】図面を参照して本発明の実施例を説明する。
図面を参照して説明すると、本発明は、第１及び第２主
表面２ｃ及び２ｄを有するとともに第１主表面２ｃに隣
接する一導電型の第１領域２ｂを有する半導体本体２
と、第１領域２ｂ内に形成された、ソース及びドレイン
電極Ｓ及びＤ及び絶縁ゲート電極Ｇを有する絶縁ゲート
電界効果トランジスタ６と、絶縁ゲート電界効果トラン
ジスタ６の絶縁ゲート電極Ｇとゲート入力端子ＧＴとの
間に結合された少なくとも一つの追加の素子Ｒ４，Ｚ
Ｄ，１５とを具え、前記追加の素子が第１領域２ｂ内に
設けられた反対導電型の第２領域２１又は２９を必要と
するために前記追加の素子（Ｒ４）の領域（例えば２
６）と第２領域２１と第１領域２ｂが寄生バイポーラト
ランジスタＢを形成する半導体装置において、第１主表
面２ｃ上の絶縁層３０上に、寄生バイポーラトランジス
タＢのベース領域２１とゲート入力端子ＧＴとの間に結
合された第１整流素子Ｄ１及び寄生バイポーラトランジ
スタＢのエミッタ領域２６とゲート入力端子ＧＴとの間
に結合された第２整流素子Ｄ２を設け、絶縁ゲート電界
効果トランジスタ６のソース及び絶縁ゲート電極Ｓ及び
Ｇ間の電圧差が符号を逆転するとき、寄生バイポーラト
ランジスタＢのベース及びエミッタ領域とそれぞれ直列
の第１及び第２整流素子Ｄ１及びＤ２が順方向バイアス
されて寄生バイポーラトランジスタＢのベース及びエミ
ッタ間の電圧を減少させ、寄生バイポーラトランジスタ
のターンオンを禁止するよう構成したものである。
【００１１】従って、本発明半導体装置においては、第
１及び第２整流素子が寄生バイポーラトランジスタＢの
ベース−エミッタ電圧を減少させるように作用し、不所
望なバイポーラ作用の発生を抑える。
【００１２】図１に付き説明すると、この図にはフィリ
ップスセミコンダクタ社からプロテクテッドスイッチ”
ＴＯＰＦＥＴ”（商品名）として市販されている既知の
プロテクテッドスイッチ１’の簡略回路図が示されてい
る。このプロテクテッドスイッチ１’はバーチカルＤＭ
ＯＳ型のｎチャネルエンハンスメントモードパワーＭＯ
ＳＦＥＴ６を具えている。このＭＯＳＦＥＴ６は自動車
ライト又はモータコイル等のような適当な負荷に対する
下側スイッチとして接続するよう予定されている。従っ
て、このＭＯＳＦＥＴ１’はドレイン電極Ｄが負荷Ｌの
一端を接続する端子Ｔに結合されるとともにソース電極
Ｓが使用時に基準電位点（一般に大地）に結合される電
源ライン１０に結合され、負荷Ｌの他端が正電源ライン
１１に結合される。
【００１３】ＭＯＳＥＴ６の絶縁ゲート電極Ｇはゲート
端子ＧＴに結合され、この端子には使用時にゲート入力
抵抗を経て適当なゲート駆動回路が結合され、図１には
これらゲート入力抵抗のうちの３つの抵抗Ｒ３，Ｒ４及
びＲ５が示されている。ＭＯＳＦＥＴ６のドレイン及び
ゲート電極Ｄ及びＧ間に、ＭＯＳＦＥＴを誘導性負荷の
スイッチング時に保護し、特にドレイン電極Ｄに過電圧
を生ずる誘導性負荷の場合にＭＯＳＦＥＴをターンオン
に戻す電圧クランプ回路１３が結合される。任意の適当
な形態の電圧クランプ回路を用いることができる。例え
ば、本出願人に係わるＥＰ−Ａ−５２３８００号に開示
されているような回路を用いることができる。一以上の
保護ツェナーダイオードをゲート入力端子に設けること
ができる。２つのツェナーダイオードＺＤ１及びＺＤ２
が図示されている。
【００１４】図１に示すプロテクテッドスイッチは他の
保護回路１４も含み、この保護回路はＭＯＳＦＥＴ６の
ゲート電極Ｇ及びソース電極Ｓ（電源ライン１０）間に
結合された主ソース−ドレイン電流通路を有するＮチャ
ネルエンハンスメントモードＩＧＦＥＴ１５のゲートに
結合され、不所望な状態を検出したときにこのゲートを
本例では大地にプルダウンする。不所望な状態は、例え
ば短絡又は過温度状態とすることができ、この保護回路
１４は任意の適当な形態のものとすることができる。例
えば、ＥＰ−Ａ−３６０３３３，ＥＰ−Ａ−３６９５３
０又はＰ−Ａ−４７９３６２に開示されているような過
温度検出回路を状況に応じて適宜使用することができ
る。このプロテクテッドスイッチに固有の寄生バイポー
ラトランジスタＢを図１に仮想線で示してある。
【００１５】図２は、半導体本体２の種々の部部分の断
面図であって、図１に示すようなプロテクテッドスイッ
チに使用しうる種々の素子をどのように形成しうるかを
示すものである。半導体本体２は、本例では、比較的高
ドープのｎ導電型単結晶シリコン基板２ａを具え、その
上に比較的低ドープのｎ導電型シリコンエピタキシャル
層２ｂが設けられ、このエピタキシャル層が第１領域、
一般にＭＯＳＦＥＴ６のドレインドリフト領域を形成す
る。
【００１６】ＭＯＳＦＥＴ６は慣例のＤＭＯＳ製造技術
を用いて形成され、ＭＯＳＦＥＴ６の一つのセル６ａを
図２ａに示す。セル６ａは半導体本体２の一主表面２ｃ
に隣接するｐ導電型の本体領域１６を具え、この本体領
域１６はｎ導電型のソース領域１７を含むとともにこの
領域と相まってＭＯＳＦＥＴの絶縁ゲート１８の下に導
通チャネル領域１６ｂを形成する。図に示すように、ｐ
型本体領域１６には比較的高ドープの中心補助領域１６
ａを設け、この領域を（図に示すようにソース領域１７
を貫通する溝をエッチングすることにより又はソースイ
ンプラントをマスクすることにより）ソース電極Ｓに短
絡させて寄生バイポーラ作用を禁止するようにすること
ができる。ソース電極Ｓ及びゲート電極Ｇ（図示せず）
は絶縁層３０の上にメタライズ層を設け、適当な接点孔
を経てソース領域１７及び絶縁ゲート１８に接触される
ことにより形成する。ドレイン電極Ｄは半導体本体２の
他方の主表面２ｄ上に設ける。
【００１７】図２ｂはラテラルＮＭＯＳトランジスタ、
例えば図１に示すトランジスタ１５を示し、このトラン
ジスタは本例では分離領域又はウエル領域２１を形成す
るｐ導電型の第２領域内に拡散されたソース及びドレイ
ン領域１９及び２０と、絶縁ゲート２２と、絶縁層３０
上に形成されたソース、ドレイン及びゲート電極２３、
２４及び２５を有する。この場合には、ソース領域１９
とウエル領域２１と第１領域２ｂとの間に寄生バイポー
ラトランジスタが存在する。
【００１８】図２ｃは拡散抵抗、例えば抵抗Ｒ４を示
し、この抵抗は領域２１と同一の領域としうるｐ導電型
ウエル領域又は分離領域内のｎ導電型領域２６からな
る。電極２７がウエル領域２１を基準電位点（一般に大
地）に結合し、領域２６の各端に抵抗電極２８ａ及び２
８ｂが設けられる。この場合には、領域２６とウエル領
域２１と第１領域２ｂとの間に寄生バイポーラトランジ
スタが存在する。
【００１９】図２ｄは拡散ダイオード、例えばツェナー
ダイオードＺＤ１を示し、このダイオードは比較的高ド
ープのｐ導電型領域２９内にｎ導電型領域３１を設け、
これらの領域に適切な電極２９ａ及び３１ａを絶縁層３
０の接点孔を経て接触させてなる。この場合には、第１
領域２ｂとツェナーダイオードＺＤ１の領域２９及び３
１との間に寄生バイポーラトランジスタが存在する。
【００２０】図２ｅは絶縁層３０の上、通常はウエル領
域２１の上方に形成された薄膜ダイオードＤ１を、図２
ｆは薄膜抵抗、例えばＲ３を示す。図に示すように、ダ
イオードＤ１は互いに反対導電型の多結晶シリコンドー
プ領域３２及び３３からなるｐｎ接合ダイオードであ
り、これらの領域に絶縁層３４の孔を経て接触する電極
３２ａ及び３３ａを有する。抵抗Ｒ３はｎ導電型のドー
プ多結晶シリコン領域３５からなり、絶縁層３４の孔を
経てこの領域の両端に接触する電極３５ａ及び３５ｂを
有する。上述した各素子の一つ以上を設け、メタライズ
層により所要の如く接続することができること勿論であ
る。
【００２１】図３は本発明半導体装置の第１の実施例の
一部分を断面図及び回路図で示すものである。図を簡単
にするために、ＭＯＳＦＥＴ６の一つのセル６ａのみを
示すとともに、ＭＯＳＦＥＴ６の絶縁ゲートＧにライン
４０を経て結合され且つゲート入力端子ＧＴにダイオー
ドＤ１，Ｄ２及びＤ３（後述する）に結合された一つの
追加の素子のみを示す。この追加の素子は拡散抵抗Ｒ４
として示すが、図２に示すような拡散ラテラルＮチャネ
ルＭＯＳＦＥＴ又は拡散ダイオードとすることができ
る。
【００２２】簡単のために図２ｃの参照番号を使用して
説明すると、電極２７がソース電極Ｓ、即ち接地電源ラ
イン１０に結合されるとともに、抵抗電極２８ａがノー
ド４２を経て薄膜ダイオードＤ２のアノード及び薄膜ダ
イオードＤ３のカソードに結合される。両ダイオード２
及びＤ３の他方の電極がノード４１を経て薄膜ダイオー
ドＤ１のカソードに結合され、このダイオードのアノー
ドがソース電極Ｓ又は電源ライン１０に結合される。ダ
イオードＤ２とノード４１との間に薄膜抵抗Ｒ６を必要
に応じ設けることができる。図３には示してないが、全
ての薄膜ダイオードＤ１，Ｄ２及びＤ３は図２ｅに示す
ように半導体本体２上の絶縁層３０上に形成される。ダ
イオードＤ３のアノードとダイオードＤ１のカソードと
の間のノード４１が図２ｆに示す抵抗Ｒ３に類似の薄膜
入力抵抗Ｒ１を経てゲート入力端子ＧＴに結合される。
図４は上述した回路全体の簡略回路図であり、ボックス
Ｐは図３に示す抵抗のような論理素子を表す。この回路
は、ＭＯＳＦＥＴ６のゲート電圧がソース電圧に対し負
になるときにＭＯＳＦＥＴ６を損傷から保護する。
【００２３】図３及び図４に示す回路の常規動作状態で
は、ノード４１の電圧は入力電圧（即ちノード４２の電
圧）より代表的に０．５ボルト高く、ＭＯＳＦＥＴ６が
ターンオフするとき、入力電圧が急速に０．５ボルトに
低下し、次いで内部入力−ソース抵抗（代表的には６５
キロオーム）により決まる低速度で零ボルトに低下す
る。入力電圧が０．５ボルトのとき、ＭＯＳＦＥＴ６は
しきい値以下であり、何の電流も負荷を流れない。
【００２４】図５は一以上の追加の素子により形成され
る寄生バイポーラトランジスタＢの作用を説明する回路
図である。図３に示す例では、第１領域２ｂが寄生バイ
ポーラトランジスタＢのコレクタ領域（ドレイン電極Ｄ
に結合されている）を形成し、ウエル領域２１がベース
領域（ダイオードＤ１を経てノード４１及びゲート入力
端子ＧＴに結合されている）を形成し、ｎ導電型領域
（本例では領域２６）がノード４２に結合されたエミッ
タ領域を形成する。従って、入力電圧がソース電圧に対
し負になると（本例では大地電位）、ダイオードＤ２が
寄生バイポーラトランジスタＢのベース−エミッタ電圧
ＶｂｅをダイオードＤ１の準方向電圧Ｖｆの一部分（そ
の割合はダイオードＤ１及びＤ２により決まる）に低減
する。一般に、ダイオードＤ１及びＤ２は同一であり、
ＶｂｅはＶｆの半分になる。これによりバイポーラトラ
ンジスタＢのベース電流が無視しうる値に制限されるた
め、フルＢＶces(コレクタ−エミッタ飽和電圧）を達成
しうる。ダイオードＤ１は寄生バイポーラトランジスタ
Ｂの熱漏れベース電流を低減する作用も有する。ダイオ
ードＤ３はＭＯＳＦＥＴ６の常規動作を促進する作用を
する。
【００２５】負電圧が入力端子に２ミリ秒より著しく長
い時間に亘って生じやすい場合には抵抗Ｒ６を随意に設
けることができる。この抵抗Ｒ６は、負入力電圧状態中
に入力端子を流れる電流を小さくするために十分に大き
くする必要がある。
【００２６】図６及び図７はダイオードＤ２と直列に更
に薄膜ダイオードＤ４を設けた本発明の変形例を示す。
これらのダイオードが同一であるものとすると、この構
成によれば寄生バイポーラトランジスタＢのＶbeがダイ
オードＤ１のＶf の３分の１（図４及び図５では２分の
１）に低減するとともに、ＭＯＳＦＥＴ６のターンオフ
時間もかなり低減する。更にダイオードを付加すること
により寄生バイポーラトランジスタＢのＶbeを更に減少
させることができること勿論である。
【００２７】このように、本発明半導体装置は半導体本
体２内に集積された前述の追加の素子による寄生バイポ
ーラ作用の可能性を除去もしくは少なくとも軽減し、ま
た集積ＥＳＤ保護ダイオードの必要性を除去し、寄生バ
イポーラ作用が生ずる状態を回避する。その理由は、Ｅ
ＳＤ保護ダイオードの一部である寄生バイポーラトラン
ジスタがクランプ回路１３が動作する電圧より低いＢＶ
ceo を有するためである。
【００２８】ＭＯＳＦＥＴ６が図１に示すように下側ス
イッチとして動作する場合には、ＭＯＳＦＥＴ６を流れ
る高電流とソース電極及び大地間の配線抵抗とにより、
またＭＯＳＦＥＴ及びゲート駆動回路に対し別個の接地
を使用する場合に、負入力電圧が生起しうる。ＭＯＳＦ
ＥＴ６が高電流を流しているときにターンオフすると、
クランプ回路１３が動作状態になり、ソース−大地配線
に電圧が発生し、この電圧が、本発明の手段のない場合
には、寄生バイポーラトランジスタＢのＶbeより大きい
電圧になる。本発明はこのような状況の下でのＭＯＳＦ
ＥＴの損傷を除去或いは少なくとも阻止する。
【００２９】本発明は、適切な変更を加えることによ
り、上側スイッチ、即ちＭＯＳＦＥＴ６を正電源ライン
１１と負荷Ｌとの間に接続する場合に適用して、寄生バ
イポーラトランジスタのターンオンを阻止することもで
きる。この場合には、電源ライン１１の過電圧トランジ
ェントによりクランプ回路１３が動作し、その結果ＭＯ
ＳＦＥＴが導通して、ソース電位が大地電位より高くな
るため、ゲートが大地電位に保持されている場合に、ゲ
ートがソースに対し負になり、このとき寄生バイポーラ
トランジスタのターンオンが起こりうる。
【００３０】本発明は適切な変更を加えることによりＰ
チャネル装置に適用することもできる。この場合には、
ソース及びゲート間の電圧差の符号逆転はこの電圧差が
ＭＯＳＦＥＴ６を導通するのに必要な電圧差に対し反対
符号である状態を意味する。ダイオードＤ１，Ｄ２及び
Ｄ３の回路は、個々の追加の素子が寄生バイポーラ作用
を生ずる可能性に応じて、ＭＯＳＦＥＴと一緒に集積さ
れた一以上の任意の追加の素子に対し設けることができ
る。更に、本発明はシリコン以外の他の半導体材料にも
適用しうること勿論である。
【００３１】以上の説明を読めば、当業者であれば、他
の種々の変更や変形が可能である。例えば、上述した構
成要素の代わりに、当該技術分野において既知の構成要
素を使用したり、上述した構成要素に既知の構成要素を
加えることができる。特許請求の範囲は構成要素の組み
合わせとして記載しているが、本発明で解決すべき技術
的な問題の一部又は全部を解決する、しないにかかわら
ず、本明細書に開示された新規な構成又は構成要素の組
み合わせも本発明の範囲に含まれるものである。
【図面の簡単な説明】
【図１】既知の半導体装置又はプロテクテッドスイッチ
の簡略回路図である。
【図２】ａ，ｂ，ｃ，ｄ，ｅ及びｆは図１に示すタイプ
のプロテクテッドスイッチに使用される代表的な種々の
素子を示す、半導体本体の種々の部分の断面図である。
【図３】本発明半導体装置の一部分を断面図及び回路図
で示した図である。
【図４】本発明半導体装置の簡略回路図である。
【図５】図４に示す絶縁ゲート電界効果トランジスタ又
はＭＯＳＦＥＴの絶縁ゲートの電圧がソース電圧に対し
負になったときの状態を示す回路図である。
【図６】図４に示す半導体装置の変形例の簡略回路図で
ある。
【図７】図６に示す変形例において絶縁ゲート電界効果
トランジスタ又はＭＯＳＦＥＴの絶縁ゲートの電圧がソ
ース電圧に対し負になったときの状態を示す回路図であ
る。
【符号の説明】
２ 半導体本体 ２ｂ 第１領域 ６ バーチカル絶縁ゲート電界効果トランジスタ（ＭＯ
ＳＦＥＴ） ６ａ ＭＯＳＦＥＴセル Ｓ，Ｄ，Ｇ ソース、ドレイン、ゲート電極 ＧＴ ゲート入力端子 Ｒ４，ＺＤ１，１５ 追加の素子 ２１ ウエル又は分離領域 ２３、２４、２６ 追加の素子領域 Ｂ 寄生バイポーラトランジスタ Ｄ１，Ｄ２，Ｄ３，Ｄ４ 第１、第２、第３、第４薄膜
ダイオード
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 8934−4Ｍ Ｈ０１Ｌ 27/06 ３１１ Ｂ 7514−4Ｍ 29/78 ３０１ Ｋ

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 第１及び第２主表面を有するとともに第
    １主表面に隣接する一導電型の第１領域を有する半導体
    本体と、第１領域内に形成された、ソース及びドレイン
    電極及び絶縁ゲート電極を有する絶縁ゲート電界効果ト
    ランジスタと、絶縁ゲート電界効果トランジスタの絶縁
    ゲートとゲート入力端子との間に結合された少なくとも
    一つの追加の素子とを具え、前記追加の素子が第１領域
    内に設けられた反対導電型の第２領域を必要とするため
    に前記追加の素子の領域と第２領域と第１領域が寄生バ
    イポーラトランジスタを形成する半導体装置において、
    第１主表面上の絶縁層上に、寄生バイポーラトランジス
    タのベース領域とゲート入力端子との間に結合された第
    １整流素子及び寄生バイポーラトランジスタのエミッタ
    領域とゲート入力端子との間に結合された第２整流素子
    を設け、絶縁ゲート電界効果トランジスタのソース及び
    絶縁ゲート電極間の電圧が符号を逆転するとき、寄生バ
    イポーラトランジスタのベース及びエミッタ領域とそれ
    ぞれ直列の第１及び第２整流素子が順方向バイアスされ
    て寄生バイポーラトランジスタのベース及びエミッタ間
    の電圧を減少させ、寄生バイポーラトランジスタのター
    ンオンを禁止するよう構成したことを特徴とする半導体
    装置。
  2. 【請求項２】 第３整流素子が第２整流素子と逆並列に
    結合されていることを特徴とする請求項１記載の半導体
    装置。
  3. 【請求項３】 第４整流素子が第２整流素子と直列に結
    合されていることを特徴とする請求項１又は２記載の半
    導体装置。
  4. 【請求項４】 前記整流素子は薄膜ダイオードであるこ
    とを特徴とする請求項１〜３のいずれかに記載の半導体
    装置。
  5. 【請求項５】 前記薄膜ダイオードは多結晶シリコンダ
    イオードであることを特徴とする請求項４記載の半導体
    装置。
  6. 【請求項６】 絶縁ゲート電界効果トランジスタは、第
    １主表面にソース電極を有し第２主表面にドレイン電極
    を有するバーチカル絶縁ゲート電界効果トランジスタで
    あることを特徴とする請求項１〜５のいずれかに記載の
    半導体装置。
  7. 【請求項７】 絶縁ゲート電界効果トランジスタは、第
    １主表面に隣接する第１領域内に形成された反対導電型
    の複数の第２領域を具え、各第２領域がソース電極に結
    合された一導電型のソース領域を含み、絶縁ゲート電極
    が各第２領域の導通チャネル領域上を延在し、ソース領
    域と、ドレイン電極に結合されたドレイン領域の少なく
    とも一部を形成する第１領域との間にゲート可能導通路
    を形成する構造であることを特徴とする請求項６記載の
    半導体装置。
  8. 【請求項８】 前記第２領域がウエルを形成し、前記少
    なくとも一つの追加の素子が前記ウエル内に形成された
    一導電型の拡散抵抗であることを特徴とする請求項１〜
    ７のいずれかに記載の半導体装置。
  9. 【請求項９】 前記第２領域がウエルを形成し、前記少
    なくとも一つの追加の素子が前記ウエル内に形成された
    少なくとも一つの一導電型の絶縁ゲート電界効果トラン
    ジスタであることを特徴とする請求項１〜８のいずれか
    に記載の半導体装置。
  10. 【請求項１０】 前記少なくとも一つの追加の素子が静
    電保護ダイオードであることを特徴とする請求項１〜９
    のいずれかに記載のＯＲゲート半導体装置。
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