JPH0397269A - 電流制限回路を内蔵する伝導度変調型ｍｏｓｆｅｔ - Google Patents
電流制限回路を内蔵する伝導度変調型ｍｏｓｆｅｔInfo
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- JPH0397269A JPH0397269A JP23526189A JP23526189A JPH0397269A JP H0397269 A JPH0397269 A JP H0397269A JP 23526189 A JP23526189 A JP 23526189A JP 23526189 A JP23526189 A JP 23526189A JP H0397269 A JPH0397269 A JP H0397269A
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
［産業上の利用分野］
この発明は、電流制限回路を内蔵する伝導度変調型ＭＯ
ＳＦＥＴに関し、さらに詳しくは、電源装置などに使用
される自己消弧型半導体スイッチング素子として用いら
れる伝導度変調型ＭＯＳＦＥＴ構造の改良に係るもので
ある． 〔従来の技術】 従来例による一般的なこの種の電流制限回路を内蔵する
伝導度変調型ＭＯＳＦＥＴ （以下，伝導度変調型ＭＯ
ＳＦＥＴとも呼ぶ）の模式的に表わした断面構造を第３
図に示す． すなわち，この第３図従来例構成において、伝導度変調
型ＭＯＳＦＥＴは、ｐ′″型シリコン基板ｌ上にｎ型バ
ッファ層２および『型エビタキシャル層３を順次に形成
させてあり、このｎ一型エビタキシャル層３上の所定位
置に、それぞれにゲート酸化膜２ｌを介してゲートボリ
シリコン層（ゲート電極）７を形成させ，また、これら
の各ゲートボリシリコン層７間でのｎ一型エビタキシャ
ル層３の領域には、ｐ型ベース領域２２を拡散形成させ
ると共に、その内部にｎ゛型エミッタ層２３をそれぞれ
選択的に拡散形成させ、これらの各００型エミッタ層２
３間に跨ってエミッタ電極８を設け、さらに、ｐ０型シ
リコン基板ｌの裏面には、コレクク電極１７を設けて構
成させたものである。 また、第４図には、前記構成による伝導度変調型ＭＯＳ
ＦＥＴの等価回路を示してあり、この構成の場合には、
前記ｐ゛型基板１， ｎ型バツファ層２およびｎ一型エ
ビタキシャル層３， ｐ型ベース領域２２からなるＰＮ
Ｐトランジスタ２５に対して、これを前記ｎ型バッファ
層２およびｎ一型エビタキシャル層３． ｐ型ベース領
域２２， ｎ”型エミッタ層２３，ゲート酸化１［ｉ２
１，ゲートボリシリコン層７からなるＮチャネルＭＯＳ
ＦＥＴ２７によって駆動制御する構造になっている． 〔発明が解決しようとする課題〕 しかして、前記のように構成される従来の伝導度変調型
ＭＯＳＦＥＴ構造においては、前記したＰＮＰ｝ランジ
スタ２５およびＮチャネルＭＯＳＦＥＴ２７のほかにも
、ｎ型バツファ層２ｉ３よびｎ一型エピタキシャル層３
， ｐ型ベース領域２２， ｎ”型エミッタ層２３から
なる寄生のＮＰＮ｝ランジスタ２６が存在しており、こ
の寄生のＮＰＮトランジスタ２６については、この構成
の場合，そのｐ型ベース領域２２， ｎ”型エミッタＮ
２３間が、エミッタ電極８によって短絡されているため
に、電流が少ない通常の状態では導通しないが、ＰＮＰ
トランジスタ２５のコレクタ電流，すなわち正孔電流２
８が増加すると、 ｐ型ベース領域２２のショート抵抗
２４による電圧降下が大きくなることから、これらのｐ
型ベース領域２２とｎ“型エミッタ層２３とのｐｎ接合
が順方向にバイアスされ、この結果，導通されてしまう
ことになる。 また一方で、前記寄生のＮＰＮトランジスタ２６は、前
記ＮＰＮ｝ランジスク２５と一緒にサイリスタを構成し
ており、前記ＮＰＮトランジスタ２６の導通に伴い、こ
のサイリスクがターンオンして、いわゆる．ラッチアッ
プ状態になるもので、しかも、このラッチアップ状態は
、これをゲート電圧によってはオフすることができない
ために、素子内部に過大な電流が流れて、これを破壊す
るおそれがある。 そして、前記ラッチアップ現象を回避して素子の破壊を
防止するのには、前記ショート抵抗２４を低抵抗にして
正札電流２８による電圧降下を小さくするか、あるいは
正孔電流２８自体を小さくする必要があり、このための
手段として、従来の場合には、前記ｐ型ベース領域２２
内にＮチャネルＭＯＳＦＥＴ２７のチャネル領域には達
しないように高濃度（低抵抗）によるｐ゛領域を拡散形
成させたり、またはｐ型ペース領域２２の拡散深さを一
層，深く形成させたりして、ショート抵抗２４を下げる
などの対策を講ずるようにしている。 しかしながら、前記した前者のｐ型ベース領域２２内へ
の高濃度ｐ０領域の形成については、マスク合わせ精度
，不純物の拡散精度などの点で限界があり、また、後者
のｐ型ベース領域２２の拡散深さを深く形成させること
は、ＮチャネルＭＯＳＦＥＴ２７のチャネル長の増加と
か、セル密度の低下を招いてオン電圧が上昇するという
問題点を有している． また、前記ｐ型ベース領域２２の拡散深さを深く形成さ
せながら、 ＮチャネルＭＯＳＦＥＴ２７のチャネル長
を増加させないようにするための手段として、このｐ型
ベース領ｆ１２２の拡散形成後、ゲートボリシリコン７
のオーバーエッチングをなし、かつｎ′″型エミッタ層
２３を拡散形成するようにした手段が考えられるが、こ
のようにチャネル長が短い場合には、たとえ、通常動作
では問題がなくとも、負荷短絡時にあって非常に大きな
短絡電流が流れ、前記と同様にラッチアップが発生し、
素子自体が熱的に破壊されることになるという問題点が
あった． この発明の課題は、従来のこのような問題点に鑑み、チ
ャネル長を短く、かつオン電圧を低下させた場合にも、
負荷短絡時の電流を低くし得るようにさせ、この負荷短
絡時でのラッチアップの防止およびバワーロスの抑制を
なすと共に、熱的に破壊されるに至る時間を長くして、
別に設けられる短絡保護回路の動作でオフするまでの間
，素子構成を熱的破壊から防護し得るようにした，この
種の電流制限回路を内蔵する伝導度変調型ＭＯＳＦＥＴ
を提供することである。 〔課題を解決するための手段１ 前記課題を達成するために、この発明に係る電流制限回
路を内蔵する伝導度変調型ＭＯＳＦＥＴは、通常セルお
よび横型ＭＯ Ｓ Ｆ ＥＴに併せて、電流検出用セル
を設け、この電流検出用セルのエミッタ電極と通常セル
のエミッタ電極との間に電流検出抵抗を接続させ、この
電流検出抵抗を流れる電流による電圧降下によって、負
荷短絡時の過電流を検出してゲート電位を低下させるよ
うにしたものである． すなわち，この発明は、半導体基板上にあって、通常セ
ル，横型ＭＯ Ｓ Ｆ ＥＴおよび電流検出用セルをそ
れぞれに構成させると共に、前記電流検出用セルのゲー
ト電極と前記通常セルのゲート電極とを共通に、かつ必
要に応じ分圧抵抗を介して前記横型ＭＯ Ｓ Ｆ ＥＴ
のドレイン電極をそれぞれに接続させ、また、前記電流
検出用セルのエミッタ電極と前記横型ＭＯＳＦＥＴのゲ
ート電極とを共通に接続させた上で、電流検出抵抗を介
して通常セルのエミッタ電極を共通に接続させたことを
特徴とする電流制限回路を内蔵する伝導度変調型ＭＯＳ
ＦＥＴである． ［作 用］ 電流検出用セルのエミッタ電極と通常セルのエミッタ電
極との間に電流検出抵抗を接続させたので、この電流検
出抵抗を流れる電流による電圧降下により、負荷短絡時
の過電流を検出してゲート電圧，ひいては短絡電流を低
下させることができて、素子のラッチアップおよび熱的
な破壊を防止し得る．
ＳＦＥＴに関し、さらに詳しくは、電源装置などに使用
される自己消弧型半導体スイッチング素子として用いら
れる伝導度変調型ＭＯＳＦＥＴ構造の改良に係るもので
ある． 〔従来の技術】 従来例による一般的なこの種の電流制限回路を内蔵する
伝導度変調型ＭＯＳＦＥＴ （以下，伝導度変調型ＭＯ
ＳＦＥＴとも呼ぶ）の模式的に表わした断面構造を第３
図に示す． すなわち，この第３図従来例構成において、伝導度変調
型ＭＯＳＦＥＴは、ｐ′″型シリコン基板ｌ上にｎ型バ
ッファ層２および『型エビタキシャル層３を順次に形成
させてあり、このｎ一型エビタキシャル層３上の所定位
置に、それぞれにゲート酸化膜２ｌを介してゲートボリ
シリコン層（ゲート電極）７を形成させ，また、これら
の各ゲートボリシリコン層７間でのｎ一型エビタキシャ
ル層３の領域には、ｐ型ベース領域２２を拡散形成させ
ると共に、その内部にｎ゛型エミッタ層２３をそれぞれ
選択的に拡散形成させ、これらの各００型エミッタ層２
３間に跨ってエミッタ電極８を設け、さらに、ｐ０型シ
リコン基板ｌの裏面には、コレクク電極１７を設けて構
成させたものである。 また、第４図には、前記構成による伝導度変調型ＭＯＳ
ＦＥＴの等価回路を示してあり、この構成の場合には、
前記ｐ゛型基板１， ｎ型バツファ層２およびｎ一型エ
ビタキシャル層３， ｐ型ベース領域２２からなるＰＮ
Ｐトランジスタ２５に対して、これを前記ｎ型バッファ
層２およびｎ一型エビタキシャル層３． ｐ型ベース領
域２２， ｎ”型エミッタ層２３，ゲート酸化１［ｉ２
１，ゲートボリシリコン層７からなるＮチャネルＭＯＳ
ＦＥＴ２７によって駆動制御する構造になっている． 〔発明が解決しようとする課題〕 しかして、前記のように構成される従来の伝導度変調型
ＭＯＳＦＥＴ構造においては、前記したＰＮＰ｝ランジ
スタ２５およびＮチャネルＭＯＳＦＥＴ２７のほかにも
、ｎ型バツファ層２ｉ３よびｎ一型エピタキシャル層３
， ｐ型ベース領域２２， ｎ”型エミッタ層２３から
なる寄生のＮＰＮ｝ランジスタ２６が存在しており、こ
の寄生のＮＰＮトランジスタ２６については、この構成
の場合，そのｐ型ベース領域２２， ｎ”型エミッタＮ
２３間が、エミッタ電極８によって短絡されているため
に、電流が少ない通常の状態では導通しないが、ＰＮＰ
トランジスタ２５のコレクタ電流，すなわち正孔電流２
８が増加すると、 ｐ型ベース領域２２のショート抵抗
２４による電圧降下が大きくなることから、これらのｐ
型ベース領域２２とｎ“型エミッタ層２３とのｐｎ接合
が順方向にバイアスされ、この結果，導通されてしまう
ことになる。 また一方で、前記寄生のＮＰＮトランジスタ２６は、前
記ＮＰＮ｝ランジスク２５と一緒にサイリスタを構成し
ており、前記ＮＰＮトランジスタ２６の導通に伴い、こ
のサイリスクがターンオンして、いわゆる．ラッチアッ
プ状態になるもので、しかも、このラッチアップ状態は
、これをゲート電圧によってはオフすることができない
ために、素子内部に過大な電流が流れて、これを破壊す
るおそれがある。 そして、前記ラッチアップ現象を回避して素子の破壊を
防止するのには、前記ショート抵抗２４を低抵抗にして
正札電流２８による電圧降下を小さくするか、あるいは
正孔電流２８自体を小さくする必要があり、このための
手段として、従来の場合には、前記ｐ型ベース領域２２
内にＮチャネルＭＯＳＦＥＴ２７のチャネル領域には達
しないように高濃度（低抵抗）によるｐ゛領域を拡散形
成させたり、またはｐ型ペース領域２２の拡散深さを一
層，深く形成させたりして、ショート抵抗２４を下げる
などの対策を講ずるようにしている。 しかしながら、前記した前者のｐ型ベース領域２２内へ
の高濃度ｐ０領域の形成については、マスク合わせ精度
，不純物の拡散精度などの点で限界があり、また、後者
のｐ型ベース領域２２の拡散深さを深く形成させること
は、ＮチャネルＭＯＳＦＥＴ２７のチャネル長の増加と
か、セル密度の低下を招いてオン電圧が上昇するという
問題点を有している． また、前記ｐ型ベース領域２２の拡散深さを深く形成さ
せながら、 ＮチャネルＭＯＳＦＥＴ２７のチャネル長
を増加させないようにするための手段として、このｐ型
ベース領ｆ１２２の拡散形成後、ゲートボリシリコン７
のオーバーエッチングをなし、かつｎ′″型エミッタ層
２３を拡散形成するようにした手段が考えられるが、こ
のようにチャネル長が短い場合には、たとえ、通常動作
では問題がなくとも、負荷短絡時にあって非常に大きな
短絡電流が流れ、前記と同様にラッチアップが発生し、
素子自体が熱的に破壊されることになるという問題点が
あった． この発明の課題は、従来のこのような問題点に鑑み、チ
ャネル長を短く、かつオン電圧を低下させた場合にも、
負荷短絡時の電流を低くし得るようにさせ、この負荷短
絡時でのラッチアップの防止およびバワーロスの抑制を
なすと共に、熱的に破壊されるに至る時間を長くして、
別に設けられる短絡保護回路の動作でオフするまでの間
，素子構成を熱的破壊から防護し得るようにした，この
種の電流制限回路を内蔵する伝導度変調型ＭＯＳＦＥＴ
を提供することである。 〔課題を解決するための手段１ 前記課題を達成するために、この発明に係る電流制限回
路を内蔵する伝導度変調型ＭＯＳＦＥＴは、通常セルお
よび横型ＭＯ Ｓ Ｆ ＥＴに併せて、電流検出用セル
を設け、この電流検出用セルのエミッタ電極と通常セル
のエミッタ電極との間に電流検出抵抗を接続させ、この
電流検出抵抗を流れる電流による電圧降下によって、負
荷短絡時の過電流を検出してゲート電位を低下させるよ
うにしたものである． すなわち，この発明は、半導体基板上にあって、通常セ
ル，横型ＭＯ Ｓ Ｆ ＥＴおよび電流検出用セルをそ
れぞれに構成させると共に、前記電流検出用セルのゲー
ト電極と前記通常セルのゲート電極とを共通に、かつ必
要に応じ分圧抵抗を介して前記横型ＭＯ Ｓ Ｆ ＥＴ
のドレイン電極をそれぞれに接続させ、また、前記電流
検出用セルのエミッタ電極と前記横型ＭＯＳＦＥＴのゲ
ート電極とを共通に接続させた上で、電流検出抵抗を介
して通常セルのエミッタ電極を共通に接続させたことを
特徴とする電流制限回路を内蔵する伝導度変調型ＭＯＳ
ＦＥＴである． ［作 用］ 電流検出用セルのエミッタ電極と通常セルのエミッタ電
極との間に電流検出抵抗を接続させたので、この電流検
出抵抗を流れる電流による電圧降下により、負荷短絡時
の過電流を検出してゲート電圧，ひいては短絡電流を低
下させることができて、素子のラッチアップおよび熱的
な破壊を防止し得る．
以下、この発明に係る電流制限回路を内蔵する伝導度変
調型ＭＯ Ｓ Ｆ ＥＴの一実施例につき、第１図およ
び第２図を参照して詳細に説明する．第ｌ図はこの実施
例を適用した伝導度変調型ＭＯＳＦＥＴの概要を模式的
に示す断面構成図、第２図は同上伝導度変調型ＭＯＳＦ
ＥＴの等価回路を示す説明図であり、これらの実施例各
図において、前記した従来例各図と同一符号は同一また
は相当部分を示している． すなわち，この第１図に示す実施例構成においても、こ
の伝導度変調型ＭＯＳＦＥＴは、ｐ″″型シリコン基板
１上にｎ型バッファ層２およびｎ一型エビタキシャル層
３を順次に形成させた上で、このｎ”型エビタキシャル
層３上の各所定位置に前記と同様な素子形成を行うこと
により、それぞれに電流検出用セル４．横型ＭＯＳＦＥ
Ｔ５および通常セル６を構成させてある。 そして、この構成にあって、前記電流検出用セル４の各
ゲートボリシリコン層Ｌ，，Ｌ．と前記通常セル６の各
ゲートボリシリコン層Ｌ．，Ｌ．，’Ｌ．とを共通に接
続させると共に、これに分圧抵抗１８を介して前記横型
ＭＯＳＦＥＴ５のドレイン電極１２を共通に接続させ、
また、前記電流検出用セル４のエミッタ電極８−１ と
前記横型ＭＯ Ｓ Ｆ ＥＴ５のゲート電極ｌＯとを共
通に接続させた上で、これに電流検出抵抗９を介して前
記横型ＭＯＳＦＥＴ５の各分離用ゲート電極１１−＋，
１１−ｉおよびソース電極ｌ３と前記通常セル６の各エ
ミッタ電極８−，８−，とを共通に接続させてある。な
お、同図中，１４−＋．１４−１は前記横型ＭＯＳＦＥ
Ｔ５のそれぞれにＰウエルであり、また、ｌ５はゲート
抵抗、１６はゲート電源、１７はコレクタ電極である．
ここで、前記実施例構成による伝導度変調型ＭＯＳＦＥ
Ｔの等価回路は、第２図に示す通りである． しかして、前記実施例での伝導度変調型ＭＯＳＦＥＴの
素子構成に対し、通常の電流が流れているとき、その電
流検出用セル４を流れる電流によって生ずるところの．
電流検出抵抗９による電圧降下が、横型ＭＯＳＦＥＴ５
のゲートしきい値電圧以下になるように、これらの電流
検出抵抗９の抵抗値および横型ＭＯＳＦＥＴ５のゲート
しきい値をそれぞれに設定しておくことにより、この構
成の伝導度変調型ＭＯＳＦＥＴでの正常時のオン電圧な
どの特性は、前記した従来例での伝導度変調型ＭＯＳＦ
ＥＴの場合と全く同様になる。 ここで、今，負荷短絡などによって、この素子構成に過
電流が流れた場合を考えると、このように負荷短絡など
で素子全体の電流が増加した場合には、電流検出用セル
４を流れる電流もまた増加し、かつ電流検出抵抗９によ
る電圧降下が大きくなって、横型ＭＯＳＦＥＴ５のゲー
ト電位が上昇するためにオン状態になり、かつこの横型
ＭＯＳＦＥＴ５のオン状態への移行に伴い、電流検出用
セル４および通常セル６のゲート電位は、ゲート電源１
６の電位をゲート抵抗１５と分圧抵抗１８，それに横型
ＭＯＳＦＥＴ５のチャネル抵抗とで分圧した値になって
低下するために、これらの電流検出用セル４および通常
セル６を流れる電流が低い値に抑制され、かつ同時に、
電流検出抵抗９による電圧降下も低下して、実際には、
これらがバランスする値になるように、その電流が抑制
されるもので、この結果，負荷短絡時の過電流による素
子のラッチアップ現象および熱的な破壊を防止し得るの
である． なお、前記実施例構成において、分圧抵抗１８をゼロと
し、これを横型ＭＯＳＦＥＴ５のチャネル抵抗のみとす
ることも可能であることは勿論である． ［発明の効果］ 以上詳述したように、この発明によれば、半導体基板上
にあって、通常セル，横型ＭＯＳＦＥＴおよび電流検出
用セルを設け、電流検出用セルのエミッタ電極と通常セ
ルのエミッタ電極との間に電流検出抵抗を接続して構成
させたので、この電流検出抵抗を流れる電流による電圧
降下により、負荷短絡時の過電流を検出してゲート電圧
，ひいては短絡電流を低下させることができて、素子の
ラッチアップ現象を防止し、かつ別に設けられる短絡保
護回路が動作するまでの間，素子構成を熱的破壊から防
護し得るなどの特長がある。
調型ＭＯ Ｓ Ｆ ＥＴの一実施例につき、第１図およ
び第２図を参照して詳細に説明する．第ｌ図はこの実施
例を適用した伝導度変調型ＭＯＳＦＥＴの概要を模式的
に示す断面構成図、第２図は同上伝導度変調型ＭＯＳＦ
ＥＴの等価回路を示す説明図であり、これらの実施例各
図において、前記した従来例各図と同一符号は同一また
は相当部分を示している． すなわち，この第１図に示す実施例構成においても、こ
の伝導度変調型ＭＯＳＦＥＴは、ｐ″″型シリコン基板
１上にｎ型バッファ層２およびｎ一型エビタキシャル層
３を順次に形成させた上で、このｎ”型エビタキシャル
層３上の各所定位置に前記と同様な素子形成を行うこと
により、それぞれに電流検出用セル４．横型ＭＯＳＦＥ
Ｔ５および通常セル６を構成させてある。 そして、この構成にあって、前記電流検出用セル４の各
ゲートボリシリコン層Ｌ，，Ｌ．と前記通常セル６の各
ゲートボリシリコン層Ｌ．，Ｌ．，’Ｌ．とを共通に接
続させると共に、これに分圧抵抗１８を介して前記横型
ＭＯＳＦＥＴ５のドレイン電極１２を共通に接続させ、
また、前記電流検出用セル４のエミッタ電極８−１ と
前記横型ＭＯ Ｓ Ｆ ＥＴ５のゲート電極ｌＯとを共
通に接続させた上で、これに電流検出抵抗９を介して前
記横型ＭＯＳＦＥＴ５の各分離用ゲート電極１１−＋，
１１−ｉおよびソース電極ｌ３と前記通常セル６の各エ
ミッタ電極８−，８−，とを共通に接続させてある。な
お、同図中，１４−＋．１４−１は前記横型ＭＯＳＦＥ
Ｔ５のそれぞれにＰウエルであり、また、ｌ５はゲート
抵抗、１６はゲート電源、１７はコレクタ電極である．
ここで、前記実施例構成による伝導度変調型ＭＯＳＦＥ
Ｔの等価回路は、第２図に示す通りである． しかして、前記実施例での伝導度変調型ＭＯＳＦＥＴの
素子構成に対し、通常の電流が流れているとき、その電
流検出用セル４を流れる電流によって生ずるところの．
電流検出抵抗９による電圧降下が、横型ＭＯＳＦＥＴ５
のゲートしきい値電圧以下になるように、これらの電流
検出抵抗９の抵抗値および横型ＭＯＳＦＥＴ５のゲート
しきい値をそれぞれに設定しておくことにより、この構
成の伝導度変調型ＭＯＳＦＥＴでの正常時のオン電圧な
どの特性は、前記した従来例での伝導度変調型ＭＯＳＦ
ＥＴの場合と全く同様になる。 ここで、今，負荷短絡などによって、この素子構成に過
電流が流れた場合を考えると、このように負荷短絡など
で素子全体の電流が増加した場合には、電流検出用セル
４を流れる電流もまた増加し、かつ電流検出抵抗９によ
る電圧降下が大きくなって、横型ＭＯＳＦＥＴ５のゲー
ト電位が上昇するためにオン状態になり、かつこの横型
ＭＯＳＦＥＴ５のオン状態への移行に伴い、電流検出用
セル４および通常セル６のゲート電位は、ゲート電源１
６の電位をゲート抵抗１５と分圧抵抗１８，それに横型
ＭＯＳＦＥＴ５のチャネル抵抗とで分圧した値になって
低下するために、これらの電流検出用セル４および通常
セル６を流れる電流が低い値に抑制され、かつ同時に、
電流検出抵抗９による電圧降下も低下して、実際には、
これらがバランスする値になるように、その電流が抑制
されるもので、この結果，負荷短絡時の過電流による素
子のラッチアップ現象および熱的な破壊を防止し得るの
である． なお、前記実施例構成において、分圧抵抗１８をゼロと
し、これを横型ＭＯＳＦＥＴ５のチャネル抵抗のみとす
ることも可能であることは勿論である． ［発明の効果］ 以上詳述したように、この発明によれば、半導体基板上
にあって、通常セル，横型ＭＯＳＦＥＴおよび電流検出
用セルを設け、電流検出用セルのエミッタ電極と通常セ
ルのエミッタ電極との間に電流検出抵抗を接続して構成
させたので、この電流検出抵抗を流れる電流による電圧
降下により、負荷短絡時の過電流を検出してゲート電圧
，ひいては短絡電流を低下させることができて、素子の
ラッチアップ現象を防止し、かつ別に設けられる短絡保
護回路が動作するまでの間，素子構成を熱的破壊から防
護し得るなどの特長がある。
第１図はこの発明の一実施例を論用した電流制限回路を
内蔵する伝導度変調型ＭＯＳＦＥＴの概要を模式的に示
す断面構成図、第２図は同上実施例での伝導度変調型Ｍ
Ｏ Ｓ Ｆ ＥＴの等価回路を示す説明図であり、また
、第３図は従来例による電流制限回路を内蔵する伝導度
変調型ＭＯＳＦＥＴの概要を模式的に示す断面構成図、
第４図は同上？来例での伝導度変調型ＭＯＳＦＥＴの等
価回路を示す説明図である． ｌａｐ”型シリコン基板、２：ｎ型バッファ層、３：ｎ
一型エビタキシャル層、 ４：電流検出用セル、 ５：横型ＭＯＳＦＥＴ、６：通常セル、７−ｔ〜７−．
：ゲートボリシリコン層、８−１〜８−，：エミッタ電
極、 ９；電流検出抵抗、 １０：ゲート電極、１１−■１
１−＊ ：分離用ゲート電極、ｌ２：ドレイン電極、
ｌ３：ソース電極、１４−＋， ｌ４−ｘ ：
Ｐウエル、１５：ゲート抵抗、 ｌ６：ゲート電源
、４−一一一電流検出用セル ５−一一一横型ＭＯＳＦＥＴ ６−−−一通常セル ９一一一一電流検出抵抗 １５−・−ゲート抵抗 １８−・一分圧抵抗 第 ２ 図 １−−−−ｐ＋型シリコン基板 ２−・・一口型バックァ層 ３−・−ｎ一型エビタキシャル層 ７−一一一ゲートボリシリコン層 ８−・一エミッタ電極 ２１−一一一ゲート酸化膜 ２２−−−−ｐ型ベース領域 ２３−−−−ｎ＋型エミツタ領域 ２４−・−ショート抵抗 ２８−一一一正孔電流 第３ 図 ２４−−−−ショート抵抗 ２５−−−−ＰＮＰトランジスタ ２６−一一・ＮＰＮトランジスタ ２７−・一ＮチャネルＭＯＳＦＥＴ ２８−−−一正孔電流 第４図
内蔵する伝導度変調型ＭＯＳＦＥＴの概要を模式的に示
す断面構成図、第２図は同上実施例での伝導度変調型Ｍ
Ｏ Ｓ Ｆ ＥＴの等価回路を示す説明図であり、また
、第３図は従来例による電流制限回路を内蔵する伝導度
変調型ＭＯＳＦＥＴの概要を模式的に示す断面構成図、
第４図は同上？来例での伝導度変調型ＭＯＳＦＥＴの等
価回路を示す説明図である． ｌａｐ”型シリコン基板、２：ｎ型バッファ層、３：ｎ
一型エビタキシャル層、 ４：電流検出用セル、 ５：横型ＭＯＳＦＥＴ、６：通常セル、７−ｔ〜７−．
：ゲートボリシリコン層、８−１〜８−，：エミッタ電
極、 ９；電流検出抵抗、 １０：ゲート電極、１１−■１
１−＊ ：分離用ゲート電極、ｌ２：ドレイン電極、
ｌ３：ソース電極、１４−＋， ｌ４−ｘ ：
Ｐウエル、１５：ゲート抵抗、 ｌ６：ゲート電源
、４−一一一電流検出用セル ５−一一一横型ＭＯＳＦＥＴ ６−−−一通常セル ９一一一一電流検出抵抗 １５−・−ゲート抵抗 １８−・一分圧抵抗 第 ２ 図 １−−−−ｐ＋型シリコン基板 ２−・・一口型バックァ層 ３−・−ｎ一型エビタキシャル層 ７−一一一ゲートボリシリコン層 ８−・一エミッタ電極 ２１−一一一ゲート酸化膜 ２２−−−−ｐ型ベース領域 ２３−−−−ｎ＋型エミツタ領域 ２４−・−ショート抵抗 ２８−一一一正孔電流 第３ 図 ２４−−−−ショート抵抗 ２５−−−−ＰＮＰトランジスタ ２６−一一・ＮＰＮトランジスタ ２７−・一ＮチャネルＭＯＳＦＥＴ ２８−−−一正孔電流 第４図
Claims (1)
- 半導体基板上にあつて、通常セル、横型ＭＯＳＦＥＴお
よび電流検出用セルをそれぞれに構成させると共に、前
記電流検出用セルのゲート電極と前記通常セルのゲート
電極とを共通に、かつ必要に応じ分圧抵抗を介して前記
横型ＭＯＳＦＥＴのドレイン電極をそれぞれに接続させ
、また、前記電流検出用セルのエミッタ電極と前記横型
ＭＯＳＦＥＴのゲート電極とを共通に接続させた上で、
電流検出抵抗を介して通常セルのエミッタ電極を共通に
接続させたことを特徴とする電流制限回路を内蔵する伝
導度変調型ＭＯＳＦＥＴ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23526189A JPH0397269A (ja) | 1989-09-11 | 1989-09-11 | 電流制限回路を内蔵する伝導度変調型ｍｏｓｆｅｔ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23526189A JPH0397269A (ja) | 1989-09-11 | 1989-09-11 | 電流制限回路を内蔵する伝導度変調型ｍｏｓｆｅｔ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0397269A true JPH0397269A (ja) | 1991-04-23 |
Family
ID=16983468
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23526189A Pending JPH0397269A (ja) | 1989-09-11 | 1989-09-11 | 電流制限回路を内蔵する伝導度変調型ｍｏｓｆｅｔ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0397269A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0565179A2 (en) * | 1992-04-09 | 1993-10-13 | Philips Electronics Uk Limited | A semiconductor device including protection means |
| US5303110A (en) * | 1991-03-22 | 1994-04-12 | Fuji Electric Co., Ltd. | Insulated-gate controlled semiconductor device |
| US5543645A (en) * | 1992-11-24 | 1996-08-06 | Sgs-Thomson Microelectronics S.A. | Forward overvoltage protection circuit for a vertical semiconductor component |
| US5563435A (en) * | 1994-03-17 | 1996-10-08 | Hitachi, Ltd. | Insulated gate type semiconductor device having built-in protection circuit |
| US5629542A (en) * | 1994-12-14 | 1997-05-13 | Hitachi, Ltd. | Compounded power MOSFET |
| EP0772239A3 (en) * | 1995-11-06 | 2000-09-20 | Kabushiki Kaisha Toshiba | Semiconductor device and protection method |
| US6373672B1 (en) | 1995-12-20 | 2002-04-16 | Sgs-Thomson Microelectronics S.A. | Static and monolithic current limiter and circuit-breaker component |
| JP2012070093A (ja) * | 2010-09-21 | 2012-04-05 | Lapis Semiconductor Co Ltd | 保護装置、相補型保護装置、信号出力装置、ラッチアップ阻止方法、及びプログラム |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62143450A (ja) * | 1985-12-18 | 1987-06-26 | Hitachi Ltd | 複合半導体装置 |
-
1989
- 1989-09-11 JP JP23526189A patent/JPH0397269A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US6373672B1 (en) | 1995-12-20 | 2002-04-16 | Sgs-Thomson Microelectronics S.A. | Static and monolithic current limiter and circuit-breaker component |
| JP2012070093A (ja) * | 2010-09-21 | 2012-04-05 | Lapis Semiconductor Co Ltd | 保護装置、相補型保護装置、信号出力装置、ラッチアップ阻止方法、及びプログラム |
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