JPS62143450A - 複合半導体装置 - Google Patents

複合半導体装置

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JPS62143450A JP60282845A JP28284585A JPS62143450A JP S62143450 A JPS62143450 A JP S62143450A JP 60282845 A JP60282845 A JP 60282845A JP 28284585 A JP28284585 A JP 28284585A JP S62143450 A JPS62143450 A JP S62143450A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は絶縁ゲートを有する素子を含む複合半導体装置
に係り、特に電力制御に好適な半導体装置に関する。
〔発明の背景〕
従来から良く知られている過電流保護回路は、「アナグ
ロ集積回路の解析と設計］ピー・アール・グレイ他、第
３１５頁、１９７７年（ジョン・ライレイ・アンドソン
ズ）　　（Ａｎａｌｙｓｉｓ　ａｎｄ　Ｄｅｓｉｇｎ　
ｏｆＡｎａｌｏｇ　Ｉｎｔｓｇｒａｔｅｄ　Ｃ１ｒｃｕ
ｉｔＪＰ、Ｒ，Ｇｒａｙ　＆　Ｒ，Ｇ。
Ｍｅｙｅｒ　Ｐ３１５１９７７、（Ｊｏｈｎ　Ｖｉｌｅ
ｙ　＆　５ｏｎｓ　Ｉｎｃ、）に示されるごとく、バイ
ポーラトラジスタと抵抗とから成る回路である。この図
からもわかるように主素子はバイボーラントランジスタ
であり、それがＭＯ３Ｆ［！Ｔについてはこれまで何ら
配慮されていなかった。
〔発明の目的〕
本発明の目的は、過電流保護回路を有する絶縁ゲート形
複合半導体装置を提供することである。
〔発明の概要〕
従来、ＭＯ３ＦＦ、Ｔを用いた回路においては、ＭＯＳ
ＦＥＴにおける電流の温度係数が大電流レベルでは負で
あることから、過電流保護回路をＭＯＳＦＥＴで構成す
ることは知られていなかった。ところがｌＭｏ５Ｆ＋＜
Ｔのチャンネル領域の不純物濃度を増大させると電流の
温度係数が大電流レベルまで正になるという現象が見い
出された。そのためＭＯ５ＦＥＴ回路においても、過電
流保護回路が必要となる。本発明は、過電流保護回路を
主素子となるＭＯＳＦＥＴと同一チップに集積化した新
しい構造の複合半導体装置に関する。
〔発明の実施例〕
以下、本発明を実施例により詳細に説明する。
実施例１ 第１図が回路構成図、第２図が主要部の断面構造図であ
る。
Ｑｚが主素子となるＭＯＳＦＥＴ　、　Ｑ　ｘが主素子
と並列に接続された過電検出用のＭＯ５ＦＩＥＴ、　Ｒ
ｔがその過電流検出用抵抗、Ｑｓ及びＲ２が過電流保護
用のＭＯＳＦＥＴ及び抵抗である。
半導体基板として、ｎ形シリコン速板１（比抵抗０．０
１〜０．０２０・ｃｍ）上にｎ型低濃度不純物層２（厚
さ１０μｍ、比抵抗２Ω・ａｍ）を形成したものを用い
る。３はｐ形波散層で、その一部がＭＯ３ＦＩＥＴのチ
ャンネル領域となり、表面濃度が４　Ｘ　Ｌ　Ｏ”ｃ　
ｍ−’、深さが３μｍである。４，５゜６．７は高濃度
のｎ膨拡散層で、深さが１μｍである。８はＭＯＳＦＥ
Ｔのゲート酸化膜で、厚さが５０ｎｍである。９，１０
．１１は高′ａ度に不純物がドープされた多結晶シリコ
ンで、厚さが３００ｎｍである６１２は裏面に取り付け
られたドレイン１３，１４，１５．１６は金Ｊｉ４Ｗｉ
極である。ここで５がＲ１の抵抗層９，１０．１１がそ
れぞれＱｌ、ＱＩ　Ｑａの各ゲート電極、１３がソース
電極、１７がＲｚを介してゲート電極端子に接続されて
いる。
本構造の特徴は、過電流保護回路をＭＯＳＦＥＴ及び抵
抗にて構成し、それら主素子と同一チップ上に集積化し
たことである。ここでＱｌは耐圧が６０Ｖ、電流容量が
３ＯＡ、Ｑｚは同一耐圧で電流容量が０、ＩＡ、Ｒ１は
５０Ωである。またＱｓはしきい電圧が２．５ｖであり
、Ｒ２は１００Ωである６本構造においては、Ｑｌ、Ｑ
２に過大電流が流れると１６の電位が上昇してＱａをオ
ンさせ、１７の電位を低下させ、Ｑｌの電流を制限する
ように働く。
その結果、本素子のＭＯ９ＦＦ、Ｔには過大電流が流れ
ずいかなる負荷状態においても安定に動作する。ここで
Ｑａを飽和領域で動作させると、低電流レベルでは温度
上昇につれて、ｆｌｉ流が増加する。そのため、Ｑｉ、
Ｑｘのゲート電位を低下させＱｌの熱的な暴走を防止す
ることができる。
実施例２ 他の実施例を示す主要部の断面構造図を第３図に示す。
本構造では、第１図における抵抗Ｒｉ　ｅＲ２を絶Ｒ膜
上の多結晶シリコン１８．１９により形成している。こ
の多結晶シリコンは、厚さが３００ｎｍ、シート抵抗が
１０Ω／口である。この結果、浮遊容量の影響など低減
でき、設計の自由度が向上した。なお、過電流保護に関
しては、実施例１とほとんどそん色がなかった。
実施例３ 他の実施例を示す回路摺造成図を第４図に示す。
ここでは、ＭＯＳＦＥＴ　Ｑａのドレイン−基板間が負
バイアスされた場合に流れる電流を阻止するためにダイ
オードＤ１を挿入している。この結果、ゲート電極端子
に負電圧が印加されても、ゲート−ソース間に電流が流
れることなく動作する。
実施例４ 他の実施例を示す回路構成図を第５図に示す。
ここでは、主素子として、ＭＯ３Ｆ［Ｔの代りにキャリ
ア注入形の絶縁ゲート形トランジスタ（Ｉ　Ｇ　Ｔ　）
Ｑ４．Ｑａを用いている。ＩＧＴの場合、ＭＯ８Ｆ［：
Ｔに比べてキャリア注入形のため電流容量が増大して過
電流が流れやすい状態となるため、本発明の過電流保護
回路の効果が大きい。
実施例５ 他の実施例を示す回路構成図を第６図に示す。
ここでは、電流検出用の抵抗Ｒ１とＭＯ５ＦＩＴＱｚと
の間に抵抗Ｒ３を挿入して、Ｑｚ及びＱｌのゲート電位
の低下を抑えている。ここで、Ｒ１を５ｏΩ。
Ｒδを１０Ωに設定した。このようにＲ８が挿入できる
ことで、設計の自由度が拡大できる。
〔発明の効果〕
本発明によれば、ＭＯＳＦＥＴやＩ　Ｑ　’ｒの過電流
保護回路が同一チップ上に内蔵できるので、いがなる負
荷状態においても安定に動作するという効果がある。ま
た、　ＭＯ５ＦＦＴやＩＧＴの熱暴走という現象に対し
ても十分な防止効果が認められた。
【図面の簡単な説明】
第１図は本発明の回路構成図、第２図は第１図に関連し
た主要部の断面構造図、第３図は本発明の他の実施例を
示す断面構造図、第４ｒｙＩ、第５図及び第６図は本発
明の他の実施例を示す回路構成図である。 １・・・ｎ形シリコン基板、２・・・ｎ形低濃度不純物
層、３・・・ｐ膨拡散層、４，５，６，７・・・ｎ膨拡
散層、８・・・ゲート酸化膜、９，１０．１１・・・多
結晶シリコン、１２，１３，１４，１５，１６，１９゜
２０・・・金ｇ電極、１８，１９・・・多結晶シリコン
抵茅　１　図 第　３　図 藁　４−　閉 石　５　図

Claims (1)

  1. 【特許請求の範囲】 １、上記半導体装置は過電流保護回路を同一チップ上に
    形成されてなることを特徴とする複合半導体装置。 ２、特許請求範囲第１項において、過電流保護回路が絶
    縁ゲート形電界効果トランジスタと抵抗とで構成された
    ことを特徴とする複合半導体装置。 ３、特許請求範囲１項において、過電流保護回路の抵抗
    が絶縁膜上に形成した抵抗体であることを特徴とする複
    合半導体装置。
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