JPS6091675A - 半導体装置 - Google Patents
半導体装置Info
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- JPS6091675A JPS6091675A JP58199368A JP19936883A JPS6091675A JP S6091675 A JPS6091675 A JP S6091675A JP 58199368 A JP58199368 A JP 58199368A JP 19936883 A JP19936883 A JP 19936883A JP S6091675 A JPS6091675 A JP S6091675A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、同一の半導体基板にMO8電界効果トランジ
スタとMO3電界効果トランジスタのゲートの保護ダイ
オードを一体形成した半導体装置に関する。
スタとMO3電界効果トランジスタのゲートの保護ダイ
オードを一体形成した半導体装置に関する。
従来例の構成とその問題点
MO8電界効果トランジスタに用いられるゲート酸化膜
は通常250人〜1000人と非常に薄くその破壊耐圧
も20V〜70V程度しかなく、サージ電圧によってゲ
ートが破壊されやすい。従って、通常、ゲートとソース
又はゲートとドレインの間に、酸化膜の破壊耐圧以下で
ブレイク・ダウンする保護ダイオードを挿入することが
一般に行なわれている。
は通常250人〜1000人と非常に薄くその破壊耐圧
も20V〜70V程度しかなく、サージ電圧によってゲ
ートが破壊されやすい。従って、通常、ゲートとソース
又はゲートとドレインの間に、酸化膜の破壊耐圧以下で
ブレイク・ダウンする保護ダイオードを挿入することが
一般に行なわれている。
保護ダイオードは、通常MO8電界効果トランジスタと
同一基板上に一体成形される。保護ダイオードの形成に
よりゲート酸化膜は保護されるものの、ソース・ドレイ
ン間の耐圧等が寄生バイポーラトランジスタ効果により
大幅に低下する現象が発生し、k:O8電界効果トラン
ジスタの性能を十分V(引き出せなかった。
同一基板上に一体成形される。保護ダイオードの形成に
よりゲート酸化膜は保護されるものの、ソース・ドレイ
ン間の耐圧等が寄生バイポーラトランジスタ効果により
大幅に低下する現象が発生し、k:O8電界効果トラン
ジスタの性能を十分V(引き出せなかった。
第1図は、従来のDSA (ディフュージョンセルファ
ライン)型MOS電界効果トランジスタとゲートの保護
ダイオードを同一基板上に一体形成した半導体装置の半
工程断面図である。
ライン)型MOS電界効果トランジスタとゲートの保護
ダイオードを同一基板上に一体形成した半導体装置の半
工程断面図である。
第1図(a)は、N型半導体基板1の表面に形成された
ゲート酸化膜2上に、選択的にゲート電極3を作る工程
、しかる後にP型チャンネル形成領域4及び保護ダイオ
ードのP型ベース領域5を同時に形成する工程である。
ゲート酸化膜2上に、選択的にゲート電極3を作る工程
、しかる後にP型チャンネル形成領域4及び保護ダイオ
ードのP型ベース領域5を同時に形成する工程である。
P型チャンネル形成領域4及び保護ダイオードのP型ベ
ース領域6は、1×10〜I X 1014atms
/C[l+’程度の1等のイオン注入及びその後の熱拡
散によって所定の深さになる様に形成される。
ース領域6は、1×10〜I X 1014atms
/C[l+’程度の1等のイオン注入及びその後の熱拡
散によって所定の深さになる様に形成される。
第1図(kl)は、レジスト6を選択的に開口し、ムS
等のイオンを注入する工程である。この結果、MO8電
界効果トランジスタのN型ソース注入領域7と、保護ダ
イオードのN型エミッタ注入領域8−1.8−2が同時
形成される。ここで用いられるムS等のイオンの注入量
は、3×1d5atmS/−程度と非常に高濃度であり
、ソース抵抗を十分に低下させるのに必要である。
等のイオンを注入する工程である。この結果、MO8電
界効果トランジスタのN型ソース注入領域7と、保護ダ
イオードのN型エミッタ注入領域8−1.8−2が同時
形成される。ここで用いられるムS等のイオンの注入量
は、3×1d5atmS/−程度と非常に高濃度であり
、ソース抵抗を十分に低下させるのに必要である。
第1図(C)は、拡散によりN型ソース領域9及びN型
エミッタ領域10−1.10−2を形成する工程、CV
D等の方法により5i0211′(c−表面に堆積する
工程、選択的にコンタクト窓明けし、ソース電極12.
エミッタ電極13−1.13−2を形成する工程である
。エミッタ電極13−1はソース電極12と、又エミッ
タ電極13−2は、ゲート電極3とそれぞれ接続され、
保護ダイオードとして動作する。
エミッタ領域10−1.10−2を形成する工程、CV
D等の方法により5i0211′(c−表面に堆積する
工程、選択的にコンタクト窓明けし、ソース電極12.
エミッタ電極13−1.13−2を形成する工程である
。エミッタ電極13−1はソース電極12と、又エミッ
タ電極13−2は、ゲート電極3とそれぞれ接続され、
保護ダイオードとして動作する。
又、第1図(C)には示していないが、P型のチャンネ
ル形成領域4とN型ソース領域9は、チャンネル電位を
安定に保つ為に、同電位となる様に接続される。第1図
(0)のG、S、Dはそれぞれゲート端子、ソース端子
、ドレイン端子を示す。
ル形成領域4とN型ソース領域9は、チャンネル電位を
安定に保つ為に、同電位となる様に接続される。第1図
(0)のG、S、Dはそれぞれゲート端子、ソース端子
、ドレイン端子を示す。
第2図に、保護ダイオードによる寄生ノ(イポーラトラ
ンジスタの構成図を示す。この場合2個の寄生バイポー
ラトランジスタTr+とTr2が形成される。寄生バイ
ポーラトランジスタ’J:r1とTr2は同一形状であ
るのでTr+を例にとり、従来の半導体装置における寄
生バイポーラトランジスタによる耐圧低下の問題点を説
明する。
ンジスタの構成図を示す。この場合2個の寄生バイポー
ラトランジスタTr+とTr2が形成される。寄生バイ
ポーラトランジスタ’J:r1とTr2は同一形状であ
るのでTr+を例にとり、従来の半導体装置における寄
生バイポーラトランジスタによる耐圧低下の問題点を説
明する。
kO8iO8電界効果トランジスタさせる場合、通常ソ
ース端子Sは接地し、ゲート端子Gは+3v〜+10V
前後、ドレイン端子りには+40V〜+50V程度のバ
イアスを加える。従って第2図のソース端子Sとドレイ
ン端子りの間には、40V〜50Vのバイアスが加わる
。N型エミッタ領域10−1’iエミツタ、P型ベース
領域5をベース、N型半導体基板1をコレクターとする
寄生)(イボーラトランジスタTr1において、P型ベ
ース領域6とN型半導体基板1の間の耐圧をBVcBo
。
ース端子Sは接地し、ゲート端子Gは+3v〜+10V
前後、ドレイン端子りには+40V〜+50V程度のバ
イアスを加える。従って第2図のソース端子Sとドレイ
ン端子りの間には、40V〜50Vのバイアスが加わる
。N型エミッタ領域10−1’iエミツタ、P型ベース
領域5をベース、N型半導体基板1をコレクターとする
寄生)(イボーラトランジスタTr1において、P型ベ
ース領域6とN型半導体基板1の間の耐圧をBVcBo
。
N型エミッタ領域10−1とN型半導体基板1との耐圧
(N型エミッタ領域1o−1を接地した場合を) BV
cxo 、電流増幅率をhFllとすると、なる関係が
成立する。従ってBVcno=1oov。
(N型エミッタ領域1o−1を接地した場合を) BV
cxo 、電流増幅率をhFllとすると、なる関係が
成立する。従ってBVcno=1oov。
h、、:40とすると、BYCIO:39,8Vと低下
シてしまう。MO8電界効果トランジスタ本体のソース
とドレイン間耐圧はBVC+BO(この場合100V)
と一致するはずであるが、保護ダイオードを形成したこ
とにより、ソース・ドレイン間の耐圧は、39・8vと
なり、本来の耐圧のμ以下の値しか得られず、MO8電
界効果トランジスタを大電力動作させることは極めて困
難であった。
シてしまう。MO8電界効果トランジスタ本体のソース
とドレイン間耐圧はBVC+BO(この場合100V)
と一致するはずであるが、保護ダイオードを形成したこ
とにより、ソース・ドレイン間の耐圧は、39・8vと
なり、本来の耐圧のμ以下の値しか得られず、MO8電
界効果トランジスタを大電力動作させることは極めて困
難であった。
発明の目的
本発明の目的は、同一半導体基板にMO8電界効果トラ
ンジスタとゲートの保護ダイオードを一体形成した構成
において、保護ダイオードによる耐圧の低下のない優れ
た半導体装置を提供することにある。
ンジスタとゲートの保護ダイオードを一体形成した構成
において、保護ダイオードによる耐圧の低下のない優れ
た半導体装置を提供することにある。
発明の構成
本発明(徒、同−半心体基板にMO3電界効果トランジ
スタとゲートの保護ダイオードを一体形成した構成にお
いて、保護ダイオードにより発生する寄生バイポーラト
ランジスタのエミッタ領域中の単位面積当りの不純物量
が、ベース領域中の単位面積当りの不純物量以下である
ことを特徴とするのさらに本発明は、MOS電界効果ト
ランジスタのソース領域中の単位面積当りの不純物量が
、保護ダイオードのエミッタ領域中の単位面積当りの不
純物量以上であることを特徴とする。
スタとゲートの保護ダイオードを一体形成した構成にお
いて、保護ダイオードにより発生する寄生バイポーラト
ランジスタのエミッタ領域中の単位面積当りの不純物量
が、ベース領域中の単位面積当りの不純物量以下である
ことを特徴とするのさらに本発明は、MOS電界効果ト
ランジスタのソース領域中の単位面積当りの不純物量が
、保護ダイオードのエミッタ領域中の単位面積当りの不
純物量以上であることを特徴とする。
実施例の説明
第3図は本発明の半導体装置の一実施例を示す半工程断
面構造図である。第3図において、第1図及び第2図と
等価な構成部分には同一の参照番号及び記号を付して示
す。
面構造図である。第3図において、第1図及び第2図と
等価な構成部分には同一の参照番号及び記号を付して示
す。
第3図(a)は、第1図(a)と全く同じ工程で、N型
半導体基板1に、ゲート酸化膜2、ゲート電極3、P型
チャンネル形成領域4. P型ベース領域5が131a
(b)は、MOS電界効果トランジスタのソース領域の
みにレジスト14の開口部を設けN型ソース注入領域7
をAsイオン等の注入によって形成する工程である。注
入量はソース抵抗及びイオン抵抗ヲ下げる為、3 X
10 atms//C1n1程度と高濃度である。この
工程で、保護ダイオードのエミッタを形成する領域への
注入は、レジスト14で覆う為全く行なわれない。
半導体基板1に、ゲート酸化膜2、ゲート電極3、P型
チャンネル形成領域4. P型ベース領域5が131a
(b)は、MOS電界効果トランジスタのソース領域の
みにレジスト14の開口部を設けN型ソース注入領域7
をAsイオン等の注入によって形成する工程である。注
入量はソース抵抗及びイオン抵抗ヲ下げる為、3 X
10 atms//C1n1程度と高濃度である。この
工程で、保護ダイオードのエミッタを形成する領域への
注入は、レジスト14で覆う為全く行なわれない。
第3図(0)は、拡散によりN型ソース領域9を形成す
る工程、保護ダイオードのエミッタを形成する領域にレ
ジスト15の開口部を設け、低濃度N型エミッタ注入領
域16−1.16−2’i、As又はP等のイオン注入
によって形成する工程である。注入量は、I X 10
12〜I X 10” atms/J程度と非常に低濃
度である。この場合、低濃度N型エミッタ注入領域16
−1. 16−2の形成時に、N型ソース領域9上のレ
ジスト15が開口されており、N型不純物がN型ソース
領域9に入っても良い。又、拡散によるN型ソース領域
9の形成は、低濃度N型エミッタ注入領域16−1゜1
6−2の形成の後、行なっても良い。
る工程、保護ダイオードのエミッタを形成する領域にレ
ジスト15の開口部を設け、低濃度N型エミッタ注入領
域16−1.16−2’i、As又はP等のイオン注入
によって形成する工程である。注入量は、I X 10
12〜I X 10” atms/J程度と非常に低濃
度である。この場合、低濃度N型エミッタ注入領域16
−1. 16−2の形成時に、N型ソース領域9上のレ
ジスト15が開口されており、N型不純物がN型ソース
領域9に入っても良い。又、拡散によるN型ソース領域
9の形成は、低濃度N型エミッタ注入領域16−1゜1
6−2の形成の後、行なっても良い。
第3図(d)は、拡散により低濃度N型エミッタ領域1
7−1.17−2’i形成する工程、及び電極形成の工
程で、第1図(C)と同様にMOS電界効果トランジス
タと保護ダイオードの各電極がそれぞれ接続される。
7−1.17−2’i形成する工程、及び電極形成の工
程で、第1図(C)と同様にMOS電界効果トランジス
タと保護ダイオードの各電極がそれぞれ接続される。
第3図に示した本発明の半導体装置によれば、低濃度N
型エミッタ領域17−1.17−2とN型ソース領域9
の濃度は各々独立に設定され、しかもN型ソース領域9
の単位面積当りの不純物量は、低濃度N型エミッタ領域
17−1. 17−2より1桁から3桁高い。したがっ
て、MOS電界効果トランジスタのソース抵抗及びオン
抵抗の上昇はなく、本来のトランジスタ局性を引き出し
得る〇 一方、保護ダイオードにより発生した寄生バイポーラト
ランジスタは、低濃度N型エミッタ領域17−1..1
7−2の単位面積当りの不純物量が1×10〜1×10
1014at/afであり、P型ベース領域6の不純物
量I X 10” 〜I X 10”atmsJに比べ
同等又は1桁低いのでエミッター注入効率が大幅に下が
り、電流増幅率(h、、)を1以下にすることができる
。電流増幅率(hFK)が1以下になれば、前述した様
なh□にょるBY c n oの低下はなく、13Vc
xo夕BVcnoが得られ、保護ダイオードを付加した
ことによる耐圧の低下は全くない。
型エミッタ領域17−1.17−2とN型ソース領域9
の濃度は各々独立に設定され、しかもN型ソース領域9
の単位面積当りの不純物量は、低濃度N型エミッタ領域
17−1. 17−2より1桁から3桁高い。したがっ
て、MOS電界効果トランジスタのソース抵抗及びオン
抵抗の上昇はなく、本来のトランジスタ局性を引き出し
得る〇 一方、保護ダイオードにより発生した寄生バイポーラト
ランジスタは、低濃度N型エミッタ領域17−1..1
7−2の単位面積当りの不純物量が1×10〜1×10
1014at/afであり、P型ベース領域6の不純物
量I X 10” 〜I X 10”atmsJに比べ
同等又は1桁低いのでエミッター注入効率が大幅に下が
り、電流増幅率(h、、)を1以下にすることができる
。電流増幅率(hFK)が1以下になれば、前述した様
なh□にょるBY c n oの低下はなく、13Vc
xo夕BVcnoが得られ、保護ダイオードを付加した
ことによる耐圧の低下は全くない。
保護ダイオードのP型ベース領域5への不純物の注入量
f 2 X 1013atms/aI11とし、低濃度
N型エミッタ1”6−1.16−2への不純物の注入量
゛を1 X 10 2LtmS/an”で形成した場合
、寄生バイポーラトランジスタのhFKO値をほぼ1に
することができた。
f 2 X 1013atms/aI11とし、低濃度
N型エミッタ1”6−1.16−2への不純物の注入量
゛を1 X 10 2LtmS/an”で形成した場合
、寄生バイポーラトランジスタのhFKO値をほぼ1に
することができた。
本発明の半導体装置の一実施例として、ゲートとソース
間の正負電圧の両方向に対して保護する双方向保護ダイ
オードを例にとって説明を加えたが、保護ダイオードが
MOS電界効果トランジスタのソース電極と接続されて
おらず、ゲートとドレイン間の単方向のみを保護する単
方向保護ダイオニドでも同様の効果があることは明らか
である。
間の正負電圧の両方向に対して保護する双方向保護ダイ
オードを例にとって説明を加えたが、保護ダイオードが
MOS電界効果トランジスタのソース電極と接続されて
おらず、ゲートとドレイン間の単方向のみを保護する単
方向保護ダイオニドでも同様の効果があることは明らか
である。
又、NチャンネルのMO8電界効果トランジスタを本発
明の半導体装置の一実施例として説明を加えたがPチャ
ンネルのMO3電界効果トランジスタでも同様の効果が
あることは言うまでない。
明の半導体装置の一実施例として説明を加えたがPチャ
ンネルのMO3電界効果トランジスタでも同様の効果が
あることは言うまでない。
発明の効果
本発明により次の様な効果がもたらされる。
(1)保護ダイオードによる寄生バイポーラトランジス
タの電流増幅率を1以下にできるので、保護ダイオード
を付加したことによるソースとドレイン間の耐圧低下が
ない。
タの電流増幅率を1以下にできるので、保護ダイオード
を付加したことによるソースとドレイン間の耐圧低下が
ない。
(2)MO8電界効果トランジスタのソース領域は、保
護ダイオードのエミッタ領域より濃度が高く設定される
ので、ソース抵抗及びオン抵抗の上昇がない。
護ダイオードのエミッタ領域より濃度が高く設定される
ので、ソース抵抗及びオン抵抗の上昇がない。
第1図(a)〜(0)は従来の半導体装置を示す半工程
断面図、第2図は保護ダイオードによる寄生バイポーラ
トランジスタの構成図、第3図(−〜(d)は本発明の
半導体装置の一実施例を示す半工程断面図である。 1・・・・・・N型半導体基板、2・・・・・・ゲート
酸化膜、3・・・・・・ゲート電極、4・・・・・・P
型チャンネル形成領域、5・・・・・・P型ベース領域
、9・・・・・・N型ソース領域、10−1.10−2
・・曲N型エミッタ領域、14.16・川・・レジスト
、16−1.16−2・・・・・・低濃度N型エミッタ
注入領域、17−1.17−2・・・・・・低濃度N型
エミッタ領域。
断面図、第2図は保護ダイオードによる寄生バイポーラ
トランジスタの構成図、第3図(−〜(d)は本発明の
半導体装置の一実施例を示す半工程断面図である。 1・・・・・・N型半導体基板、2・・・・・・ゲート
酸化膜、3・・・・・・ゲート電極、4・・・・・・P
型チャンネル形成領域、5・・・・・・P型ベース領域
、9・・・・・・N型ソース領域、10−1.10−2
・・曲N型エミッタ領域、14.16・川・・レジスト
、16−1.16−2・・・・・・低濃度N型エミッタ
注入領域、17−1.17−2・・・・・・低濃度N型
エミッタ領域。
Claims (2)
- (1)−導電型の半導体基板をドレイン領域、前記半導
体基板の主面より形成された反対導電型のチャンネル形
成領域、前記チャンネル形成領域中に形成された一導電
型のソース領域、前記ソース領域に隣接し前記チャンネ
ル形成領域上に絶縁膜を介して形成されたゲート電極と
からなるMO3電界効果トランジスタと、前記半導体基
板の主面より形成された反対導電型の第1拡散領域、前
記第1拡散領域中に形成されMO3電界効果トランジス
タのゲート電極に接続された一導電型の第2拡散領域を
有するゲートの保護ダイオードとを備え、前記第2拡散
領域中の単位面積当りの一導電型不純物量が、前記第1
拡散領域中の単位面積当りの反対導電型不純物量以下で
あることを特徴とする半導体装置。 - (2)MO8電界効果トランジスタのソース領域中の単
位面積当りの一導電型不純物量が、保護ダイオードの第
2拡散領域中の単位面積当りの一導電型不純量以上であ
ることf:特徴とする特許請求の範囲第1項記載の半導
体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58199368A JPS6091675A (ja) | 1983-10-25 | 1983-10-25 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58199368A JPS6091675A (ja) | 1983-10-25 | 1983-10-25 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS6091675A true JPS6091675A (ja) | 1985-05-23 |
JPH0441512B2 JPH0441512B2 (ja) | 1992-07-08 |
Family
ID=16406592
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58199368A Granted JPS6091675A (ja) | 1983-10-25 | 1983-10-25 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6091675A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03129779A (ja) * | 1989-07-12 | 1991-06-03 | Fuji Electric Co Ltd | 高耐圧半導体装置 |
JPH03229469A (ja) * | 1990-02-05 | 1991-10-11 | Matsushita Electron Corp | 縦型mos電界効果トランジスタ |
EP0632501A1 (en) * | 1993-07-01 | 1995-01-04 | Philips Electronics Uk Limited | A semiconductor device including protection means |
JP2006261376A (ja) * | 2005-03-17 | 2006-09-28 | Mitsubishi Electric Corp | ダイオード及び半導体装置 |
-
1983
- 1983-10-25 JP JP58199368A patent/JPS6091675A/ja active Granted
Cited By (4)
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JPH0441512B2 (ja) | 1992-07-08 |
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