JP3613979B2 - 温度検出機能内蔵ドライバｉｃ - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、プラズマ表示パネル、エレクトロルミネッセンス表示パネル、蛍光表示パネルなどのフラットディスプレイパネルや、サーマルプリントヘッドなどを駆動する温度検出機能内蔵ドライバＩＣに関する。
【０００２】
【従来の技術】
プラズマ表示パネル、エレクトロルミネッセンス表示パネル、蛍光表示パネルなどのフラットディスプレイパネルなどの表示パネルを駆動するドライバＩＣについて以下に説明する。
図１１は従来のドライバＩＣのブロック図である。このドライバＩＣ３０は、画像信号のシリアルデータをパラレルデータに変換するシフトレジスタ回路２１、そのデータを一時記憶するラッチ回路２２、ラッチ回路２２で記憶したデータを高電圧で動作する駆動回路（以下、高耐圧駆動回路２４と称する）に伝えるゲート回路２３ａ、そして図示されていない表示パネルを駆動する高耐圧駆動回路２４で構成されている。ここでシフトレジスタ回路２１、ラッチ回路２２およびゲート回路２３ａは３Ｖ〜５Ｖの低電圧で動作し、高耐圧駆動回路２４は２０Ｖ〜２００Ｖの高電圧で動作させることが多い。この高耐圧駆動回路２４は数百ｋＨｚで動作させ、負荷容量によっては１〜５Ｗ程度の消費電力が発生し、ドライバＩＣ３０の温度を上昇させるため、放熱設計に注意が必要である。また温度の異常を検出するため、ドライバＩＣ３０の表面に感熱素子であるサーミスタなどを密着させ、このサーミスタの信号を検出する方式を採用する場合もある。
【０００３】
【発明が解決しようとする課題】
しかし、従来の方式で、サーミスタなどの感熱素子を付けない場合には、放熱設計では予測できない何らかの異常が発生した場合、ドライバＩＣ３０の温度が設計値以上に上昇し、ドライバＩＣ３０が破壊することがある。またサーミスタを用いた場合では、複数個のドライバＩＣ３０にそれぞれ密着させる必要がある。例えば４０インチカラーＰＤＰの場合、ドライバＩＣ３０が４８個使用されるため、サーミスタも同じ数だけ必要となり、非常に大きなコストアップの要因となる。また、サーミスタをドライバＩＣ３０に密着される方法では、ドライバＩＣ３０自体の温度を精度良く確実に検出することが困難である。
【０００４】
この発明の目的は、前記の課題を解決して、コストアップさせることなく、且つ、確実にドライバＩＣの温度を検出し、ドライバＩＣを破壊から守ることができる温度検出機能内蔵ドライバＩＣを提供することにある。
【０００５】
【課題を解決するための手段】
前記の目的を達成すために、低電圧で動作する少なくとも制御回路と、該制御回路からのオン、オフ信号で制御され高電圧で動作するハイサイド素子とローサイド素子との直列回路からなからなり前記ハイサイド素子とローサイド素子との接続点に出力端子が設けられる駆動回路と、低電圧で動作する温度検出回路と同一半導体チップに集積したドライバＩＣにおいて
前記温度検出回路が、前記ドライバＩＣの温度が予め設定した温度（第１設定温度）を越えたことを検出（以下過熱検出という）した時点で、前記制御回路は、前記駆動回路を構成するハイサイド素子とローサイド素子とをそれぞれオフさせる信号を出力するようにするとよい。
【０００６】
ハイサイド素子とローサイド素子とをそれぞれオフさせる信号は、同時に出力するようにするとよい。
前記温度検出回路は、一旦過熱検出すると、以後前記ドライバＩＣの温度が第１設定温度より低く設定された第２設定温度より低くなるまで、過熱検出状態を保持するようにするとよい。
【０００７】
こうすることで、第１設定温度付近でドライバＩＣの温度が振動しても、確実に過熱保護動作を行える。
前記温度検出回路は、少なくともコンパレータと、温度検出用のダイオードで構成され、前記コンパレータのマイナス入力端子を過熱保護動作確認用検査端子とすることで、この検査端子に外部から任意の電圧を印加し、室温で出荷試験をすることができる。
【００１０】
前記温度検出回路の電源回路を定電圧電源回路とすることで、電源変動が少なく、確実に過熱保護動作を行える。
【００１２】
【発明の実施の形態】
図１は、この発明の第１実施例の温度検出回路を内蔵したドライバＩＣのブロック図である。この実施例ではドライバーＩＣ２０はｎビットの出力容量（ＨＤＯ１からＨＤＯｎ）を有している。
図１において、この発明のドライバＩＣ２０は、従来のドライバＩＣ３０を構成するシフトレジスタ回路２１、ラッチ回路２２、ゲート回路２３および高耐圧駆動回路２４に、さらに、ＯＴＳ（Ｏｖｅｒ、Ｔｅｍｐｅｒａｔｕｒｅ Ｓｈｕｔｄｏｗｎ：過熱によりドライバＩＣと負荷回路とを切り離す）機能を有する温度検出回路２５を同一半導体チップ内に追加集積する。この温度検出回路２５の出力端子ＴＯをゲート回路２３に接続することにより、設定温度が検出された場合、この高耐圧駆動回路２４を構成するハイサイド素子（図４のＰ１：図４については後述する）とローサイド素子（図４のＮ１）のスイッチング動作を停止させ、高耐圧駆動回路２４を強制的にＺモード（高インピーダンス （Ｈｉｇｈ Ｉｍｐｅｄａｎｃｅ） にするモード）して、ドライバＩＣの過熱破壊を防止する。尚、ＥＮＢはイネーブル（ＥＮＡＢＬＥ）端子、ＳＴＢはストローブ（ＳＴＲＯＢＥ）端子、ＬＡＴＣＨはラッチ端子、ＣＫＬはクロック端子、ＤＩはデータ・イン（ＤＡＴＡ−ＩＮ）端子、ＤＯはデータ・アウト（ＤＡＴＡ−ＯＵＴ）端子、ＨＤＯは高耐圧駆動回路の出力端子、およびＴＯは温度検出回路の出力端子を示す。
【００１３】
【表１】
表１は図１のドライバＩＣ２０に使用されるロジック回路の真理値表の一例である。当然ロジック回路の組み方で真理値表の内容は変わる。ＴＯがＨレベル、つまり温度検出回路２５が設定温度（ドライバＩＣが過熱している状態を示す温度）を検出した状態では、他の端子（ＥＮＢ、ＳＴＢおよびＤＩ）がＨレベルでもＬレベルでも、ＨＤＯはＺモード、つまり高耐圧駆動回路２４が高インピーダンス状態となり、ドライバＩＣ２０の動作を停止させる。またＴＯがＬレベルの状態、つまりドライバＩＣの温度が温度検出回路２５の設定温度より低い状態で、ＥＮＢがＬレベルの状態の場合もＨＤＯはＺモードとなる。ＴＯがＬレベルの状態、ＥＮＢがＨレベルの状態、ＳＴＢがＨレベルの状態の場合、ＨＤＯはＶＤＨの状態、つまり高耐圧駆動回路２４の出力は高電位に維持される。ＴＯがＬレベルの状態、ＥＮＢがＨレベルの状態、ＳＴＢがＬレベルの状態がドライバＩＣ２０が正常動作状態を示し、高耐圧駆動回路２４の出力ＨＤＯがＤＩの信号レベルに合わせて変わる。この例では、ＤＩがＨレベルの状態の場合、ＨＤＯはＧＮＤの状態、つまり高耐圧駆動回路２４の出力がアース電位となる。一方、ＤＩがＬレベルの状態の場合、ＨＤＯはＶＤＨの状態、つまり高耐圧駆動回路２４の出力が電源の高電位電位となる。尚、×印はＨレベルまたはＬレベルのいずれの状態でも構わないことを示している。
【００１４】
【表２】
表２は図１の各端子の機能を示した一例である。この例は、高耐圧駆動回路２４の出力端子ＨＤＯが６４本あり、６４個の出力を備えたドライバーＩＣ２０である。
図２は、この発明の第２実施例で、この発明のドライバＩＣの温度検出回路である。この温度検出回路２５の構成について以下に説明する。
【００１５】
コンパレータ６のマイナス入力端子が抵抗１と抵抗２の分圧抵抗の中点（Ａ点）に接続され、このＡ点の電圧がコンパレータ６のマイナス入力端子に入力される基準電圧となる。もう一方のプラス入力端子はＢ点に接続され、このＢ点は定電流源４とダイオード３ａとの接続点である。５個のダイオード３ａ、３ｂ、３ｃ、３ｄ、３ｅは直列に接続される。温度検出回路２５の出力端子ＴＯと同一であるコンパレータ６の出力端子ＴＯがＭＯＳＦＥＴ５のゲートに接続され、このＭＯＳＦＥＴのドレインをダイオード３ｄとダイオード３ｅの間に接続し、ＭＯＳＦＥＴのソースをアースに接続する。５個のダイオード３ａ、３ｂ、３ｃ、３ｄ、３ｅには定電流源４から一定の電流が通電される。
【００１６】
図３は、図２の動作を説明する図で、ドライバＩＣ２０の温度が上昇すると、Ｂ点の電圧レベルは５個のダイオードの順方向電圧の温度特性（（−２ｍＶ／℃）×５＝−１０ｍＶ／℃）により低下する。Ａ点の電圧はＶＤＤの電圧（５Ｖ程度）を抵抗１と抵抗２で分圧された電圧となり、ＶＤＤが一定電圧であるため、Ａ点の電圧も一定となる。Ｂ点の電圧が、ドライバＩＣ２０の温度が上昇するにつれて低下し、Ａ点の電圧以下になった時点で、コンパレータ６の出力がＬレベルからＨレベルに変化する。従って、Ａ点の電圧を基準値としてコンパレータ６に設定することで、ドライバＩＣ２０の過熱防止のための温度が設定できる。
【００１７】
ドライバＩＣ２０の温度が上昇し、コンパレータ６の出力がＨレベルになるとＭＯＳＦＥＴ５がオンし、ダイオード３ｅのアノード・カソード間を短絡する。そうすると、Ｂ点の電圧がダイオード１個分（約０．６Ｖ）下がり、ドライバＩＣ２０の温度が設定温度よりΔＴｓｈｄの温度差分低下するまでは、コンパレータ６の出力（この出力は出力端子ＴＯから出力される）がＨレベルを維持する。このことにより、コンパレータ６の出力がＬレベルからＨレベルに変化する温度とＨレベルからＬレベルに変化する温度にΔＴｓｈｄだけのずれが生じ、温度検出回路２５がヒステリシス機能を有することになる。つまり、低い温度から設定温度に達して、コンパレータ６の出力がＨレベルとなると、ＭＯＳＦＥＴ５がオンし、ダイオード３ｅを短絡し、ダイオード１個分（ダイオード３ｅのオン電圧分）下がる。一方、高い温度から設定温度に達する場合は、４個のダイオード３ａ、３ｂ、３ｃ、３ｄは設定温度より低い温度で、コンパレータ６の出力がＬレベルに移行することで、たとえダイオードの温度、つまりドライバＩＣ２０の温度が設定値近傍で振動しても、一旦設定温度を越えれば、コンパレータ６の出力がＨレベルを維持して、ドライバＩＣ２０が確実に過熱防止される。
【００１８】
図４は、図１のブロック図のゲート回路と高耐圧駆動回路を具体的に示す回路図である。この回路はゲート回路はＮＯＴ回路およびＮＡＮＤ回路の組み合わせで構成され、高耐圧駆動回路２４は、抵抗Ｒ１、Ｒ２と、ｎチャネルＭＯＳＦＥＴであるＮ３と、ｐチャネルＭＯＳＦＥＴであるＰ１とｎチャネルＭＯＳＦＥＴであるＮ１からなるプッシュプル回路で構成されている。Ｄ１、Ｄ２はＮ１、Ｐ１の寄生ダイオードでフリーホイールダイオードの働きをする。この発明のゲート回路２３は、従来のゲート回路２３ａに点線の箇所のロジック回路で構成される追加回路５０を加えた回路である。追加回路５０はＮＯＴ回路５１、ＮＡＮＤ回路５２、ＮＯＴ回路５３で構成される。回路動作は表１で説明したものと同じであるので省略する。尚、Ｄの信号は図１のＤＩの信号がシフトレジスタ回路２１およびラッチ回路２２を介して、ゲート回路２３に与えられる信号である。
【００１９】
図５は、この発明の第３実施例で、図２の構成に過熱保護動作確認用のドライバＩＣの検査用端子７を設けた図である。図２の回路が正常に動作しているかどうかを確認するために、実際に温度を上昇させて試験するのは、試験工数が増大し、また専用の試験設備が必要となる。この対策としてＡ点に検査用端子７となるパッド（金属端子）を設け、外部から任意の（例えばダイオード２ａ〜３ｅの直列回路のオン電圧に相当する電圧をこのパッドに印加することを可能とした。これにより、専用の試験設備を用意せずに、室温で出荷時の試験を容易に行うことができる。
【００２０】
図６は、この発明の第４実施例で、図２で用いたダイオード部と図４のゲート回路のロジック部を形成するＣＭＯＳ部の素子の要部断面図である。ｎ形基板１１の表面層にｐウエル領域１２ａを形成し、その中にｎ＋ ソース領域１４ａとｎ＋ ドレイン領域１４ｂを形成し、またｎ形基板１１の表面層にｐ＋ ソース領域１３ａとｐ＋ ドレイン領域１３ｂを形成し、それぞれのゲート電極１５ａ、１５ｂをポリシリコンで形成することで、ＣＭＯＳであるｎチャネルＭＯＳＦＥＴ（ＮＭＯＳ）とｐチャネルＭＯＳＦＥＴ（ＰＭＯＳ）が形成される。ダイオードはｐウエル領域１２ｂの中にｐ＋ アノード領域１３ｃとｎ＋ カソード領域１４ｃおよびｎ＋ 拡散領域１４ｄを形成し、ｎ＋ 拡散領域１４ｄとｐ＋ アノード領域１４ｃを接続する。ＮＭＯＳとＰＭＯＳを形成するＣＭＯＳプロセスで、ダイオードも形成できるので、このダイオードを追加しても、コストアップの要因にはならない。
【００２１】
尚、前記の各領域の番号が同じ領域は同時に形成される。具体的には、１２ａ、１２ｂの領域が同時に形成され、１３ａ １３ｂ １３ｃの領域が同時に形成され、１４ａ、１４ｂ、１４ｃ、１４ｄの領域が同時に形成される。
またこの実施例では、ダイオードが１個形成されている場合を示したが、実際はｐ＋ ウエル領域１２ｂ内には複数個のダイオードが形成されるのは言うまでもない。
【００２２】
図６では、ｎ形基板１１の表面層にｐウエル領域１２ａ、１２ｂを形成した場合を説明したが、ｐ形基板の表面層にｎウエル領域を形成した場合でも同様である。
図７は、この発明の第５実施例の温度検出機能内蔵ドライバＩＣの温度検出回路図である。
【００２３】
図２の回路においては、電源回路の電圧ＶＤＤが変動した場合、例えば、５Ｖの電源電圧で±１０％変動した場合、Ａ点の電位も同様に１０％変動する。Ａ点の電位を例えば２．５Ｖに設定すると、±２５０ｍＶ変動する。Ｂ点の温度変化は−１０ｍＶ／℃であるから、±２５０ｍＶの変動は±２５℃の温度検出誤差が生じる。これでは誤差が大きいため、これを低減する方法が、図７の温度検出回路図である。
【００２４】
この回路は図２の回路の電源回路の電圧ＶＤＤを定電圧電源回路７０の出力電圧Ｖｒｅｆ （この電圧は当然定電圧である）に変えることで、電圧変動を±２％に抑え、前記の±２５℃の温度検出誤差を±５℃まで減少させる。このことは、温度検出精度が図２の回路に比べて向上させることができる。
図８は、この発明の第６実施例の温度検出機能内蔵ドライバＩＣの温度検出回路図である。
【００２５】
この回路は図２のコンパレータ６のマイナス入力端子に、定電圧電源回路７０の出力電圧Ｖｒｅｆ を入力する回路である。この場合は電源回路の電圧ＶＤＤが例えば±１０％変動しても、コンパレータ６のマイナス入力端子に入力される電圧は、定電圧電源回路７０の出力電圧Ｖｒｅｆ であるので、前記のように±２％に抑えることができる。
【００２６】
図９は、図７、図８で用いた定電圧電源回路の回路図である。Ｑ１ 、Ｑ２ はｎｐｎトランジスタ、Ｒ１ 、Ｒ２ 、Ｒ３ は定電圧出力Ｖｒｅｆ を調整する抵抗、ＯＰは演算増幅器である。この定電圧電源回路７０はＣＭＯＳプロセスによるバンドギャップ・レファレンス回路で構成されている。詳細な説明は省くが、ｎｐｎトランジスタであるＱ１ 、Ｑ２ のベース・エミッタ間の電圧Ｖｂｅ１ 、Ｖｂｅ２ を利用した定電圧電源回路である。
【００２７】
この定電圧電源回路の出力電圧Ｖｒｅｆ は次式で表される。
【００２８】
【数１】
Ｖｒｅｆ ＝Ｖｂｅ１ ＋（Ｒ１ ／Ｒ２ ）・（ｋＴ／ｑ）ｌｎ（Ｒ１ ／Ｒ３ ）
ここで、Ｖｂｅ１ はＱ１ のベース・エミッタ間の電圧、Ｒ１ 、Ｒ２ 、Ｒ３ は正の温度特性をもつ抵抗、ｋはボルツマン定数、Ｔは絶対温度、ｑは電子の電荷である。
【００２９】
この式から分かるように、出力電圧Ｖｒｅｆ は、Ｑ１ のベース・エミッタ間の電圧Ｖｂｅ１ と抵抗Ｒ１ 、Ｒ２ 、Ｒ３ で決めることができる。温度Ｔによる補正は、抵抗Ｒ１ 、Ｒ２ 、Ｒ３ の調整で行うことができる。この定電圧電源回路７０はＣＭＯＳプロセスで形成できる。また抵抗Ｒ１ 、Ｒ２ 、Ｒ３ の調整はトリミング（抵抗薄膜をエッチングなどで除去すること）で行うことができる。
【００３０】
また、前記のＶｂｅ１ は変動が殆どないため、抵抗を最適に調整することで、前記の変動の±２％を±１％以下にすることもできる。
図１０は、図９のトランジスタをＣＭＯＳプロセスで形成した図である。この図１０は、図６のＮＭＯＳ部とＰＭＯＳ部とが形成されたＣＭＯＳの要部断面図と同一である。
【００３１】
ｎ基板１１をコレクタＣ、ｐウエル領域１２ａをベースＢ、ｎ＋ ドレイン領域１４ｂ（およびｎ＋ ソース領域１４ａ）をエミッタとした寄生ｎｐｎトランジスタ６０がＣＭＯＳには存在する。この寄生ｎｐｎトランジスタを図９のＱ１ 、Ｑ２ として利用することで、専用のプロセスを追加することなく、定電圧電源回路７０を形成できる。
【００３２】
【発明の効果】
この発明によれば、ドライバＩＣを形成するＣＭＯＳプロセスで、工程数を増やさずに温度検出回路を追加形成できるので、ドライバＩＣのコストを上昇させることなく温度検出回路を形成することができる。またドライバＩＣを形成する半導体チップ内に、温度検出回路を追加集積しているので、高精度にドライバＩＣの温度を検出することができる。また温度検出回路にヒシテリシス機能を持たせることで、ドライバＩＣの過熱破壊を確実に防止できる。
【００３３】
また、ドライバＩＣの温度が設定温度近傍で振動した場合であっても、過熱検出状態を保持するので、ドライバＩＣの過熱破壊を確実に防止できる。さらに、ドライバＩＣが過熱した時に、高耐圧駆動回路を強制的に高インピーダンス動作させることで、ドライバＩＣの過熱破壊を確実に防止できる。
さらに、検査端子を設けたことにより、専用の試験設備を用意することなく出荷時の試験を室温で行うことができる。
【００３４】
また、温度検出回路の電源に定電圧電源を用いることで、温度検出精度を向上できる。また、温度検出回路のコンパレータのマイナス入力端子に定電圧電源からの定電圧出力を入力することで、温度検出精度を向上できる。
さらに、定電圧電源回路をＣＭＯＳプロセスで形成できるので、製造コストを増大させることなく定電圧電源回路を付加することができる。
【図面の簡単な説明】
【図１】この発明の第１実施例の温度検出回路を内蔵したドライバＩＣのブロック図
【図２】この発明の第２実施例で、温度検出機能内蔵ドライバＩＣの温度検出回路図
【図３】図２の動作を説明する図
【図４】図１のブロック図のゲート回路と高耐圧駆動回路を具体的に示す回路図
【図５】この発明の第３実施例で、図２に検査用端子を設けた図
【図６】この発明の第４実施例で、図２で用いたダイオード部と図４のゲート回路のロジック部を形成するＣＭＯＳ部の素子要部断面図
【図７】この発明の第５実施例の温度検出機能内蔵ドライバＩＣの温度検出回路図
【図８】この発明の第６実施例の温度検出機能内蔵ドライバＩＣの温度検出回路図
【図９】図７、図８で用いた定電圧電源回路の回路図
【図１０】図１０は、図９のトランジスタをＣＭＯＳプロセスで形成した図
【図１１】従来のドライバＩＣのブロック図
【符号の説明】
１ 抵抗
２ 抵抗
３ａ ダイオード
３ｂ ダイオード
３ｃ ダイオード
３ｄ ダイオード
３ｅ ダイオード
４ 定電流源
５ ＭＯＳＦＥＴ
６ コンパレータ
７ 過熱保護動作確認用検査端子
１１ ｎ形基板
１２ａ ｐウエル領域
１２ｂ ｐウエル領域
１３ａ ｐ＋ ソース領域
１３ｂ ｐ＋ ドレイン領域
１３ｃ ｐ＋ アノード領域
１４ａ ｎ＋ ソース領域
１４ｂ ｎ＋ ドレイン領域
１４ｃ ｎ＋ カソード領域
１４ｄ ｎ＋ 拡散領域
１５ａ ゲート電極
１５ｂ ゲート電極
２０ この発明のドライバＩＣ
２１ シフトレジスタ回路
２２ ラッチ回路
２３ ゲート回路
２３ａ ゲート回路
２４ 高耐圧駆動回路
２５ 温度検出回路
３０ 従来のドライバＩＣ
５０ 追加回路
５１ ＮＯＴ回路
５２ ＮＡＮＤ回路
５３ ＮＯＴ回路
６０ 寄生ｎｐｎトランジスタ
７０ 定電圧電源回路
Ｓ ソース端子
Ｄ ドレイン端子
Ｇ ゲート端子
Ａ アノード端子
Ｋ カソード端子
Ｑ１ ｎｐｎトランジスタ
Ｑ２ ｎｐｎトランジスタ
Ｃ コレクタ
Ｂ ベース
Ｅ エミッタ
Ｒ１ 抵抗
Ｒ２ 抵抗
Ｒ３ 抵抗
ＯＰ 演算増幅器
ＶＤＤ 電源回路の電圧
Ｖｒｅｆ 定電圧電源回路の出力電圧
【発明の属する技術分野】
この発明は、プラズマ表示パネル、エレクトロルミネッセンス表示パネル、蛍光表示パネルなどのフラットディスプレイパネルや、サーマルプリントヘッドなどを駆動する温度検出機能内蔵ドライバＩＣに関する。
【０００２】
【従来の技術】
プラズマ表示パネル、エレクトロルミネッセンス表示パネル、蛍光表示パネルなどのフラットディスプレイパネルなどの表示パネルを駆動するドライバＩＣについて以下に説明する。
図１１は従来のドライバＩＣのブロック図である。このドライバＩＣ３０は、画像信号のシリアルデータをパラレルデータに変換するシフトレジスタ回路２１、そのデータを一時記憶するラッチ回路２２、ラッチ回路２２で記憶したデータを高電圧で動作する駆動回路（以下、高耐圧駆動回路２４と称する）に伝えるゲート回路２３ａ、そして図示されていない表示パネルを駆動する高耐圧駆動回路２４で構成されている。ここでシフトレジスタ回路２１、ラッチ回路２２およびゲート回路２３ａは３Ｖ〜５Ｖの低電圧で動作し、高耐圧駆動回路２４は２０Ｖ〜２００Ｖの高電圧で動作させることが多い。この高耐圧駆動回路２４は数百ｋＨｚで動作させ、負荷容量によっては１〜５Ｗ程度の消費電力が発生し、ドライバＩＣ３０の温度を上昇させるため、放熱設計に注意が必要である。また温度の異常を検出するため、ドライバＩＣ３０の表面に感熱素子であるサーミスタなどを密着させ、このサーミスタの信号を検出する方式を採用する場合もある。
【０００３】
【発明が解決しようとする課題】
しかし、従来の方式で、サーミスタなどの感熱素子を付けない場合には、放熱設計では予測できない何らかの異常が発生した場合、ドライバＩＣ３０の温度が設計値以上に上昇し、ドライバＩＣ３０が破壊することがある。またサーミスタを用いた場合では、複数個のドライバＩＣ３０にそれぞれ密着させる必要がある。例えば４０インチカラーＰＤＰの場合、ドライバＩＣ３０が４８個使用されるため、サーミスタも同じ数だけ必要となり、非常に大きなコストアップの要因となる。また、サーミスタをドライバＩＣ３０に密着される方法では、ドライバＩＣ３０自体の温度を精度良く確実に検出することが困難である。
【０００４】
この発明の目的は、前記の課題を解決して、コストアップさせることなく、且つ、確実にドライバＩＣの温度を検出し、ドライバＩＣを破壊から守ることができる温度検出機能内蔵ドライバＩＣを提供することにある。
【０００５】
【課題を解決するための手段】
前記の目的を達成すために、低電圧で動作する少なくとも制御回路と、該制御回路からのオン、オフ信号で制御され高電圧で動作するハイサイド素子とローサイド素子との直列回路からなからなり前記ハイサイド素子とローサイド素子との接続点に出力端子が設けられる駆動回路と、低電圧で動作する温度検出回路と同一半導体チップに集積したドライバＩＣにおいて
前記温度検出回路が、前記ドライバＩＣの温度が予め設定した温度（第１設定温度）を越えたことを検出（以下過熱検出という）した時点で、前記制御回路は、前記駆動回路を構成するハイサイド素子とローサイド素子とをそれぞれオフさせる信号を出力するようにするとよい。
【０００６】
ハイサイド素子とローサイド素子とをそれぞれオフさせる信号は、同時に出力するようにするとよい。
前記温度検出回路は、一旦過熱検出すると、以後前記ドライバＩＣの温度が第１設定温度より低く設定された第２設定温度より低くなるまで、過熱検出状態を保持するようにするとよい。
【０００７】
こうすることで、第１設定温度付近でドライバＩＣの温度が振動しても、確実に過熱保護動作を行える。
前記温度検出回路は、少なくともコンパレータと、温度検出用のダイオードで構成され、前記コンパレータのマイナス入力端子を過熱保護動作確認用検査端子とすることで、この検査端子に外部から任意の電圧を印加し、室温で出荷試験をすることができる。
【００１０】
前記温度検出回路の電源回路を定電圧電源回路とすることで、電源変動が少なく、確実に過熱保護動作を行える。
【００１２】
【発明の実施の形態】
図１は、この発明の第１実施例の温度検出回路を内蔵したドライバＩＣのブロック図である。この実施例ではドライバーＩＣ２０はｎビットの出力容量（ＨＤＯ１からＨＤＯｎ）を有している。
図１において、この発明のドライバＩＣ２０は、従来のドライバＩＣ３０を構成するシフトレジスタ回路２１、ラッチ回路２２、ゲート回路２３および高耐圧駆動回路２４に、さらに、ＯＴＳ（Ｏｖｅｒ、Ｔｅｍｐｅｒａｔｕｒｅ Ｓｈｕｔｄｏｗｎ：過熱によりドライバＩＣと負荷回路とを切り離す）機能を有する温度検出回路２５を同一半導体チップ内に追加集積する。この温度検出回路２５の出力端子ＴＯをゲート回路２３に接続することにより、設定温度が検出された場合、この高耐圧駆動回路２４を構成するハイサイド素子（図４のＰ１：図４については後述する）とローサイド素子（図４のＮ１）のスイッチング動作を停止させ、高耐圧駆動回路２４を強制的にＺモード（高インピーダンス （Ｈｉｇｈ Ｉｍｐｅｄａｎｃｅ） にするモード）して、ドライバＩＣの過熱破壊を防止する。尚、ＥＮＢはイネーブル（ＥＮＡＢＬＥ）端子、ＳＴＢはストローブ（ＳＴＲＯＢＥ）端子、ＬＡＴＣＨはラッチ端子、ＣＫＬはクロック端子、ＤＩはデータ・イン（ＤＡＴＡ−ＩＮ）端子、ＤＯはデータ・アウト（ＤＡＴＡ−ＯＵＴ）端子、ＨＤＯは高耐圧駆動回路の出力端子、およびＴＯは温度検出回路の出力端子を示す。
【００１３】
【表１】
【００１４】
【表２】
図２は、この発明の第２実施例で、この発明のドライバＩＣの温度検出回路である。この温度検出回路２５の構成について以下に説明する。
【００１５】
コンパレータ６のマイナス入力端子が抵抗１と抵抗２の分圧抵抗の中点（Ａ点）に接続され、このＡ点の電圧がコンパレータ６のマイナス入力端子に入力される基準電圧となる。もう一方のプラス入力端子はＢ点に接続され、このＢ点は定電流源４とダイオード３ａとの接続点である。５個のダイオード３ａ、３ｂ、３ｃ、３ｄ、３ｅは直列に接続される。温度検出回路２５の出力端子ＴＯと同一であるコンパレータ６の出力端子ＴＯがＭＯＳＦＥＴ５のゲートに接続され、このＭＯＳＦＥＴのドレインをダイオード３ｄとダイオード３ｅの間に接続し、ＭＯＳＦＥＴのソースをアースに接続する。５個のダイオード３ａ、３ｂ、３ｃ、３ｄ、３ｅには定電流源４から一定の電流が通電される。
【００１６】
図３は、図２の動作を説明する図で、ドライバＩＣ２０の温度が上昇すると、Ｂ点の電圧レベルは５個のダイオードの順方向電圧の温度特性（（−２ｍＶ／℃）×５＝−１０ｍＶ／℃）により低下する。Ａ点の電圧はＶＤＤの電圧（５Ｖ程度）を抵抗１と抵抗２で分圧された電圧となり、ＶＤＤが一定電圧であるため、Ａ点の電圧も一定となる。Ｂ点の電圧が、ドライバＩＣ２０の温度が上昇するにつれて低下し、Ａ点の電圧以下になった時点で、コンパレータ６の出力がＬレベルからＨレベルに変化する。従って、Ａ点の電圧を基準値としてコンパレータ６に設定することで、ドライバＩＣ２０の過熱防止のための温度が設定できる。
【００１７】
ドライバＩＣ２０の温度が上昇し、コンパレータ６の出力がＨレベルになるとＭＯＳＦＥＴ５がオンし、ダイオード３ｅのアノード・カソード間を短絡する。そうすると、Ｂ点の電圧がダイオード１個分（約０．６Ｖ）下がり、ドライバＩＣ２０の温度が設定温度よりΔＴｓｈｄの温度差分低下するまでは、コンパレータ６の出力（この出力は出力端子ＴＯから出力される）がＨレベルを維持する。このことにより、コンパレータ６の出力がＬレベルからＨレベルに変化する温度とＨレベルからＬレベルに変化する温度にΔＴｓｈｄだけのずれが生じ、温度検出回路２５がヒステリシス機能を有することになる。つまり、低い温度から設定温度に達して、コンパレータ６の出力がＨレベルとなると、ＭＯＳＦＥＴ５がオンし、ダイオード３ｅを短絡し、ダイオード１個分（ダイオード３ｅのオン電圧分）下がる。一方、高い温度から設定温度に達する場合は、４個のダイオード３ａ、３ｂ、３ｃ、３ｄは設定温度より低い温度で、コンパレータ６の出力がＬレベルに移行することで、たとえダイオードの温度、つまりドライバＩＣ２０の温度が設定値近傍で振動しても、一旦設定温度を越えれば、コンパレータ６の出力がＨレベルを維持して、ドライバＩＣ２０が確実に過熱防止される。
【００１８】
図４は、図１のブロック図のゲート回路と高耐圧駆動回路を具体的に示す回路図である。この回路はゲート回路はＮＯＴ回路およびＮＡＮＤ回路の組み合わせで構成され、高耐圧駆動回路２４は、抵抗Ｒ１、Ｒ２と、ｎチャネルＭＯＳＦＥＴであるＮ３と、ｐチャネルＭＯＳＦＥＴであるＰ１とｎチャネルＭＯＳＦＥＴであるＮ１からなるプッシュプル回路で構成されている。Ｄ１、Ｄ２はＮ１、Ｐ１の寄生ダイオードでフリーホイールダイオードの働きをする。この発明のゲート回路２３は、従来のゲート回路２３ａに点線の箇所のロジック回路で構成される追加回路５０を加えた回路である。追加回路５０はＮＯＴ回路５１、ＮＡＮＤ回路５２、ＮＯＴ回路５３で構成される。回路動作は表１で説明したものと同じであるので省略する。尚、Ｄの信号は図１のＤＩの信号がシフトレジスタ回路２１およびラッチ回路２２を介して、ゲート回路２３に与えられる信号である。
【００１９】
図５は、この発明の第３実施例で、図２の構成に過熱保護動作確認用のドライバＩＣの検査用端子７を設けた図である。図２の回路が正常に動作しているかどうかを確認するために、実際に温度を上昇させて試験するのは、試験工数が増大し、また専用の試験設備が必要となる。この対策としてＡ点に検査用端子７となるパッド（金属端子）を設け、外部から任意の（例えばダイオード２ａ〜３ｅの直列回路のオン電圧に相当する電圧をこのパッドに印加することを可能とした。これにより、専用の試験設備を用意せずに、室温で出荷時の試験を容易に行うことができる。
【００２０】
図６は、この発明の第４実施例で、図２で用いたダイオード部と図４のゲート回路のロジック部を形成するＣＭＯＳ部の素子の要部断面図である。ｎ形基板１１の表面層にｐウエル領域１２ａを形成し、その中にｎ＋ ソース領域１４ａとｎ＋ ドレイン領域１４ｂを形成し、またｎ形基板１１の表面層にｐ＋ ソース領域１３ａとｐ＋ ドレイン領域１３ｂを形成し、それぞれのゲート電極１５ａ、１５ｂをポリシリコンで形成することで、ＣＭＯＳであるｎチャネルＭＯＳＦＥＴ（ＮＭＯＳ）とｐチャネルＭＯＳＦＥＴ（ＰＭＯＳ）が形成される。ダイオードはｐウエル領域１２ｂの中にｐ＋ アノード領域１３ｃとｎ＋ カソード領域１４ｃおよびｎ＋ 拡散領域１４ｄを形成し、ｎ＋ 拡散領域１４ｄとｐ＋ アノード領域１４ｃを接続する。ＮＭＯＳとＰＭＯＳを形成するＣＭＯＳプロセスで、ダイオードも形成できるので、このダイオードを追加しても、コストアップの要因にはならない。
【００２１】
尚、前記の各領域の番号が同じ領域は同時に形成される。具体的には、１２ａ、１２ｂの領域が同時に形成され、１３ａ １３ｂ １３ｃの領域が同時に形成され、１４ａ、１４ｂ、１４ｃ、１４ｄの領域が同時に形成される。
またこの実施例では、ダイオードが１個形成されている場合を示したが、実際はｐ＋ ウエル領域１２ｂ内には複数個のダイオードが形成されるのは言うまでもない。
【００２２】
図６では、ｎ形基板１１の表面層にｐウエル領域１２ａ、１２ｂを形成した場合を説明したが、ｐ形基板の表面層にｎウエル領域を形成した場合でも同様である。
図７は、この発明の第５実施例の温度検出機能内蔵ドライバＩＣの温度検出回路図である。
【００２３】
図２の回路においては、電源回路の電圧ＶＤＤが変動した場合、例えば、５Ｖの電源電圧で±１０％変動した場合、Ａ点の電位も同様に１０％変動する。Ａ点の電位を例えば２．５Ｖに設定すると、±２５０ｍＶ変動する。Ｂ点の温度変化は−１０ｍＶ／℃であるから、±２５０ｍＶの変動は±２５℃の温度検出誤差が生じる。これでは誤差が大きいため、これを低減する方法が、図７の温度検出回路図である。
【００２４】
この回路は図２の回路の電源回路の電圧ＶＤＤを定電圧電源回路７０の出力電圧Ｖｒｅｆ （この電圧は当然定電圧である）に変えることで、電圧変動を±２％に抑え、前記の±２５℃の温度検出誤差を±５℃まで減少させる。このことは、温度検出精度が図２の回路に比べて向上させることができる。
図８は、この発明の第６実施例の温度検出機能内蔵ドライバＩＣの温度検出回路図である。
【００２５】
この回路は図２のコンパレータ６のマイナス入力端子に、定電圧電源回路７０の出力電圧Ｖｒｅｆ を入力する回路である。この場合は電源回路の電圧ＶＤＤが例えば±１０％変動しても、コンパレータ６のマイナス入力端子に入力される電圧は、定電圧電源回路７０の出力電圧Ｖｒｅｆ であるので、前記のように±２％に抑えることができる。
【００２６】
図９は、図７、図８で用いた定電圧電源回路の回路図である。Ｑ１ 、Ｑ２ はｎｐｎトランジスタ、Ｒ１ 、Ｒ２ 、Ｒ３ は定電圧出力Ｖｒｅｆ を調整する抵抗、ＯＰは演算増幅器である。この定電圧電源回路７０はＣＭＯＳプロセスによるバンドギャップ・レファレンス回路で構成されている。詳細な説明は省くが、ｎｐｎトランジスタであるＱ１ 、Ｑ２ のベース・エミッタ間の電圧Ｖｂｅ１ 、Ｖｂｅ２ を利用した定電圧電源回路である。
【００２７】
この定電圧電源回路の出力電圧Ｖｒｅｆ は次式で表される。
【００２８】
【数１】
Ｖｒｅｆ ＝Ｖｂｅ１ ＋（Ｒ１ ／Ｒ２ ）・（ｋＴ／ｑ）ｌｎ（Ｒ１ ／Ｒ３ ）
ここで、Ｖｂｅ１ はＱ１ のベース・エミッタ間の電圧、Ｒ１ 、Ｒ２ 、Ｒ３ は正の温度特性をもつ抵抗、ｋはボルツマン定数、Ｔは絶対温度、ｑは電子の電荷である。
【００２９】
この式から分かるように、出力電圧Ｖｒｅｆ は、Ｑ１ のベース・エミッタ間の電圧Ｖｂｅ１ と抵抗Ｒ１ 、Ｒ２ 、Ｒ３ で決めることができる。温度Ｔによる補正は、抵抗Ｒ１ 、Ｒ２ 、Ｒ３ の調整で行うことができる。この定電圧電源回路７０はＣＭＯＳプロセスで形成できる。また抵抗Ｒ１ 、Ｒ２ 、Ｒ３ の調整はトリミング（抵抗薄膜をエッチングなどで除去すること）で行うことができる。
【００３０】
また、前記のＶｂｅ１ は変動が殆どないため、抵抗を最適に調整することで、前記の変動の±２％を±１％以下にすることもできる。
図１０は、図９のトランジスタをＣＭＯＳプロセスで形成した図である。この図１０は、図６のＮＭＯＳ部とＰＭＯＳ部とが形成されたＣＭＯＳの要部断面図と同一である。
【００３１】
ｎ基板１１をコレクタＣ、ｐウエル領域１２ａをベースＢ、ｎ＋ ドレイン領域１４ｂ（およびｎ＋ ソース領域１４ａ）をエミッタとした寄生ｎｐｎトランジスタ６０がＣＭＯＳには存在する。この寄生ｎｐｎトランジスタを図９のＱ１ 、Ｑ２ として利用することで、専用のプロセスを追加することなく、定電圧電源回路７０を形成できる。
【００３２】
【発明の効果】
この発明によれば、ドライバＩＣを形成するＣＭＯＳプロセスで、工程数を増やさずに温度検出回路を追加形成できるので、ドライバＩＣのコストを上昇させることなく温度検出回路を形成することができる。またドライバＩＣを形成する半導体チップ内に、温度検出回路を追加集積しているので、高精度にドライバＩＣの温度を検出することができる。また温度検出回路にヒシテリシス機能を持たせることで、ドライバＩＣの過熱破壊を確実に防止できる。
【００３３】
また、ドライバＩＣの温度が設定温度近傍で振動した場合であっても、過熱検出状態を保持するので、ドライバＩＣの過熱破壊を確実に防止できる。さらに、ドライバＩＣが過熱した時に、高耐圧駆動回路を強制的に高インピーダンス動作させることで、ドライバＩＣの過熱破壊を確実に防止できる。
さらに、検査端子を設けたことにより、専用の試験設備を用意することなく出荷時の試験を室温で行うことができる。
【００３４】
また、温度検出回路の電源に定電圧電源を用いることで、温度検出精度を向上できる。また、温度検出回路のコンパレータのマイナス入力端子に定電圧電源からの定電圧出力を入力することで、温度検出精度を向上できる。
さらに、定電圧電源回路をＣＭＯＳプロセスで形成できるので、製造コストを増大させることなく定電圧電源回路を付加することができる。
【図面の簡単な説明】
【図１】この発明の第１実施例の温度検出回路を内蔵したドライバＩＣのブロック図
【図２】この発明の第２実施例で、温度検出機能内蔵ドライバＩＣの温度検出回路図
【図３】図２の動作を説明する図
【図４】図１のブロック図のゲート回路と高耐圧駆動回路を具体的に示す回路図
【図５】この発明の第３実施例で、図２に検査用端子を設けた図
【図６】この発明の第４実施例で、図２で用いたダイオード部と図４のゲート回路のロジック部を形成するＣＭＯＳ部の素子要部断面図
【図７】この発明の第５実施例の温度検出機能内蔵ドライバＩＣの温度検出回路図
【図８】この発明の第６実施例の温度検出機能内蔵ドライバＩＣの温度検出回路図
【図９】図７、図８で用いた定電圧電源回路の回路図
【図１０】図１０は、図９のトランジスタをＣＭＯＳプロセスで形成した図
【図１１】従来のドライバＩＣのブロック図
【符号の説明】
１ 抵抗
２ 抵抗
３ａ ダイオード
３ｂ ダイオード
３ｃ ダイオード
３ｄ ダイオード
３ｅ ダイオード
４ 定電流源
５ ＭＯＳＦＥＴ
６ コンパレータ
７ 過熱保護動作確認用検査端子
１１ ｎ形基板
１２ａ ｐウエル領域
１２ｂ ｐウエル領域
１３ａ ｐ＋ ソース領域
１３ｂ ｐ＋ ドレイン領域
１３ｃ ｐ＋ アノード領域
１４ａ ｎ＋ ソース領域
１４ｂ ｎ＋ ドレイン領域
１４ｃ ｎ＋ カソード領域
１４ｄ ｎ＋ 拡散領域
１５ａ ゲート電極
１５ｂ ゲート電極
２０ この発明のドライバＩＣ
２１ シフトレジスタ回路
２２ ラッチ回路
２３ ゲート回路
２３ａ ゲート回路
２４ 高耐圧駆動回路
２５ 温度検出回路
３０ 従来のドライバＩＣ
５０ 追加回路
５１ ＮＯＴ回路
５２ ＮＡＮＤ回路
５３ ＮＯＴ回路
６０ 寄生ｎｐｎトランジスタ
７０ 定電圧電源回路
Ｓ ソース端子
Ｄ ドレイン端子
Ｇ ゲート端子
Ａ アノード端子
Ｋ カソード端子
Ｑ１ ｎｐｎトランジスタ
Ｑ２ ｎｐｎトランジスタ
Ｃ コレクタ
Ｂ ベース
Ｅ エミッタ
Ｒ１ 抵抗
Ｒ２ 抵抗
Ｒ３ 抵抗
ＯＰ 演算増幅器
ＶＤＤ 電源回路の電圧
Ｖｒｅｆ 定電圧電源回路の出力電圧
Claims (5)
- 低電圧で動作する少なくとも制御回路と、該制御回路からのオン、オフ信号で制御され高電圧で動作するハイサイド素子とローサイド素子との直列回路からなり前記ハイサイド素子とローサイド素子との接続点に出力端子が設けられる駆動回路と、低電圧で動作する温度検出回路とを同一半導体チップに集積したドライバＩＣにおいて、
前記温度検出回路が、前記ドライバＩＣの温度が予め設定した温度（第１設定温度）を越えたことを検出（以下過熱検出という）した時点で、前記制御回路は、前記駆動回路を構成する前記ハイサイド素子と前記ローサイド素子とをそれぞれオフさせる信号を出力することを特徴とする温度検出機能内蔵ドライバＩＣ。 - 請求項１に記載の温度検出機能内蔵ドライバＩＣにおいて、
前記ハイサイド素子と前記ローサイド素子とをそれぞれオフさせる信号を同時に出力することを特徴とする温度検出機能内蔵ドライバＩＣ。 - 請求項１に記載の温度検出機能内蔵ドライバＩＣにおいて、
前記温度検出回路は、一旦過熱検出すると、以後前記ドライバＩＣの温度が第１設定温度より低く設定された第２設定温度より低くなるまで、過熱検出状態を保持することを特徴とする温度検出機能内蔵ドライバＩＣ。 - 請求項１に記載の温度検出機能内蔵ドライバＩＣにおいて、
前記温度検出回路は、少なくともコンパレータと、温度検出用のダイオードで構成され、
前記コンパレータのマイナス入力端子を過熱保護動作確認用検査端子とすることを特徴とする温度検出機能内蔵ドライバＩＣ。 - 請求項１に記載の温度検出機能内蔵ドライバＩＣにおいて、
前記温度検出回路の電源回路を定電圧電源回路とすることを特徴とする温度検出機能内蔵ドライバＩＣ。
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