JP2009536491A - 電子回路及びそのための方法 - Google Patents

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Abstract

電子回路は、機能モジュール(10)と条件シグナリングモジュール(20)と基準モジュール(30)と制御回路40とを備えている。条件シグナリングモジュール(20)は、機能モジュールの局所のPVT条件を指し示す指示信号(Imeas)を生成する。PVT条件とは、モジュールに関連する一連の条件であって、当該モジュールに供給される電圧、当該モジュールが占める領域内の温度、及び、当該領域に関連するプロセス条件のうち少なくとも1つを含むものである。基準モジュール(30)は、PVT条件にほぼ依存しない値を有する基準信号(Iref)を生成する。制御回路(40)は、指示信号(Imeas)と基準信号(Iref)とを比較し、機能モジュールに対する制御信号(pvt<1>,…,pvt<n>)を生成する。

Description

本発明は電子回路及びその電子回路のための方法に関する。
1つの集積回路の様々な部分が、集積回路の製造プロセス中における集積回路領域のプロセスパラメータの偏差(プロセスコーナー偏差)に応じて相違する性能を示すことがある。同様に、供給電圧及び温度の局所偏差に起因して性能が変化することがある。具体的には、前記偏差は、コンポーネントが動作するタイミングに影響を及ぼすことがある。特に、高速回路ではこれが不具合を引き起こすことがあり、最悪の状況を考慮して、電子回路をかなり低速度で機能するように設計しなければならない。さらに、近年の技術では、集積回路が異なる電圧領域から給電される様々なインタフェイスを備えるという事実が、問題をより複雑化する(例えば、単一の集積回路で、3.3V、2.5V、1.8V、1.2VのI/O供給電圧が使われることがある)。
米国特許第6556022号は、当該局所パラメータの偏差の影響を補償するための方法及び装置が記載されている。異なる位置での性能パラメータの偏差を検出するために、様々な位置に局所パラメータ検出器を配置している。これらの位置の1つが基準位置として選択され、その他の位置は目的位置として選択される。基準位置は、その位置での当該パラメータの値を指し示す基準パラメータの値を決定するために利用し、各目的位置は、その位置の局所パラメータ値を基準のパラメータ値と比較するのに利用する。これらのパラメータの値はエンコードされた電流であり、基準パラメータは比較のために他の位置へと送信される。目的位置での比較によって、これら位置間におけるパラメータ値の差を補償する修正信号の生成される。パラメータの補償は、区分けされた位置における性能の非対称を減らすことができる。
既知のデバイスの不都合な点は、それぞれの電圧領域に対して分離した基準回路を提供しなければいけないことにある。
本発明の目的は、単一の基準源で足りる集積回路およびそのための方法を提供することにある。
本発明による装置及び方法は、本出願の請求項1及び9に記載したとおりのものである。
本発明による集積回路では、基準源が前記PVT条件にほぼ依存しない値を有する1つの基準信号を供給する。既知の装置では、同じ電圧領域にて機能する回路コンポーネントに対して適した基準信号をそれぞれの基準源が供給するのみであったことが、本発明の発明者によって理解された。異なる電圧領域で機能している回路に対しては、個別の基準信号が生成されなければいけないのである。この理由は、PVT条件における偏差が供給される電圧領域に依存する基準信号における異なる偏差の原因となるからである。
本発明による装置及び方法では、単一の基準源で十分である。
本発明は、全体の回路共通の供給電圧を有する用途に有用ではあるが、特に互いに異なる供給電圧が供給され且つ夫々が条件シグナリングモジュールを有する複数の領域を備えた集積回路での用途に適している。この場合に、これら領域の各制御回路は、同じ基準モジュールによって供給される基準信号を利用することができる。各電圧領域に対する制御回路はたった1つで十分である。しかしながら、各電圧領域にたいする制御回路は1つ以上とすることもできる。
異なる供給電圧は、互いに異なる動作電圧を用いる様々なインタフェイスを備える集積回路で特に多くみられる。したがって、本発明は、特に機能モジュールがI/O回路である用途に関連する。
本発明の一実施態様では、条件シグナリングモジュールと前記制御回路とが、I/Oリング内でESD保護回路と組み合わせる。これにより、同じ領域に2つの機能(ESD保護回路とPVT補償回路)を組み合わせることによって、回路の周辺に沿って配置される同じ場所での機能性を、相対的に強めることができる。
本記述を通じて集積回路という表現を用いるが、本発明は、一群の集積回路で実装される電子回路、即ち様々な集積回路を共有パッケージ内に備えるSiP(system in package)に適用することも可能であることを留意すべきである。
これら及びその他の要点を、図面を基準しながらより詳細に説明する。
図1は本発明による集積回路を概略的に示した図である。この集積回路は、複数の機能モジュール10を備えている。図示の実施例では、少なくとも1つの機能モジュールが複数の出力モジュール11a,...,11dを備えている。その他の機能モジュールは、入力モジュール、データ処理モジュール、及びデータ記憶モジュールを備えている。集積回路は、機能モジュールの近くに局所PVT条件を示す指示信号を生成するためのモジュール20を備えている。局所PVT条件とは、モジュールに関連する一連の条件であって、モジュールに供給される電圧、モジュールが占める領域内の温度、及びこの領域に関連するプロセス条件のうち少なくとも1つを含むものである。
集積回路は、前記PVT条件にほぼ依存しない値を有する基準信号を生成するための基準モジュール30を備えている。
制御回路40は、指示信号と基準信号とを比較して、機能モジュールに対する制御信号を生成する。
図2は、機能モジュール10の一例をより詳細に示した図である。図示の本実施例では、機能モジュール10はI/Oモジュールである。このI/Oモジュールは、I/Oパッド17に結合される、入力セクション11と出力セクション12とを備える。入力セクション11は、例えば標準の入力バッファを備えるが、ここでは詳述しない。
出力部は、プレドライバ段13と、このプレドライバ段によって制御される複数の出力バッファ部16a,...,16nとを備えている。1つの出力バッファ部16aは永久にアクティブとすることができる。プレドライバ段13は、制御入力端15にて受信されるPVTコードに応じて、その他の出力バッファ部16b,...,16nを選択的にアクティブにするための一組のスイッチ14を有している。例えば、出力バッファ部16aのみが比較的に低い出力電流を供給するPVT条件では、1つ以上他の出力バッファ部をアクティブにして、I/Oタブ17へ所定の電流をもたらすことができる。回路が機能するように設計された条件の範囲及び機能の要求精度にしたがって、出力バッファセクションの数を選択する。出力バッファ部16a,...,16nは、互いが実質的に等しい出力電流を供給するように設計してもよい。あるいは、互いに異なる出力電流を供給するように設計してもよい。例えば1つの実施例では、各後続の出力バッファ部を先行オペレーションの出力電流の半分を供給するように構成する。これに応じて、プレドライバ段を制御するために用いるPVTコードを供給するべきである。
図3は、機能モジュール10の局所のPVT条件を示す指示信号Imeasを生成するための条件シグナリングモジュール20をより詳細に示した図である。この条件シグナリングモジュールは、局所PVT条件に相関する第1の電流Inを供給する、第1導電型の第1の可制御電流源21と、局所PVT条件に相関する第2の電流Ipを供給する、第2導電型の第2の可制御電流源22とを備える。電流In及びIpはカレントミラー23を用いて加算され、指示信号Imeasを供給する。図示の例では、制御可能電流源21及び23は、それぞれNMOS及びPMOSトランジスタである。しかしながら、利用する技術に応じて異なる種類の電流源を用いることができることは当業者には明らかである。実施例によっては、例えば欧州特許出願第05108653.6号及び第05109354.0号に記載されているように、1つの導電型のデバイスのみが用いられる。図3に示した実施例では、可制御電流源に対する制御電圧Vgn及びVgpは、電力供給ラインVdd及びVssに結合した電圧分配器24によって供給される。あるいは、集積回路に利用可能な別の給電ラインを用いて可制御電流源21,22を制御することもできる。
図4は、指示信号Imeasと基準信号Irefとを比較し、機能モジュールに対する制御信号pvt<1>, …, pvt<n>を生成するための制御回路40を詳細に示した図である。この制御回路は、第1及び第2の相互補完的なカレントミラーブロック41,42を備えている。第1のカレントミラーブロック41は、基準信号Irefを1つ以上に複製する。第2のカレントミラーブロック42は、スケーリングファクタa1, ..., anでスケーリングされる指示信号Imeasの複製を供給する。それぞれの制御信号pvt<1>, ..., pvt<n>は、基準信号Irefの複製と指示信号Imeasをスケーリングした複製との差を表すバイナリ信号である。指示信号Imeasの値に応じて、1つ以上の制御信号pvt<1>, ..., pvt<n>がアサートされて、機能モジュール10での補償が、より強くなったりより弱くなったりする。この実施例にて、制御信号はデジタル表現される。例えば、これは所定の数の値のうち1つを成分にもつ複数の信号の集合のようなものである。このことが、機能モジュール10の任意精度の制御が可能となる。しかしながら、別の方法として、制御信号をアナログ信号とすることもできる。これにより、1本又は2本の信号線のみで適度な精度をもった補償が可能となる。
図5は、前記PVT条件にほぼ依存しない値を有する基準信号Irefを生成するための基準モジュール30をより詳細に示した図である。具体的には、基準信号は電流である。基準モジュール30と機能モジュール10との間の距離が長くても、さほど劣化しないことが示され、この場合には電流信号が最も適していることが確かめられた。
図示の実施例では、基準モジュール30は、前記PVT条件と供給される電流Irefとの関数として第1及び第2の電圧V1, V2を供給する第1及び第2のPVT条件検知素子31,32を備えている。条件検知素子31,32は、PVT条件に関する電圧の依存性が互いに異なる。基準モジュールは、温度検知素子間の電圧差V1−V2に応じて電流Irefを供給するための電流源34を制御する比較モジュールとしての作動増幅モジュール33を備える。また、電流源34は、基準信号Irefとして電流I1+I2の複製を供給する。
図示の実施例では、第1の条件検知素子は、抵抗値がR2である抵抗器31bと並列にダイオード31aを備えている。作動中のダイオード31a間の電圧は、例えば2mV/℃というように、温度に対して減少する。電流源によって供給される電流I1は、ダイオード31aを経る第1の成分I1aと抵抗器31bを介する第2の成分I1bとに分割される。局所PVT条件は、この電流をどのように分けるかを決定する。例えば、温度Tが上昇した場合には、ダイオード31aを経て流れる電流I1のうちの一部I1aが増加する。第2の条件検知素子は、抵抗値がR2である抵抗器32bと並列に、ダイオード32aと抵抗値がR1の直列抵抗器32cとの直列を備える。直列抵抗器32cのおかげで、前記直列構成を流れる成分I2aは、直列抵抗器32cが無い場合よりも僅かに小さくなる。ダイオード32aと直列抵抗器32cとを跨ぐ電圧も、同様に温度によって減少する。しかしながら、直列抵抗器32c上の電圧成分が温度に関して増加するので、減少の程度が少ない。素子31a及び32bを介する電流は絶対温度に比例する。一方で、電圧Vl =V2は温度に対して減少する。それ故に、電流I1b及びI2bもまた温度に対して減少する。電流の和I1+I2は、プロセス、温度、及び供給電圧の偏差に実質的に依存しない。すなわち、電流の和I1+I2が機能モジュール10のPVT補償のための基準信号を表す。実用的な実装では、並列抵抗器31b,32bの抵抗値R2は500kΩであり、直列抵抗器31cの抵抗値R1は60kΩである。実用的な実装では、ダイオード31a,31bの幅比は1対8とする。
再び図1を基準すると、そこに示される集積回路は、互いに異なる供給電圧(Vdd1,Vdd2)が供給される複数の領域を備えている。それぞれ第1及び第2のI/Oパッド10A,10Bが配置される領域は、それぞれ条件シグナリングモジュール20A,20Bと制御回路40A,40Bとを備えている。これらの領域の制御回路40A,40Bは、同一の基準モジュール30によって供給される基準信号Irefを用いる。
好適な実施例では、基準モジュール30に利用可能な最低の供給電圧を供給する。集積回路は、I/O回路あるいは他の機能モジュールために、例えば1.2V, 1.5V, 1.8V, 2.5V, 3.3V等の異なる供給電圧を有する。この場合、基準モジュールに対する好適な供給電圧は1.2Vである。
本発明の保護範囲は上述した実施例に限定されるものではないことに留意願いたい。システムの部分は、ハードウェア、ソフトウェア、あるいはその組合せの中に実装することができる。「備える」という用語は、請求項で言及されたもの以外を排除するものではない。ある要素の単数表現は、それらの要素が複数あることを排除するものではしない。本発明の手段は、専用のハードウェアの形態であっても、プログラムした汎用プロセッサの形態であっても構わない。本発明には、それぞれの新規の機能又はこれらの機能の組合せがある。
図1は本発明による集積回路を概略的に示した図である。 図1の回路で用いられる機能モジュールの一例を示した図である。 図1の回路で用いられる条件シグナリングモジュールの一例を示した図である。 図1の回路で用いられる制御回路の一例を示した図である。 図1の回路で用いられる基準モジュールの一例を示した図である。

Claims (9)

  1. 機能モジュールと、
    前記機能モジュールの局所におけるPVT条件を示す指示信号を生成するための条件シグナリングモジュールと、
    前記PVT条件にほぼ依存しない値を有する基準信号を生成するための基準モジュールと、
    前記指示信号と前記基準信号とを比較し、前記機能モジュールに対する制御信号を生成するための制御回路とを備え、
    ただし、該PVT条件とは、モジュールに関連する一連の条件であって、該モジュールに供給される電圧、該モジュールが占める領域内の温度、及び該領域に関連するプロセス条件のうち少なくとも1つを含むものである電子回路。
  2. 相互に異なる供給電圧が供給され、各々が条件シグナリングモジュール及び制御回路を有する2つ以上の領域を備え、
    これら領域の前記制御回路は、同一の前記基準モジュールによって供給される前記基準信号を用いる、請求項1に記載の電子回路。
  3. 請求項2に記載の電子回路において、
    前記基準モジュールには、利用可能な最低の供給電圧が供給されることを特徴とする電子回路。
  4. 前記基準モジュールは、供給された電流と前記局所におけるPVT条件との関数としての第1の電圧及び第2の電圧を供給する第1のPVT条件検知素子及び第2のPVT条件検知素子と有し、前記第1のPVT条件検知素子及び第2のPVT条件検知素子は互いに異なる前記PVT条件に関する電圧の依存特性を持ち、
    前記基準モジュールは、さらに、前記PVT条件検知素子によって供給される前記第1の電圧及び第2の電圧の差を最小化するために電流を供給する電流源を制御する差動増幅モジュールを有し、
    前記電流源は、前記2つの電流に関連する出力電流を前記基準信号として供給する、請求項1に記載の電子回路。
  5. 前記機能モジュールはI/O回路である、請求項1に記載の電子回路。
  6. 前記条件シグナリングモジュール及び前記制御回路は、I/Oリング内でESD保護回路と組合わせる、請求項2に記載の電子回路。
  7. 前記制御信号はデジタル的に表される、請求項1に記載の電子回路。
  8. 前記基準信号は電流値である、請求項1に記載の電子回路。
  9. 機能モジュールの局所におけるPVT条件を示す指示信号を生成するステップと、
    該PVT条件に実質的に依存しない値を有する基準信号を生成するステップと、
    前記指示信号と前記基準信号とを比較し、前記機能モジュールに対する制御信号を生成するステップを含み、
    ただし、該PVT条件とは、モジュールに関連する一連の条件であって、該モジュールに供給される電圧、該モジュールが占める領域内の温度、及び該領域に関連するプロセス条件のうち少なくとも1つを含むものである方法。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008007257A2 (en) 2006-06-20 2008-01-17 Nxp B.V. Integrated circuit and assembly therewith
CN102576686B (zh) * 2009-07-28 2015-04-01 天工方案公司 加工工艺、电压、以及温度传感器
US8384468B2 (en) * 2009-11-03 2013-02-26 Stmicroelectronics International N.V. Multi-supply voltage compatible I/O ring

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61137421A (ja) * 1984-12-05 1986-06-25 エヌ・ベー・フイリツプス・フルーイランペンフアブリケン 適応電子バツフアシステム
JPH04343467A (ja) * 1991-05-21 1992-11-30 Nec Corp 半導体集積回路装置
JPH058777A (ja) * 1991-06-28 1993-01-19 Suzuki Motor Corp 自動二輪車
JPH1022742A (ja) * 1996-07-02 1998-01-23 Fujitsu Ltd 半導体集積回路装置
JP2000187517A (ja) * 1998-12-03 2000-07-04 Cselt Spa (Cent Stud E Lab Telecomun) Cmos集積回路におけるプロセス及び動作パラメ―タの変動を補償するための装置
JP2001520824A (ja) * 1997-04-11 2001-10-30 ザイリンクス,インコーポレイテッド 多重i/oスタンダードをサポートする入力/出力バッファ
US20030006781A1 (en) * 2001-06-29 2003-01-09 Thomas To (Hing-Yan To) Method and apparatus for local parameter variation compensation
JP2003173213A (ja) * 2001-12-06 2003-06-20 Seiko Epson Corp バイアス電圧発生回路、半導体装置、cmos基準電圧発生回路及び電源監視回路
WO2005027348A1 (en) * 2003-09-05 2005-03-24 Freescale Semiconductor, Inc. Multiplexing of digital signals at multiple supply voltages in an integrated circuit
US20050134364A1 (en) * 2003-12-23 2005-06-23 Dipankar Bhattacharya Reference compensation circuit

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5047670A (en) * 1988-05-25 1991-09-10 Texas Instruments Incorporated BiCMOS TTL input buffer
AUPN732395A0 (en) * 1995-12-22 1996-01-25 Xenotech Research Pty Ltd Image conversion and encoding techniques
US6380758B1 (en) 2000-09-29 2002-04-30 Intel Corporation Impedance control for wide range loaded signals using distributed methodology
US6380797B1 (en) * 2000-10-25 2002-04-30 National Semiconductor Corporation High speed low voltage differential signal driver circuit having low sensitivity to fabrication process variation, noise, and operating temperature variation
US6670821B2 (en) 2002-01-02 2003-12-30 Broadcom Corporation Methods and systems for sensing and compensating for process, voltage, temperature, and load variations
US6690192B1 (en) * 2002-10-16 2004-02-10 Pericom Semiconductor Corp. Current-compensated CMOS output buffer adjusting edge rate for process, temperature, and Vcc variations
US7524108B2 (en) * 2003-05-20 2009-04-28 Toshiba American Electronic Components, Inc. Thermal sensing circuits using bandgap voltage reference generators without trimming circuitry
US6903601B1 (en) * 2003-08-14 2005-06-07 National Semiconductor Corporation Reference voltage generator for biasing a MOSFET with a constant ratio of transconductance and drain current
US7427158B2 (en) * 2005-01-13 2008-09-23 Kabushiki Kaisha Toshiba Advanced thermal sensor
WO2007034384A2 (en) 2005-09-20 2007-03-29 Nxp B.V. Single threshold and single conductivity type logic
WO2007042970A1 (en) 2005-10-07 2007-04-19 Nxp B.V. Single threshold and single conductivity type amplifier/buffer
TWI451697B (zh) * 2006-05-03 2014-09-01 Synopsys Inc 極低功率類比補償電路

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61137421A (ja) * 1984-12-05 1986-06-25 エヌ・ベー・フイリツプス・フルーイランペンフアブリケン 適応電子バツフアシステム
JPH04343467A (ja) * 1991-05-21 1992-11-30 Nec Corp 半導体集積回路装置
JPH058777A (ja) * 1991-06-28 1993-01-19 Suzuki Motor Corp 自動二輪車
JPH1022742A (ja) * 1996-07-02 1998-01-23 Fujitsu Ltd 半導体集積回路装置
JP2001520824A (ja) * 1997-04-11 2001-10-30 ザイリンクス,インコーポレイテッド 多重i/oスタンダードをサポートする入力/出力バッファ
JP2000187517A (ja) * 1998-12-03 2000-07-04 Cselt Spa (Cent Stud E Lab Telecomun) Cmos集積回路におけるプロセス及び動作パラメ―タの変動を補償するための装置
US20030006781A1 (en) * 2001-06-29 2003-01-09 Thomas To (Hing-Yan To) Method and apparatus for local parameter variation compensation
JP2003173213A (ja) * 2001-12-06 2003-06-20 Seiko Epson Corp バイアス電圧発生回路、半導体装置、cmos基準電圧発生回路及び電源監視回路
WO2005027348A1 (en) * 2003-09-05 2005-03-24 Freescale Semiconductor, Inc. Multiplexing of digital signals at multiple supply voltages in an integrated circuit
US20050134364A1 (en) * 2003-12-23 2005-06-23 Dipankar Bhattacharya Reference compensation circuit

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Publication number Publication date
CN101485089B (zh) 2012-11-28
US8106705B2 (en) 2012-01-31
WO2007129259A2 (en) 2007-11-15
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WO2007129259A3 (en) 2008-01-10
CN101485089A (zh) 2009-07-15
JP5096459B2 (ja) 2012-12-12
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