JP2001210893A

JP2001210893A - ホール素子バイアス回路

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Publication number: JP2001210893A
Application number: JP2000016349A
Authority: JP
Inventors: Hiroki Doi; 宏樹土居; Masanori Inamori; 正憲稲森
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2000-01-25
Filing date: 2000-01-25
Publication date: 2001-08-03
Anticipated expiration: 2020-01-25
Also published as: US6720761B1; JP3705727B2

Abstract

(57)【要約】【課題】ホール素子数が増加しても、駆動電流が増加す
るおそれがなく、しかも、各ホール素子を、良好な温度
特性にてそれぞれ駆動することができる。【解決手段】直列に接統された複数のホール素子２〜４
それぞれに対して、バイアス電圧を独立して印加する複
数の端子５〜７が設けられている。各端子５〜７には、
各定電圧機用旧手段８〜１０によって、一定の電圧が印
加される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、少なくとも２つ以
上のホール素子を用いる磁気検出回路等において、各ホ
ール素子に対してバイアス電圧をそれぞれ印加するバイ
アス回路に関する。

【０００２】

【従来の技術】モータ駆動回路、光ディスクなどのピッ
クアップ制御、カメラのフォーカス部制御、自動車等に
搭載されるＴＰＳ等の幅広い分野において、磁気検出の
ためにホール素子が使用されている。

【０００３】図６は、ホール素子の動作原理の説明図で
ある。ホール素子４１に磁束密度Ｂの磁界が印加される
と、ホール素子４１は、印加される磁束密度Ｂに比例し
た電圧ＶＨを出力する。このホール素子４１の出力電圧
ＶＨは、一定の電流が供給されてホール素子４１が駆動
される定電流駆動方式と、一定の電圧が印加されてホー
ル素子４１が駆動される定電圧駆動方式とによって出力
特性が異なる。定電流駆動方式および定電圧駆動方式に
おるホール素子４１の出力電圧ＶＨは、それぞれ、次の
（１）式および（２）式によって表される。

【０００４】ＶＨ＝（ＲＨ／ｄ）・Ｉｃ・Ｂ …（１）ＶＨ＝μＨ・（Ｗ／Ｌ）・Ｖｉｎ・Ｂ …（２）（１）式および（２）式において、ｄは、ホール素子４
１における磁界感受部の厚さ（ホール素子４１の厚
さ）、ＷおよびＬは、駆動電圧に対するホール素子４１
の磁界感受部の幅および長さをそれぞれ表している。ま
た、ＩｃおよびＶｉｎは、それぞれ、定電流駆動方式に
おける駆動電流および定電圧駆動方式における駆動電圧
である。さらに、（１）式において、ＲＨは、ホール素
子４１のホール係数であり、ＲＨ＝１／（ｅ・ｎ）で表
される。ただし、ｅは、ホール素子４１の電子の電荷
量、ｎは、ホール素子４１のキャリア濃度である。ま
た、（２）式におけるμＨは、ホール素子４１における
半導体の電子移動度である。

【０００５】磁束密度Ｂおよび駆動電圧（電流）が一定
であり、また、磁界感受部のサイズが一定であれば、ホ
ール素子４１の出力電圧ＶＨは、定電流駆動方式では、
（１）式から、ホール係数ＲＨに比例し、定電圧駆動方
式では、（２）式から、半導体の電子移動度μＨに比例
することがわかる。一般に、ホール係数ＲＨは、温度依
存性が大きく、電子移動度μＨは温度依存性が小さいこ
とが知られている。

【０００６】複数のホール素子の駆動方法として、図７
に示すように、複数のホール素子４１ａ〜４１ｃを並列
に接続して駆動する方法と、図８に示すように、複数の
ホール素子４１ａ〜４１ｃを直列に接続して駆動する方
法とが知られている。図７に示す駆動方式では、並列に
接続された各ホール素子４１ａ〜４１ｃに、定電圧源４
２から一定の電圧が印加されて、各ホール素子４１ａ〜
４１ｃが駆動され、各ホール素子４１ａ〜４１ｃのそれ
ぞれの信号出力端子Ｈ１＋およびＨ１−、Ｈ２＋および
Ｈ２−、Ｈ３＋およびＨ３−から、磁界密度に比例した
電圧がそれぞれ出力される。

【０００７】このように、並列接続された各ホール素子
４１ａ〜４１ｃが、それぞれ定電圧で駆動されるように
なっているために、定電流駆動方式にて各ホール素子が
駆動される場合よりも温度特性が良く、各ホール素子４
１ａ〜４１ｃからは、周囲温度変化に対して安定した電
圧が出力される。

【０００８】これに対して、図８に示すように、直列接
続されたホール素子４１ａ〜４１ｃの駆動方式は、例え
ば特開平９−６５６８２号公報に開示されており、モー
タ駆動回路４３からの電圧が、直列接続されたホール素
子４１ａ〜４１ｃ全体に印加されて、一定の電流によっ
て各ホール素子４１ａ〜４１ｃがそれぞれ駆動される定
電流駆動方式となっている。このために、ホール素子の
数が増減しても、回路全体の駆動電流を大きく変更する
必要がないという特徴を有している。

【０００９】

【発明が解決しようとする課題】しかしながら、図７に
示す定電流駆動方式では、使用するホール素子の数に比
例した駆動電流が必要になるために、多数のホール素子
を使用する場合には、消費電流を抑えることができない
という問題がある。特に、ホール素子の数が多くなる回
路では、消費電流が著しく増大するために、致命的な欠
点になるおそれがある。

【００１０】これに対して、図８に示す定電圧駆動方式
では、直列に接続された各ホール素子４１ａ〜４１ｃに
対して、電源であるモータ駆動回路４３から供給される
駆動電流が順番に使用されるために、ホール素子数が増
加してもホール素子全体の駆動電流は増加しない。しか
しながら、この場合には、前述したように、定電流駆動
方式のために、各ホール素子の温度依存性が大きくなる
という問題がある。

【００１１】本発明は、このような問題を解決するもの
であり、その目的は、ホール素子数が増加しても、駆動
電流が増加するおそれがなく、しかも、各ホール素子
を、良好な温度特性にてそれぞれ駆動することができる
ホール素子バイアス回路を提供することにある。

【００１２】

【課題を解決するための手段】本発明のホール素子バイ
アス回路は、直列に接統された複数のホール素子それぞ
れに対して、バイアス電圧を独立して印加する複数の端
子が設けられていることを特徴とする。

【００１３】好ましくは、前記各端子に対して一定の電
圧を供給する定電圧供給手段がそれぞれ設けられてい
る。

【００１４】また、好ましくは、前記各端子に対してバ
イアス補正電流を供給する補正電流供給手段と、いずれ
かの端子に供給されるバイアス補正電流の一部または全
部を、他の端子、ホール素子に対するバイアス補正電流
として他の端子に選択的に供給する電流パス手段とがさ
らに設けられている。

【００１５】さらに好ましくは、直列接続されたホール
素子における最上位のホール素子に対して定電圧を供給
する定電圧供給手段を有し、前記補正電流供給手段が、
該最上位のホール素子以外のホール素子に対する基準の
バイアス電圧をそれぞれ発生する定電圧発生手段と、各
定電圧発生手段にて発生する電圧と、その定電圧発生手
段に対応したホール素子における実際のバイアス電圧と
をそれぞれ比較する比較手段とを具備し、該比較手段の
出力に基づいて、前記電流パス手段によって、バイアス
補正電流を他のホール素子に対して供給する。

【００１６】好ましくは、前記各比較手段を構成する回
路の正の電源端子が、対応するホール素子のバイアス電
圧以上の電位にあるホール素子のバイアス供給端子に接
続され、負の電源端子を、対応するホール素子または対
応するホール素子のバイアス電圧以下の電位にあるホー
ル素子のバイアス供給端子に接続されている。

【００１７】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。

【００１８】（実施の形態１）図１は、本発明のホール
素子バイアス回路の実施の形態の一例を示している。こ
のホール素子バイアス回路１は、直列接続された第１、
第２、第３の３つのホール素子２、３、４に対してバイ
アス電圧を印加するようになっている。各ホール素子
２、３、４は、それぞのバイアス電圧印加用の端子同士
が直列に接続されている。各ホール素子２、３、４は、
信号出力用端子２ａおよび２ｂ、３ａおよび３ｂ、４ａ
および４ｂを、それぞれ有しており、印加される磁界密
度に正比例した電流が、各信号出力用端子からそれぞれ
出力される。

【００１９】ホール素子バイアス回路１は、所定の電源
電圧ＶＣＣがそれぞれ印加される第１、第２、第３の３
つの定電圧供給手段８、９、１０を有しており、各定電
圧供給手段８、９、１０からは、所定電圧の電流Ｉ１、
Ｉ２、Ｉ３が、ホール素子バイアス回路１の第１、第
２、第３の各バイアス出力端子５、６、７に、それぞれ
出力されている。各定電圧供給手段８、９、１０によっ
て、第１端子５の電圧が、電源電圧ＶＣＣよりも低く、
また、第２端子６の電圧が端子５の電圧よりも低く、さ
らには、第３端子７の電圧が、第２端子６の電圧よりも
低く、それぞれ設定されている。

【００２０】第１のバイアス出力端子５から出力される
電流Ｉ１は、第１のホール素子２のバイアス印加用端子
に与えられており、また、第２のバイアス出力端子６か
ら出力される電流Ｉ２が、第２のホール素子３のバイア
ス印加用端子に与えられており、さらに、第３のバイア
ス出力端子７から出力される電流Ｉ３が、第３のホール
素子４のバイアス印加用端子に与えられている。これに
より、各ホール素子２、３、４には、定電圧供給手段
８、９、１０、からそれぞれ供給される一定のバイアス
電圧が印加される。

【００２１】このように、各ホール素子２〜４には、そ
れぞれ、定電圧のバイアスが印加された定電圧駆動方式
によって、それぞれ駆動されるために、出力電圧ＶＨ
は、前述した次の（２）式で表される。

【００２２】ＶＨ＝μＨ・（Ｗ／Ｌ）・Ｖｉｎ・Ｂ …（２）そして、この出力電圧ＶＨは、温度依存性が少ない電子
移動度μＨに比例しており、従って、定電流駆動方式で
はなく、定電圧駆動方式によってそれぞれ駆動される各
ホール素子２〜４からは、それぞれ、温度変化に対して
安定したホール出力電圧が得られる。

【００２３】（実施の形態２）図２は、本発明のホール
素子バイアス回路の実施の形態２の回路例を示してい
る。図２に示すホール素子バイアス回路１では、直列接
続された３つのホール素子における第１のホール素子２
にバイアス電圧を供給する定電圧供給手段８と、所定の
定電圧を発生させる第１および第２の定電圧発生手段９
ａおよび９ｂとが設けられている。さらに、ホール素子
バイアス回路１には、各ホール素子２〜４にバイアス電
圧をそれぞれ印加する第１〜第３の各端子５〜７と、さ
らに、グランドに接続されるグランド端子１３とが設け
られている。

【００２４】各端子５〜７および１３からは、電流Ｉｏ
１〜Ｉｏ４がそれぞれ出力され、また、各端子５〜７か
ら電流Ｉｉ１〜Ｉｉ３が、それぞれ入力されるようにな
っている。

【００２５】定電圧供給手段８は、第１の端子５に接続
されており、また、第１および第２の端子５および６の
間に第１の電流パス手段１２ａが設けられている。第２
および第３の端子６および端子７との間には、第２の電
流パス手段１２ｂが設けられている。第２の端子６から
の入力電流Ｉｉ２または出力電流Ｉｏ２は、第１の比較
手段１０ａに与えられており、また、この比較手段１０
ａには、第１の定電圧発生手段９ａにて発生する電流も
与えられている。そして、第１の比較手段１０ａの出力
に基づいて、第１および第２の各電流パス手段１２ａお
よび１２ｂそれぞれが、適宜、選択される。

【００２６】第２および第３の端子６および７の間に
は、第３の電流パス手段１２ｃが設けられており、ま
た、第３の端子７とＧＮＤ端子１３との間には、第４の
電流パス手段１２ｄが設けられている。第３の端子７か
らの入力電流Ｉｉ３または出力電流Ｉｏ３は、それぞ
れ、第２の比較手段１０ｂに与えられており、また、こ
の第２の比較手段１０ｂには、第２定電圧発生手段９ｂ
にて発生する電流も与えられている。そして、第２の比
較手段１０ｂの出力に基づいて、第３および第４の電流
パス手段１２ｂおよび１２ｄそれぞれが、適宜、選択さ
れる。

【００２７】第１の比較手段１０ａは、第２の端子６か
らの入力電流Ｉｉ２または出力電流Ｉｏ２と、第１の定
電圧発生手段９ａからの電流とを比較して、第２のホー
ル素子３の駆動電流ＩＨ２が不足する場合には、第１の
電流パス手段１２ａを選択して、第１のホール素子２に
供給される電流の一部を、バイアス補正電流として、第
２の端子６を介して第２のホール素子３に供給される。
これに対して、第２のホール素子３の駆動電流ＩＨ２が
過剰である場合には、第１の比較手段１０ａは、第２の
電流パス手段１２ｂを選択して、第２のホール素子３に
対する過剰の電流を、バイアス補正電流として、第３の
端子７を介して、第３のホール素子４に供給する。

【００２８】同様に、第２の比較手段１０ｂは、端子７
からの入力電流Ｉｉ３または出力電流Ｉｏ３と、第２の
定電圧発生手段９ｂからの電流と比較して、第３のホー
ル素子４の駆動電流ＩＨ３が不足する場合には、第３の
電流パス手段１２ｃを選択して、第２ホール素子３に供
給される電流の一部を、バイアス補正電流として、第３
の端子７を介して第３のホール素子４に供給する。これ
に対して、第３のホール素子４の駆動電流ＩＨ３が過剰
である場合には、第２の比較手段１０ｂは、第４の電流
パス手段１２ｄを選択して、第３のホール素子４に対す
る過剰の電流を、バイアス補正電流として、第４の端子
１３を介して、ＧＮＤへとバイパスする。

【００２９】一般的なホール素子は、各固体間において
内部抵抗に差があり、各ホール素子における内部低抗値
は、各固体間において、１．５〜２倍程度のバラツキに
なる。このために、例えば、図２に示すホール素子バイ
アス回路１において、各ホール素子２〜４が、それぞれ
の内部抵抗値にバラツキを有しており、最上位の第１ホ
ール素子２に接続された第２ホール素子３の内部抵抗
が、他の第１および第３の各ホール素子２および４の内
部抵抗の２倍になっている場合に、直列接続された３つ
のホール素子２〜４の全体に電圧ＶＲ１が印加されて、
各ホール素子２〜４に対するバイアス電圧が、それぞ
れ、ＶＲ１／３に保つためには、各ホール素子２〜４に
それぞれ流れる駆動電流が次の（３）式の関係になる必
要がある。

【００３０】Ｉｏ１＝ＩＨ１＝２ＩＨ２＝１Ｈ３ …（３）この場合に、ホール素子２にＩＨ２の電流が流れるため
には、ホール素子バイアス回路１の各端子５、６、７に
おける入出力電流は、次の（４）式の関係になる。

【００３１】ＩＨ１＝Ｉｉ２＋ＩＨ２ＩＨ２＝Ｉｉ２＝Ｉｏ３ＩＨ３＝ＩＨ２＋Ｉｏ３ …（４）このために、第１の比較手段１０ａによって、第２の電
流パス手段１２ｂが選択されて、内部抵抗の大きな第２
ホール素子３への過剰な電流Ｉｉ２（＝ＩＨ２）は、第
２電流パス手段１２ｂを介して、第３の端子７からの出
力電流Ｉｏ３とされ、第３のホール素子４に供給され
る。その結果、第２のホール素子３の駆動電流は、他の
ホール素子２および４の駆動電流の１／２の電流とな
り、各ホール素子に対する電圧は、ＶＲ１／３となる。

【００３２】なお、図２において、第２の定電圧発生手
段９ｂと、第２の比較手段１０ｂと、第３および第４の
電流パス手段１２ｃおよび１２ｄによって、バイアス電
圧の設定手段１１（図１の定電圧供給手段１０に相当）
が構成されている。

【００３３】図２に示すホール素子バイアス回路１で
は、第２のホール素子３に対する電流が出力される端子
６に、前段の第１のホール素子２に対する端子５への第
１の電流パス手段１２ａと、後段の第３のホール素子４
に対する端子７への第２の電流パス手段１２ｂとが設け
られており、また、第３のホール素子４に対する電流が
出力される端子７に、前段の第２のホール素子３に対す
る端子６への第３の電流パス手段１２ｃと、後段の第４
のホール素子４に対する端子への第２の電流パス手段１
２ｄとが設けられている。

【００３４】これにより、各ホール素子２〜４にて生じ
る駆動電流の過不足は打ち消され、最終的に直列に接続
されている各ホール素子２〜４の中で最も抵抗が小さく
て最大電流を消費するいずれかのホール素子２〜４の駆
動電流が、ホール素子２〜４の全体で消費される電流と
なり、それ以上の電流を必要としない。つまり、図２に
示す回路では、内部抵抗の異なる各ホール素子２〜４を
直列接続した状態で、それぞれ駆動する場合に、全ての
ホール素子２〜４を駆動するために必要とする全駆動電
流は、使用するホール素子２〜４の数（３個）にて決定
されるために、内部抵抗の異なるホール素子の接続順序
（設定位置）を、特に限定する必要はない。このこと
は、内部抵抗の異なるホール素子に変更された場合も、
同様である。

【００３５】出力端子間に電流パス手段が設けられてい
ない図１に示すホール素子バイアス回路１では、第２の
ホール素子３に対する電流Ｉ２（図２の電流Ｉｉ２）が
過剰な場合には、その過剰な電流Ｉ２は、定電圧供給手
段９を介してＧＮＤへと逃がされる。また、第３のホー
ル素子４に対する電流Ｉ３（図２の電流Ｉｏ３に相当）
が不足する場合には、その不足電流Ｉ３が、定電圧供給
手段９を介して電源電圧ＶＣＣから供給されることにな
る。

【００３６】従って、図１に示すホール素子バイアス回
路１が、それぞれが独立した定電圧供給手段８〜１０に
よって形成されている場合においては、各ホール素子２
〜４を駆動するために定電圧供給手段８からの駆動電流
Ｉ１以外に、電源電圧ＶＣＣから出力端子７へ供給され
る電流Ｉ３（＝ＩＨ２）も必要となり、その結果、ホー
ル素子２〜４に対する全駆動電流が、図２に示すホール
素子バイアス回路１において、各ホール素子２〜４を駆
動するために必要な全電流の１．５倍になる。

【００３７】このように、図１に示すように、ホール素
子バイアス回路１の端子５と６との間、端子６と７との
間に、電流パス手段をそれぞれ設けていない場合には、
各ホール素子２〜４の駆動電流Ｉ１とは異なる電流Ｉ３
も消費されることになるが、図２に示すホール素子バイ
アス回路１では、このようなおそれがなく、消費電流を
低減することができる。

【００３８】（実施の形態３）図３は、本発明のホール
素子バイアス回路の実施の形態３を示す回路図である。
このホール素子バイアス回路１は、図２に示すホール素
子バイアス回路１と同様に、直列接続された３つのホー
ル素子２、３、４に対して、バイアス電圧をそれぞれ印
加するようになっている。ホール素子バイアス回路１の
第１の端子５は、第１のホール素子２に接続されてお
り、第２の端子６が、第１のホール素子２と第２のホー
ル素子３との接続点に接続されている。さらに、端子７
が、第２のホール素子３と第３のホール素子４との接続
点に接続されている。

【００３９】ホール素子バイアス回路１には、各ホール
素子２〜４に対して電圧を印加する３つの第１〜第３の
基準電圧源２２、２３、２４が設けられている。基準電
圧源２２、２３、２４の電圧レベルは、その基準電圧源
２２が最も大きく、次いで、基準電圧源２３が大きく、
基準電圧源２４が最も小さくなっている。

【００４０】各基準電圧源２２、２３、２４の出力端子
は、第１〜第３の各バッファアンプ１４、１５、１６の
マイナス端子にそれぞれ接続されている。そして、第１
のバッファアンプ１４のプラス端子には、ホール素子バ
イアス回路１の第１の端子５が接続されており、第２の
バッファアンプ１５のプラス端子には、第２の端子６が
接続されており、さらに、第３のバッファアンプ１６の
プラス端子には、第３の端子７が接続されている。

【００４１】第１のバッファアンプ１４の出力端子は、
ＰチャネルＭＯＳトランジスタ１７のゲートに接続され
ている。ＰチャネルＭＯＳトランジスタ１７のソース
は、電源電圧ＶＣＣに接続されており、そのドレイン
が、第１の端子５に接続されている。

【００４２】第２のバッファアンプ１５の出力端子は、
ＰチャネルＭＯＳトランジスタ１８のゲートに接続され
とともに、ＮチャネルＭＯＳトランジスタ１９のゲート
に接続されている。ＰチャネルＭＯＳトランジスタ１８
のソースは、第１の端子５に接続され、そのドレインが
第２の端子６に接続されるとともに、ＮチャネルＭＯＳ
トランジスタ１９のドレインに接続されている。Ｎチャ
ネルＭＯＳトランジスタ１９のソースは、第３の端子７
に接続されている。

【００４３】第３のバッファアンプ１６の出力端子は、
ＰチャネルＭＯＳトランジスタ２０のゲートに接続され
とともに、ＮチャネルＭＯＳトランジスタ２１のゲート
に接続されている。ＰチャネルＭＯＳトランジスタ２０
のソースは、第２の端子６に接続され、そのドレインが
第３の端子７に接続されるとともに、ＮチャネルＭＯＳ
トランジスタ２１のドレインに接続されている。Ｎチャ
ネルＭＯＳトランジスタ２１のソースは、グランド端子
１３に接続されている。

【００４４】このような構成のホール素子バイアス回路
１の動作は、次の通りである。第１のバッファアンプ１
４のマイナス端子には、基準電圧源２２からの出力電圧
が基準電圧として与えられており、第１の端子５の電圧
が、プラス端子に帰還されている。そして、第１の端子
５の電圧が低下して、基準電圧源２２からの出力電圧よ
りも低下すると、第１のバッファアンプ１４の出力が低
下して、第１のバッファアンプ１４が接続されているＰ
チャネルＭＯＳトランジスタ１７のゲートの電圧レベル
も低下する。これにより、ＰチャネルＭＯＳトランジス
タ１７に流れる電流が増加し、第１の端子５の電圧レベ
ルが上昇する。

【００４５】そして、第１の端子５の電圧が基準電圧源
２２の電圧にまで上昇すると、第１のバッファアンプ１
４の出力が上昇し、ＰチャネルＭＯＳトランジスタ１７
のゲートの電圧レベルが上昇する。これにより、第１の
端子５において、その電圧レベルが、基準電圧源２２の
出力レベルに保持される。

【００４６】第２のバッファアンプ１５も、同様に、そ
のプラス端子には、第２の端子６の電位が帰還されてお
り、ＰチャネルＭＯＳトランジスタ１８は、第２の端子
６の電圧レベルを、第２の基準電圧源２３の出力電圧に
保持するように働く。

【００４７】すなわち、第２の端子６の電圧が低下し
て、第２の基準電圧源２３からの出力電圧よりも低下す
ると、第２のバッファアンプ１４の出力が低下して、Ｐ
チャネルＭＯＳトランジスタ１８のゲートの電圧レベル
も低下する。これにより、ＰチャネルＭＯＳトランジス
タ１８に流れる電流が増加し、第２の端子６の電圧レベ
ルが上昇する。そして、第２の端子６の電圧が、第２の
基準電圧源２３の電圧にまで上昇すると、第２のバッフ
ァアンプ１５の出力が上昇し、ＰチャネルＭＯＳトラン
ジスタ１８のゲートの電圧レベルが上昇して、第２の端
子６の電圧レベルを、第２の基準電圧源２３の出力電圧
に保持する。

【００４８】また、第２のバッファアンプ１５の出力
は、ＮチャネルＭＯＳトランジスタ１９のゲートにも与
えられており、第２の端子６の電圧レベルが上昇した場
合には、第２のバッファアンプ１５の出力レベルが上昇
する。これにより、ＮチャネルＭＯＳトランジスタ１９
のゲート電圧レベルが上昇し、ＮチャネルＭＯＳトラン
ジスタ１９のドレイン電流が増加する。その結果、第２
の端子６の電流が、ＮチャネルＭＯＳトランジスタ１９
に流れて、第２の端子６の出力レベルが低下する。そし
て、端子６の出力レベルが低下して、第２の基準電圧源
の電圧レベルになると、ＮチャンネルＭＯＳトランジス
タ１９がオフされて、第２の端子６の電圧レベルが第２
の基準電圧源の電圧レベルに保持される。

【００４９】第３の端子７においても、第３のバッファ
アンプ１６の出力に基づいて、ＰチャネルＭＯＳトラン
ジスタ２０およびＮチャネルＭＯＳトランジスタ２１
が、オンおよびオフされることにより、第３の基準電圧
源２４の電圧レベルに保持される。

【００５０】全てのホール素子２、３、４は、端子５か
ら供給される電流Ｉｏ１によって駆動され、第１の端子
５は、第１の基準電圧源２２の電圧レベルに保持され
る。そして、第２の端子６の電圧レベルは、Ｐチャネル
ＭＯＳトランジスタ１８およびＮチャネルＭＯＳトラン
ジスタ１９によって、一定に保持され、第２の端子６に
おいて電流が不足した場合には、端子５から入力される
電流Ｉｉ１が、電流Ｉｏ２として供給される。反対に、
第２の端子６において電流が過剰となった場合には、第
２の端子６から電流Ｉｉ２が出力されることになる。同
様に、第３の端子７の電圧レベルも、ＰチャネルＭＯＳ
トランジスタ２０およびＮチャネルＭＯＳトランジスタ
２１によって、一定に保持されることになる。

【００５１】このように、第２および第３の各端子６お
よび７の電圧レベルの調整が、一対のトランジスタと、
定電圧源にて基準電圧が与えられる１つのバッファアン
プとを組み合わせた簡潔な回路構成によって、それぞれ
実現されるために、各回路を、それぞれ容易に設計する
ことができる。

【００５２】なお、上記構成では、１つの出力端子に対
して、２つのトランジスタによって電流の調整を行って
いるが、上記の動作説明から明らかなように、各トラン
ジスタが同時に動作して貫通電流が流れて、消費電流が
増加するようなおそれがない。

【００５３】また、上記の構成では、ＭＯＳトランジス
タを用いて説明したが、ＰチャネルＭＯＳトランジスタ
をＰＮＰトランジスタ、ＮチャネルＭＯＳトランジスタ
をＮＰＮトランジスタとして、バイポーラ回路構成とす
ることにより、同様の動作が得られる。

【００５４】さらに、ＰチャネルＭＯＳトランジスタ１
９およびＮチャネルＭＯＳトランジスタ２０は、第２お
よび第３の各端子６および７間の同一の電流パス経路に
それぞれ設けられているために、図４に示すように、こ
の電流パス経路に、例えば、ＰチャネルＭＯＳトランジ
スタ１９にてオンおよびオフするようにして、第２のバ
ッファアンプ１５の出力信号と、第３のバッファアンプ
１６の出力信号をインバータ２６によって反転させた信
号とを、ＯＲ（論理和）回路２５によって合成し、ＯＲ
回路の出力を、ＰチャネルＭＯＳトランジスタ１９へ制
御信号として入力するようにしてもよい。これにより、
図３に示すホール素子バイアス回路１と同様の動作が得
られる。

【００５５】この場合、第２および第３の各端子６と７
との間の電流パス経路に、ＮチャネルＭＯＳトランジス
タ２０を設けて、第２バッファアンプ１５の出力信号を
インバータによって反転させてＯＲ回路２５に入力させ
るとともに、第３のバッファアンプ１６の出力信号をＯ
Ｒ回路２５に直接入力させるようにしてもよい。

【００５６】このような構成は、多数のホール素子を駆
動するために多数の電流パスを必要とした場合にも適用
でき、大きなトランジスタサイズを必要とする電流パス
用のトランジスタの数を減らせるため、ホール素子バイ
アス回路１を小型化することができる。

【００５７】（実施の形態４）図５は、本発明の実施の
形態４のホール素子バイアス回路を示す回路図である。
このホール素子バイアス回路１は、図３に示すホール素
子バイアス回路１における３つの基準電圧源２２、２
３、２４に替えて、１つの基準電圧源２２の電圧を直列
接続された３つの抵抗素子２５、２６、２７の抵抗分圧
して、第１〜第３のバッファアンプ１４、１５、１６の
マイナス端子に、それぞれ、基準電圧として与える構成
になっている。これにより、ホール素子の数が増加して
も、ホール素子の数だけ基準電圧源を準備する必要がな
く、基準電圧源の増加による回路規模の増大、消費電流
の増加が抑制される。

【００５８】また、各バッファアンプ１４、１５、１６
の電源電圧としては、ＶＣＣ−ＧＮＤ間の電圧を印加す
ることなく、第１のバッファアンプ１４の電源電圧とし
ては、電源電圧ＶＣＣおよび第２の端子６間の電圧が、
また、第２のバッファアンプ１５の電源電圧としては、
第２の端子６および第３の端子７間の電圧が、さらに、
第３のバッファアンプ１６の電源電圧としては、第３の
端子７および端子ＧＮＤ間の電圧が、それぞれ印加され
ている。

【００５９】このように、各バッファアンプ１４〜１６
に与えられる基準電圧近傍の電圧が、それぞれ印加され
るために、各バッファアンプ１４〜１６における消費電
流を低減することができる。このような構成は、ホール
素子数が増加してバッファアンプの数が増加した場合に
も適用できる。

【００６０】

【発明の効果】本発明のホール素子バイアス回路は、こ
のように、直列接続された複数のホール素子を定電圧駆
動する端子が設けられているために、各ホール素子を定
電圧駆動することができ、ホール素子数が増加しても、
全体の駆動電流が増加することを抑制することができ
る。しかも、各ホール素子は、それぞれ、良好な温度特
性によって動作する。

【００６１】さらに、各出力端子間に、電流パスを設け
ることにより、全ホール素子で消費される電流を、さら
に小さく抑えることが可能となる。しかも、ホール素子
の数にかかわらず、消費されるホール素子の駆動電流は
全ホール素子のうち、最大の電流を消費するホール素子
の駆動電流だけでよく、従って、直列接続される各ホー
ル素子の駆動電流がばらつくような場合にも、問題なく
使用することができる。

【００６２】さらに、定電圧を保持するためにバッファ
アンプを使用する場合において、その電源部を電圧レベ
ル順に直列に接続することにより、各バッファアンプに
おける消費電流を抑制することができ、前記ホール素子
と同様に、使用されるバッファアンプの数に消費電流が
依存することはない。

【図面の簡単な説明】

【図１】本発明のホール素子バイアス回路の実施の形態
の一例を示すブロック図である。

【図２】本発明のホール素子バイアス回路の実施の形態
の他の例を示すブロック図である。

【図３】本発明のホール素子バイアス回路の実施の形態
のさらに他の例を示すブロック図である。

【図４】本発明のホール素子バイアス回路の実施の形態
のさらに他の例を示すブロック図である。

【図５】本発明のホール素子バイアス回路の実施の形態
のさらに他の例を示すブロック図である。

【図６】ホール素子の動作原理を示す説明図である。

【図７】従来のホール素子バイアス回路の一例を示すブ
ロック図である。

【図８】従来のホール素子バイアス回路の他の例を示す
ブロック図である。

【符号の説明】

１ホール素子バイアス回路２〜３ホール素子５〜７出力端子１２ａ、１２ｂ、１２ｃ、１２ｄ電流パス手段１４〜１６バッファアンプ１７、１８、２０ＰチャネルＭＯＳトランジスタ１９、２１ＮチャネルＭＯＳトランジスタ

Claims

【特許請求の範囲】

【請求項１】直列に接統された複数のホール素子それ
ぞれに対して、バイアス電圧を独立して印加する複数の
端子が設けられていることを特徴とするホール素子バイ
アス回路。
【請求項２】前記各端子に対して一定の電圧を供給す
る定電圧供給手段がそれぞれ設けられている請求項１に
記載のホール素子バイアス回路。
【請求項３】前記各端子に対してバイアス補正電流を
供給する補正電流供給手段と、いずれかの端子に供給さ
れるバイアス補正電流の一部または全部を、他の端子、
ホール素子に対するバイアス補正電流として他の端子に
選択的に供給する電流パス手段とがさらに設けられてい
る請求項１に記載のホール素子バイアス回路。
【請求項４】直列接続されたホール素子における最上
位のホール素子に対して定電圧を供給する定電圧供給手
段を有し、前記補正電流供給手段が、該最上位のホール素子以外の
ホール素子に対する基準のバイアス電圧をそれぞれ発生
する定電圧発生手段と、各定電圧発生手段にて発生する
電圧と、その定電圧発生手段に対応したホール素子にお
ける実際のバイアス電圧とをそれぞれ比較する比較手段
とを具備し、該比較手段の出力に基づいて、前記電流パス手段によっ
て、バイアス補正電流を他のホール素子に対して供給す
る請求項３に記載のホール素子バイアス回路。
【請求項５】前記各比較手段を構成する回路の正の電
源端子が、対応するホール素子のバイアス電圧以上の電
位にあるホール素子のバイアス供給端子に接続され、負
の電源端子を、対応するホール素子または対応するホー
ル素子のバイアス電圧以下の電位にあるホール素子のバ
イアス供給端子に接続されている請求項４に記載のホー
ル素子バイアス回路。