JP2007281776A - デジタル/アナログ変換回路 - Google Patents
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Abstract
【課題】基準電圧生成回路後にトリミング回路を追加し、基準電圧信号の初期ばらつきを補正することができ、デバイスバラツキのないディジタル/アナログ変換回路を提供する。
【解決手段】半導体集積回路に設けられるディジタル/アナログ変換回路の基準電圧信号供給回路であって、ディジタル/アナログ変換回路に電圧信号を供給する基準電圧生成回路と、電圧信号の変動幅を抑制してディジタル/アナログ変換器に基準電圧信号を供給するトリミング回路と、を具備することを特徴とするディジタル/アナログ変換回路の基準電圧信号供給回路である。
【選択図】図1
【解決手段】半導体集積回路に設けられるディジタル/アナログ変換回路の基準電圧信号供給回路であって、ディジタル/アナログ変換回路に電圧信号を供給する基準電圧生成回路と、電圧信号の変動幅を抑制してディジタル/アナログ変換器に基準電圧信号を供給するトリミング回路と、を具備することを特徴とするディジタル/アナログ変換回路の基準電圧信号供給回路である。
【選択図】図1
Description
本発明は、半導体集積回路に配置されるデジタル/アナログ変換回路へ供給する基準電圧信号を安定に制御する技術に関する。
従来、ディジタル/アナログ変換回路には通常安定した基準電圧が供給され、基準電圧はディジタル/アナログ変換回路の変換精度の変動許容範囲を決めるのに重要なものである。つまり基準電圧が変動するとディジタル/アナログ変換回路の出力信号は、ディジタル/アナログ変換回路に入力されたディジタル信号の示す出力値にアナログ信号を正確に変換できなくなる。
図4(a)に示すように従来の回路構成では基準電圧生成回路41(BGR信号)から直接ディジタル/アナログ回路42(DAC)に基準電圧信号(REF信号)を供給している。この場合、同図4(b)に示すように基準電圧信号が安定していればディジタル/アナログ回路42の出力電圧(DAC出力電圧)は安定する。しかし図4(c)に示すように基準電圧信号が変動するとディジタル/アナログ回路42の出力電圧も変動してしまう。
特許文献1によれば、ディジタル/アナログ変換回路とツェナーザップ等の論理設定手段とを用いて構成した調整回路で、ザッピング工程を行う前であっても、集積回路の特性を設計値の近傍、すなわち、プロセス分布のほぼ中心に合わせることができる集積回路調整装置を提案している。
特許文献2によれば、同一の集積回路上ではトランジスタ同士の抵抗比は比較的精度良く管理できることに着目し、精度を要する抵抗列をトランジスタに置き換えている。このことにより、チップ面積を増大することなく、分圧の精度を向上させる。また、回路設計にマージンをもたせ、さらには分圧回路の遮断を確実に行うことを可能としたディジタル/アナログ変換回路を提案している。
特開2000−78009号公報
特開2002−76897号公報
しかしながら、図4に示すような基準電圧信号の変動は半導体集積回路の製造時のディジタル/アナログ回路42のばらつきによっても出力が変動してしまう。従来のディジタル/アナログ変換回路42の出力は、ディジタル/アナログ変換回路42のばらつきによって変動する。さらに、基準電圧生成回路41は変動のない回路の使用が前提であるが基準電圧生成回路41の製造ばらつきでも変動してしまう。
そのため、上記説明した回路ばらつきによる基準電圧信号のばらつきに応じてディジタル/アナログ変換回路42の設定値を個別に変えなければならないという問題がある。
特許文献1、2によれば、製造ばらつきを基準電圧生成回路の後段で調整して基準電圧信号を安定させるような構成ではない。
特許文献1、2によれば、製造ばらつきを基準電圧生成回路の後段で調整して基準電圧信号を安定させるような構成ではない。
本発明は上記のような実情に鑑みてなされたものであり、基準電圧生成回路後にトリミング回路を追加し、基準電圧信号の初期ばらつきを補正することができ、デバイスばらつきの影響を抑制するディジタル/アナログ変換回路を提供することを目的とする。
本発明の態様のひとつである半導体集積回路に設けられるディジタル/アナログ変換回路の基準電圧信号供給回路であって、上記ディジタル/アナログ変換回路に電圧信号を供給する基準電圧生成回路と、上記電圧信号の変動幅を抑制して上記ディジタル/アナログ変換器に基準電圧信号を供給するトリミング回路と、を具備する構成とする。
好ましくは、上記トリミング回路は、上記電圧信号を増幅器のプラス入力端子に入力し、上記増幅器の出力と可変抵抗素子の一方を接続し上記ディジタル/アナログ変換回路の基準電圧信号端子に接続し、上記可変抵抗素子の他方と固定抵抗素子の一方と上記増幅器のマイナス入力端子を接続し、上記抵抗素子の他方を接地する構成とする。
好ましくは、上記可変抵抗素子は、複数の抵抗素子を直列接続して上記抵抗素子ごとに上記抵抗素子を使用する経路とショートして使用しない経路を切替える切替器を備える構成とする。
好ましくは、上記切替器は、制御部によって切替えられる構成とする。
好ましくは、上記切替器は、NチャネルトランジスタとPチャネルトランジスタから構成され、上記Nチャネルトランジスタのドレインと上記Pチャネルトランジスタのドレインを接続し、上記Nチャネルトランジスタのソースと上記Pチャネルトランジスタのソースを接続し、上記Nチャネルトランジスタのゲートと上記Pチャネルトランジスタのゲートにはそれぞれ制御部に接続されている。
好ましくは、上記切替器は、NチャネルトランジスタとPチャネルトランジスタから構成され、上記Nチャネルトランジスタのドレインと上記Pチャネルトランジスタのドレインを接続し、上記Nチャネルトランジスタのソースと上記Pチャネルトランジスタのソースを接続し、上記Nチャネルトランジスタのゲートと上記Pチャネルトランジスタのゲートにはそれぞれ制御部に接続されている。
上記構成により、ディジタル/アナログ変換回路の出力が製造ばらつきによって変動しても基準信号を安定して供給することができる。
本発明によれば、半導体集積回路上に配設されたディジタル/アナログ変換回路への基準電圧信号を供給する基準電圧生成回路が、デバイスばらつきなどの影響によって基準電圧が変動しても基準電圧信号を調整することができ変動の少ない基準電圧信号を供給することが可能である。
以下図面に基づいて、本発明の実施形態について詳細を説明する。
(実施例1)
図1(a)は本発明の原理を示す図である。基準電圧生成回路1、トリミング回路2、ディジタル/アナログ変換回路3から構成される。基準電圧生成回路1とトリミング回路2から構成される回路を基準電圧信号供給回路とする。
(実施例1)
図1(a)は本発明の原理を示す図である。基準電圧生成回路1、トリミング回路2、ディジタル/アナログ変換回路3から構成される。基準電圧生成回路1とトリミング回路2から構成される回路を基準電圧信号供給回路とする。
基準電圧生成回路1は基準電圧生成信号を生成する。トリミング回路2は、基準電圧生成回路1の出力電圧信号(BGR信号)を補正し基準電圧信号(REF信号)を生成する。ディジタル/アナログ変換回路3は基準電圧信号を分圧しディジタル/アナログ変換回路値に応じたアナログ信号電圧を出力する。
図1(b)は基準電圧生成回路1の製造ばらつきの変動を安定にする過程を示している。変動をトリミング回路2で抑制してディジタル/アナログ変換回路3に供給する。
図2(a)はトリミング回路2の構成を示す図である。トリミング回路2は、増幅器4と可変抵抗回路5と抵抗素子6から構成される。増幅器4は可変抵抗回路5と抵抗素子6によって出力電圧を変換するとともに変動を抑制する。
図2(a)はトリミング回路2の構成を示す図である。トリミング回路2は、増幅器4と可変抵抗回路5と抵抗素子6から構成される。増幅器4は可変抵抗回路5と抵抗素子6によって出力電圧を変換するとともに変動を抑制する。
トリミング回路2の構成は、電圧信号(BGR信号)を増幅器4のプラス入力端子に入力し、増幅器4の出力と可変抵抗素子5の一方を接続し上記ディジタル/アナログ変換回路3の基準電圧信号端子に接続する。また、可変抵抗素子5の他方と固定抵抗素子6の一方と増幅器4のマイナス入力端子を接続し、抵抗素子6の他方を接地する。
このように構成することで、基準電圧生成回路1の電圧出力が正極または負極に変動しても増幅器4と可変抵抗素子5、抵抗素子6によって調整できる。つまり、ディジタル/アナログ変換回路3に供給する基準電圧のずれを調整して安定した電圧値を供給できる。例えば、基準電圧生成回路1の出力が1Vずれていれば、1Vのずれを調整する。
なお、可変抵抗回路5は抵抗値が可変可能であれば特に限定するものではない。
図2(b)に可変抵抗回路5の例を示す。図2(b)は固定抵抗素子5a〜5g(複数用意する)を直列接続し、各固定抵抗素子5a〜5gを切替器であるスイッチ7a〜7gを切替えることで抵抗値を可変させる可変抵抗回路の構成図である。
図2(b)に可変抵抗回路5の例を示す。図2(b)は固定抵抗素子5a〜5g(複数用意する)を直列接続し、各固定抵抗素子5a〜5gを切替器であるスイッチ7a〜7gを切替えることで抵抗値を可変させる可変抵抗回路の構成図である。
図3は、図2(b)に記載の各スイッチ7a〜7gの構成を示した図である。抵抗素子8a〜8cは図2(b)の5a〜5gに示した固定抵抗素子を示している(ただし回路構成は図2(b)と異なる)。トランジスタスイッチ(切替器:トランスファゲートなど)9a〜9abは図2(b)のスイッチ7a〜7gを示している(ただし回路構成は図2(b)と異なる)。
図3に示す構成は、抵抗素子8a〜8cと、Nチャネルトランジスタ(NチャネルFETなど)とPチャネルトランジスタ(PチャネルFETなど)から構成されているトランジスタスイッチ9a〜9abから構成されている。トランジスタスイッチ9a〜9abは、NチャネルトランジスタのドレインとPチャネルトランジスタのドレインを接続し、NチャネルトランジスタのソースとPチャネルトランジスタのソースを接続し、NチャネルトランジスタのゲートとPチャネルトランジスタのゲートにはそれぞれ制御部10に接続されている。そして各トランジスタスイッチ9a〜9abのゲートには、マイコンなどの制御部10と接続され(同図(A)と接続)、制御部10は適切な電圧が出力されるようにトランジスタを切替えるオン/オフ信号を出力する。
制御部10は抵抗素子8a、8b、8c〜を切替える制御信号を出力する。制御部10はトランジスタスイッチ9a〜9abを構成する各ゲートに接続され、制御部10からの信号によりトランジスタスイッチを切り替え抵抗値を調整する。また、外部に設けた調整装置により入力値と出力値を測定しその結果により調整するデータを生成する。そのデータを制御部10に転送しデコードするなどして各抵抗素子の抵抗値を可変する。
なお、抵抗は直列接続でも並列接続でもかまわない。
また、本発明は、上記実施の形態に限定されるものでなく、本発明の要旨を逸脱しない範囲内で種々の改良、変更が可能である。
また、本発明は、上記実施の形態に限定されるものでなく、本発明の要旨を逸脱しない範囲内で種々の改良、変更が可能である。
1…基準電圧生成回路、2…トリミング回路
3…ディジタル/アナログ変換回路
4…増幅器、5…可変抵抗回路、6…抵抗素子
5a〜5g…固定抵抗素子、7…a〜7gスイッチ
8a〜8c…抵抗素子、9a〜9ab…トランジスタスイッチ
10…制御部
3…ディジタル/アナログ変換回路
4…増幅器、5…可変抵抗回路、6…抵抗素子
5a〜5g…固定抵抗素子、7…a〜7gスイッチ
8a〜8c…抵抗素子、9a〜9ab…トランジスタスイッチ
10…制御部
Claims (5)
- 半導体集積回路に設けられるディジタル/アナログ変換回路の基準電圧信号供給回路であって、
前記ディジタル/アナログ変換回路に電圧信号を供給する基準電圧生成回路と、
前記電圧信号の変動幅を抑制して前記ディジタル/アナログ変換器に基準電圧信号を供給するトリミング回路と、
を具備することを特徴とするディジタル/アナログ変換回路の基準電圧信号供給回路。 - 前記トリミング回路は、前記電圧信号を増幅器のプラス入力端子に入力し、前記増幅器の出力と可変抵抗素子の一方を接続し前記ディジタル/アナログ変換回路の基準電圧信号端子に接続し、前記可変抵抗素子の他方と固定抵抗素子の一方と前記増幅器のマイナス入力端子を接続し、前記抵抗素子の他方を接地する、ことを特徴とする請求項1に記載のディジタル/アナログ変換回路の基準電圧信号供給回路。
- 前記可変抵抗素子は、複数の抵抗素子を直列接続して前記抵抗素子ごとに前記抵抗素子を使用する経路とショートして使用しない経路を切替える切替器を備えることを特徴とする請求項2に記載のディジタル/アナログ変換回路の基準電圧信号供給回路。
- 前記切替器は、制御部によって切替えられることを特徴とする請求項3に記載のディジタル/アナログ変換回路の基準電圧信号供給回路。
- 前記切替器は、NチャネルトランジスタとPチャネルトランジスタから構成され、
前記Nチャネルトランジスタのドレインと前記Pチャネルトランジスタのドレインを接続し、前記Nチャネルトランジスタのソースと前記Pチャネルトランジスタのソースを接続し、前記Nチャネルトランジスタのゲートと前記Pチャネルトランジスタのゲートにはそれぞれ制御部に接続されていることを特徴とする請求項4に記載のディジタル/アナログ変換回路の基準電圧信号供給回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006104279A JP2007281776A (ja) | 2006-04-05 | 2006-04-05 | デジタル/アナログ変換回路 |
Applications Claiming Priority (1)
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9573366B2 (en) | 2014-12-03 | 2017-02-21 | Seiko Epson Corporation | Liquid discharging apparatus, head unit, integrated circuit device for capacitive load driving, capacitive load driving circuit, and manufacturing method of liquid discharging apparatus |
-
2006
- 2006-04-05 JP JP2006104279A patent/JP2007281776A/ja not_active Withdrawn
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