JP2010223796A - 電源電圧検出回路 - Google Patents

Abstract

【課題】従来の電源電圧検出回路は、電源電圧起動時等において安定した電源電圧を供給することができないという問題があった。
【解決手段】本発明にかかる電源電圧検出回路は、電源電圧ＶＤＤに基づいて基準信号を生成する基準電圧源１００と、基準信号に基づいて両端子間を流れる電流が制御されるスイッチ１０１と、電源電圧とスイッチ１０１の一方の端子との間に直列に接続され、電源電圧に応じた制御電圧を生成し、出力する電圧生成回路１０２と、制御電圧に基づいて、電源電圧を出力するか否かを制御するスイッチ１０７と、を備える。このような回路構成により、安定した電源電圧を供給することができる。
【選択図】図１

Description

本発明は、電源電圧検出回路に関する。

主として直流電源により動作する電子回路は、電源投入時等において電源電圧が動作保証範囲に到達するまでの低電圧時に動作が安定しない。したがって、この低電圧時には、電子回路の出力が不定を示す。それにより、電子回路自体や次に接続される機器に過電流が流れる。そのため、最悪の場合、これらの回路が破壊に至るなどの不具合が発生する。このような不具合を回避するため、通常、電子回路は電源電圧検出回路を内蔵している。この電源電圧検出回路の出力信号により、動作保障範囲に到達していない低電圧時には、電子回路の出力信号を強制的に停止させる。なお、この手法は一般的にＵＶＬＯ（Ｕｎｄｅｒ Ｖｏｌｔａｇｅ Ｌｏｃｋ Ｏｕｔ）とも呼ばれている。

このような電源電圧検出回路に関する技術が特許文献１に紹介されている。図７に、特許文献１に紹介されている低電圧検出回路（電源電圧検出回路）を示す。図７に示す低電圧検出回路５１０は、ＮチャネルＭＯＳトランジスタ５３１、５３３、５３８と、抵抗器５３２、５３６、５３７、５４０と、ダイオード５３４と、ツェナーダイオード５３５と、インバータ５３９と、を備える。

図７において、入力電圧（電源電圧ＶＤＤ）が供給される入力端子５１１は、ＮチャネルＭＯＳトランジスタ５３１のドレインと抵抗器５３２の一方の端子に接続される。抵抗器５３２の他方の端子は、ＮチャネルＭＯＳトランジスタ５３１のゲート及びＮチャネルＭＯＳトランジスタ５３３のドレインに接続される。ＮチャネルＭＯＳトランジスタ５３３のソースは接地される。ＮチャネルＭＯＳトランジスタ５３１のソースは、内部電源端子且つ補助電源端子５１６とダイオード５３４のアノード側とに接続される。ダイオード５３４のカソード側はツェナーダイオード５３５のカソード側に接続される。ツェナーダイオード５３５のアノード側は、ＮチャネルＭＯＳトランジスタ５３３のゲートに接続される。また、ツェナーダイオード５３５のアノード側は、抵抗器５３６及び５３７を介して接地される。

抵抗器５３６と抵抗器５３７との接続点にはＮチャネルＭＯＳトランジスタ５３８のゲートが接続される。ＮチャネルＭＯＳトランジスタ５３８のソースは接地される。そして、ＮチャネルＭＯＳトランジスタ５３８のドレインは、インバータ５３９を介して低電圧検出端子５２３に接続される。また、ＮチャネルＭＯＳトランジスタ５３８のドレインは、抵抗器５４０を介して基準電圧が供給される基準電圧端子５２２に接続される。

まず、電源投入時等において入力電圧ＶＤＤが低い場合について説明する。この場合、ＮチャネルＭＯＳトランジスタ５３１のゲートには抵抗器５３２を介して電圧が印加される。しかし、この電圧は、ＮチャネルＭＯＳトランジスタ５３１の閾値電圧Ｖｔｈ１に達していない。したがって、ＮチャネルＭＯＳトランジスタ５３１はオフする。そのため、内部電源電圧５１６は０Ｖを示す。このとき、ＮチャネルＭＯＳトランジスタ５３８のゲートも０Ｖである。したがって、ＮチャネルＭＯＳトランジスタ５３８はオフする。そのため、インバータ５３９の入力端子側の電圧は抵抗器５４０を介して基準電圧を示す。それにより、低電圧検出端子５２３から０Ｖの信号が出力される。

次に、入力電圧ＶＤＤがさらに上昇した場合について説明する。この場合、ＮチャネルＭＯＳトランジスタ５３１のゲートには、抵抗器５３２を介して閾値電圧Ｖｔｈ１以上の電圧が印加される。したがって、ＮチャネルＭＯＳトランジスタ５３１がオンを示す。このとき、内部電源電圧５１６は、入力電圧からＮチャネルＭＯＳトランジスタ５３１の閾値電圧Ｖｔｈ１を引いた電圧（ＶＤＤ−Ｖｔｈ１）を示す。一方、ＮチャネルＭＯＳトランジスタ５３８のゲート電圧は、ダイオード５３４の順方向降下電圧ＶＦと、ツェナーダイオード５３５のツェナー電圧ＶＺによる電圧降下、及び抵抗５３６、５３７により、閾値電圧Ｖｔｈ２に達しない。したがって、ＮチャネルＭＯＳトランジスタ５３８はオフする。そのため、インバータ５３９の入力端子側の電圧は、同じく抵抗器５４０を介して基準電圧を示す。それにより、低電圧検出端子５２３から０Ｖの信号が出力される。

次に、入力電圧ＶＤＤがさらに上昇した場合について説明する。この場合、ＮチャネルＭＯＳトランジスタ５３８のゲート電圧が上昇する。したがって、ＮチャネルＭＯＳトランジスタ５３８がオンする。それにより、基準電圧は抵抗器５４０及びＮチャネルＭＯＳトランジスタ５３８を介して放電される。つまり、インバータ５３９の入力端子側の電圧が０Ｖを示す。それにより、低電圧検出端子５２３からハイレベルの信号が出力される。つまり、低電圧検出端子５２３から基準電圧と同じ電圧の信号が出力される。ここで、ＮチャネルＭＯＳトランジスタ５３３は、補助電源電圧５１６が立ち上がるまでの間に内部電源電圧５１６の電圧を一定にするためのものである。ＮチャネルＭＯＳトランジスタ５３３は低電圧検出信号の動作とは特に関係ないため、説明を省略する。

以上のような低電圧検出回路の動作を図８に示す。図８に示すように、低電圧検出端子５２３は入力電圧ＶＤＤの所定の電圧値（以下、検出電圧ＶＯＬと称す）を境にして、入力電圧ＶＤＤが検出電圧ＶＯＬより低い時には０Ｖを示し、検出電圧ＶＯＬより高い時には基準電圧と同じ電圧を示す。このように、図７に示す回路は、動作が安定しない低い入力電圧ＶＤＤの場合には、低電圧検出端子５２３から出力される低電圧検出信号に基づいて、電子回路を強制的に停止させることが可能である。

ここで、図７示す低電圧検出回路が低電圧検出信号を正確に出力するためには、基準電圧が正常に動作している必要がある。しかし、通常、基準電圧を生成する回路（不図示。以下、基準電圧生成回路と称す）は、入力電圧ＶＤＤに基づいて基準電圧を生成し、出力する。そのため、入力電圧ＶＤＤが所定の電圧に達するまでは基準電圧生成回路の動作が不安定である。したがって、図７に示す低電圧検出回路は、低電圧検出信号を正確に出力することが困難である。

以上のような問題が発生する場合の低電圧検出回路の動作を図９に示す。なお、基準電圧生成回路が基準電圧Ｖｒｅｆを生成するために必要な入力電圧ＶＤＤをＶ１とする。ここで、入力電圧ＶＤＤがＶ１以下の場合、基準電圧生成回路は動作が不安定である。つまり、基準電圧生成回路は、正常な基準電圧を出力しない（図９の検出信号不定範囲）。したがって、低電圧検出回路が出力する低電圧検出信号は不定を示す。

このように低電圧検出信号が不定を示すのは、以下のような理由による。前述のように、入力電圧ＶＤＤがＶ１以下の低電圧時の場合、インバータ５３９の入力端子側の電圧が抵抗５４０を通して基準電圧Ｖｒｅｆを示す。しかし、低電圧時には、基準電圧端子５２２に正常な基準電圧Ｖｒｅｆが供給されない。したがって、インバータ５３９の入力端子側の電圧が不定を示す。それにより、低電圧検出回路が出力する低電圧検出信号も正常に動作しない。

さらに、電源投入時等において入力電圧ＶＤＤが比較的速く立ち上がる場合、通常、基準電圧生成回路は正常動作するまでに時間を要することが多い。つまり、入力電圧ＶＤＤが検出電圧ＶＯＬ以上を示しても、基準電圧生成回路が正常な基準電圧Ｖｒｅｆを出力しない可能性がある。この場合、基準電圧Ｖｒｅｆが安定するまでの間は低電圧検出信号が正常動作しないという問題がある。

この問題について実際の電子回路を用いて説明する。図１０はフォトダイオードなどの受光素子により発生する光電流を電圧に変換して出力する光電流・電圧変換回路である。図１０に示す回路は、例えばＦＡ（Ｆａｃｔｏｒｙ Ａｕｔｏｍａｔｉｏｎ）関連のサーボ制御機器等において入出力間を電気的に絶縁することを目的として用いられる。例えば、出力側の発光素子（例えば発光ダイオード）に電気信号を供給することにより、この発光素子は入力側の受光素子へ光で信号を伝える。図１０に示す回路は、この受光素子（例えばフォトダイオード）に基づいて電気信号を出力するフォトカプラの受光回路として用いられる。このようなフォトカプラは、発光ダイオードの発光、非発光に応じて出力電圧のレベルが決まる。例えば、発光ダイオードが発光した場合、出力電圧ＶＯがハイレベルを示す。一方、例えば、発光ダイオードが非発光の場合、出力電圧ＶＯがロウレベル（０Ｖ）を示す。

図１０に示す光電流・電圧変換回路は、光を受けて光電流を発生するフォトダイオード３００と、この光電流を電圧に変換するＩ／Ｖ変換器３０１と、を備える。さらに、図１０に示す回路は、図７に示すような電源電圧検出回路３０３と、基準電圧源３０２と、ＮＡＮＤ回路３０４と、インバータ３０５と、を備える。Ｉ／Ｖ変換器３０１は、基準電圧源３０２が生成する基準電圧Ｖｒｅｆによって駆動される。フォトダイオード３００の出力信号はＩ／Ｖ変換器３０１の入力端子に入力される。Ｉ／Ｖ変換器３０１の出力信号は、ＮＡＮＤ回路３０４の一方の入力端子に入力される。電源電圧検出回路３０３の出力信号は、ＮＡＮＤ回路３０４の他方の入力端子に入力される。ＮＡＮＤ回路３０４の出力信号はインバータ３０５の入力端子に入力される。インバータ３０５の出力信号は、図１０に示す回路（光電流・電圧変換回路）の出力電圧ＶＯとして出力される。なお、図示していないが、電源電圧検出回路３０３が出力する低電圧検出信号は、基準電圧源３０２に基づいて検出電圧ＶＯＬが決定される。

ここで、電源電圧ＶＤＤが検出電圧ＶＯＬより低い場合には、例えば、電源電圧検出回路３０３はロウレベルの信号を出力する。それにより、Ｉ／Ｖ変換器３０１の出力信号は、光電流・電圧変換回路の出力電圧ＶＯとして伝搬されない。つまり、光電流・電圧変換回路の出力電圧ＶＯは強制的にロウレベル（０Ｖ）を示す。一方、電源電圧ＶＤＤが検出電圧ＶＯＬより高い時には、例えば、電源電圧検出回路３０３はハイレベルの信号を出力する。それにより、Ｉ／Ｖ変換器３０１の出力信号は、光電流・電圧変換回路の出力電圧ＶＯとして伝搬される。つまり、光電流・電圧変換回路は、光入力に応じた信号ＶＯを出力することができる。

図１１−ａ、ｂに、電源投入時等において電源電圧ＶＤＤが比較的速く立ち上がる場合の図１０に示す回路の動作を示す。ここで、電源電圧ＶＤＤが比較的速く立ち上がるため、電源電圧ＶＤＤが検出電圧ＶＯＬに達した後、基準電圧源３０２が出力する基準電圧Ｖｒｅｆが立ち上がる。なお、横軸は電源投入時からの時間を示す。縦軸は電圧を示す。図１１−ａ、ｂに示すように、電源電圧ＶＤＤが検出電圧ＶＯＬを示す時間（ｔ１）においても、まだ基準電圧Ｖｒｅｆが安定していない（立ち上がっていない）。したがって、基準電圧Ｖｒｅｆが安定するまでの時間（ｔ１からｔ２までの間）は、図１０に示す回路の出力電圧ＶＯが安定しない。

例えば、図１１−ａに示すようにフォトダイオード３００に対して光入力がある場合、時間ｔ１までは電源電圧ＶＤＤが検出電圧ＶＯＬ以下である。したがって、出力電圧ＶＯはロウレベル（０Ｖ）を示す。しかし、時間ｔ１を経過しても基準電圧Ｖｒｅｆが立ち上がらない。そのため、Ｉ／Ｖ変換器３０１が正常に動作しない。したがって、基準電圧Ｖｒｅｆが安定するまでの時間（ｔ１からｔ２までの間）において、出力電圧ＶＯがハイレベル、ロウレベルを繰り返すような特性を示す。つまり、いわゆるリンギングが発生する。また、基準電圧Ｖｒｅｆが不安定であることにより、前述のように電源電圧検出回路３０３が出力する低電圧検出信号も安定しない。

一方、図１１−ｂに示すように、フォトダイオード３００に対して光入力がない場合も、時間ｔ１〜ｔ２の間は、基準電圧Ｖｒｅｆが不安定であるため、Ｉ／Ｖ変換器３０１が正常に動作しない。したがって、出力電圧ＶＯが本来の出力論理と違う信号（例えば、ハイレベル）を示す等の問題があった。また、基準電圧Ｖｒｅｆが不安定であることにより、前述のように電源電圧検出回路３０３が出力する低電圧検出信号も安定しない。

このような問題点を解決する手段として特許文献２に示す回路が提案されている。図１２に、特許文献２に紹介されている電源電圧低下検出回路（電源電圧検出回路）を示す。図１２に示す回路は、基準電圧ＶＲＥＦを出力する基準電圧源４０２と、基準電圧ＶＲＥＦの出力によりオンオフが制御されるスイッチ４０７と、印加された電圧を分圧して出力する分圧器４０３と、分圧器４０３に電源電圧ＶＣＣを印加するスイッチ４０９と、抵抗４０８と、基準電圧ＶＲＥＦと分圧器の出力電圧とを比較する比較器４０４から構成される。分圧器４０３は、抵抗４１０、４１１を有する。また、スイッチ４０７と、抵抗４０８と、スイッチ４０９によりスイッチ回路４０６が構成される。ここで、スイッチ４０７はＮチャネルＭＯＳトランジスタで、スイッチ４０９はＰチャネルＭＯＳトランジスタである。

このような回路構成において、まず、電源投入時等において電源電圧ＶＣＣが低い場合について説明する。この場合、基準電圧源４０２が出力する基準電圧ＶＲＥＦは低い（０Ｖ付近）。つまり、スイッチ４０７の制御端子（ゲート）に印加される電圧は閾値電圧に達していない。したがって、スイッチ４０７及びスイッチ４０９は共にオフする。その結果、分圧器４０３の出力電圧ＶＳは０Ｖを示す。これにより、比較器４０４には基準電圧ＶＲＥＦと分圧器４０３の出力電圧ＶＳである０Ｖとが入力される。したがって、比較器４０４の出力電圧ＶＯＵＴはハイレベル、すなわち電源電圧ＶＣＣを示す。

次に、電源電圧ＶＣＣの上昇により基準電圧ＶＲＥＦが上昇した場合について説明する。この場合、スイッチ４０７及びスイッチ４０９が共にオンする。その結果、分圧器４０３に電源電圧ＶＣＣが印加される。これにより、比較器４０４には基準電圧ＶＲＥＦと分圧器４０３の出力電圧ＶＳが入力される。しかし、基準電圧ＶＲＥＦに比べ分圧器４０３の出力電圧ＶＳが低い。そのため、比較器４０４の出力電圧ＶＯＵＴはハイレベル（ＶＣＣ）を示す。さらに電源電圧ＶＣＣが上昇すると、分圧器４０３の出力電圧ＶＳも高い値を示す。ここで、分圧器４０３の出力電圧ＶＳが基準電圧ＶＲＥＦより高くなった場合に、比較器４０４の出力電圧ＶＯＵＴはロウレベル、すなわち０Ｖを示す。

図１２に示す回路において、電源電圧ＶＣＣと、比較器４０４の出力電圧ＶＯＵＴ、基準電圧ＶＲＥＦ、分圧器４０３の出力電圧ＶＳと、の関係を図１３に示す。電源電圧が低い場合（Ｖ１以下）には、基準電圧ＶＲＥＦ、及び分圧器４０３の出力電圧ＶＳはほぼ０Ｖを示す。そのため、比較器４０４の出力電圧ＶＯＵＴはハイレベル（ＶＣＣ）を示す。次に、電源電圧が上昇した場合、基準電圧ＶＲＥＦが立ち上がる（安定する）。また、分圧器４０３の出力電圧ＶＳも上昇する。しかし、電源電圧ＶＣＣが検出電圧ＶＯＬ以下の場合には、ＶＳ＜ＶＲＥＦを示す。したがって、比較器４０４の出力電圧ＶＯＵＴはハイレベル（ＶＣＣ）を示す。そして、さらに電源電圧ＶＣＣが上昇した場合、電源電圧ＶＣＣが検出電圧ＶＯＬを超える。このとき、ＶＳ＞ＶＲＥＦを示す。したがって、比較器４０４の出力電圧ＶＯＵＴはロウレベル（０Ｖ）を示す。

以上のように、図１２に示す回路は、電源電圧ＶＣＣの検出電圧ＶＯＬを境にして、出力信号がハイレベル（ＶＣＣ）からロウレベル（０Ｖ）に切り替わる。それにより、図１２に示す回路は、電源電圧の検出が可能である。このように、特許文献２に示す回路は、電源電圧だけでなく基準電圧の状態に基づいて動作する。したがって、特許文献１のような問題は発生しない。

しかし、図１２に示す回路の場合、基準電圧ＶＲＥＦと電源電圧ＶＣＣの分圧出力とを比較するための比較器４０４を設ける必要がある。そのため、回路規模が増大してしまうという問題がある。また、図１３に示すように、電源電圧ＶＣＣが低く基準電圧ＶＲＥＦが安定しない範囲（Ｖ１以下）では、比較器４０４の２つの入力電圧（ＶＳ及びＶＲＥＦ）は共に０Ｖを示す。したがって、比較器４０４の出力が安定しない。さらに、一般的に比較器４０４にも基準電圧ＶＲＥＦが必要である。したがって、基準電圧ＶＲＥＦが安定しない範囲（Ｖ１以下）では比較器４４０自体が正常に動作しない。そのため、比較器４０４の出力電圧ＶＯＵＴが安定しない。つまり、特許文献２に示す回路は、電源電圧ＶＣＣを正確に検出できないという問題があった。

特開２００７−２５８５３０号公報 特開２００５−２７８０５６号公報

上述のように、従来の電源電圧検出回路は、電源電圧起動時等において安定した電源電圧を供給できないという問題があった。

本発明にかかる電源電圧検出回路は、電源電圧に基づいて基準信号を生成する基準信号生成回路（例えば、本発明の実施の形態１における基準電圧源１００）と、前記基準信号に基づいて第１及び第２の端子間を流れる電流が制御される第１のトランジスタ（例えば、本発明の実施の形態１におけるスイッチ１０１）と、前記電源電圧と前記第１のトランジスタの第１の端子との間に直列に接続され、前記電源電圧に応じた制御電圧を生成し、出力する電圧生成回路（例えば、本発明の実施の形態１における電圧生成回路１０２）と、前記制御電圧に基づいて、前記電源電圧を出力するか否かを制御する第２のトランジスタ（例えば、本発明の実施の形態１におけるスイッチ１０７）と、を備える。

上述のような構成の電源電圧検出回路により、安定した電源電圧を供給することができる。

本発明により、安定した電源電圧を供給することが可能な電源電圧検出回路を提供することができる。

本発明の実施の形態１にかかる電源電圧検出回路を示す回路図である。 本発明の実施の形態１にかかる電源電圧検出回路の動作波形を示す図である。 本発明の実施の形態１にかかる電源電圧検出回路の動作波形を示す図である。 本発明の実施の形態２にかかる電源電圧検出回路を示す回路図である。 本発明の実施の形態３にかかる電源電圧検出回路を示す回路図である。 本発明の実施の形態３にかかる電源電圧検出回路を示す回路図である。 従来技術の電源電圧検出回路を示す回路図である。 従来技術の電源電圧検出回路の動作波形を示す図である。 従来技術の電源電圧検出回路の動作波形を示す図である。 従来技術の電源電圧検出回路を備えた光電流・電圧変換回路を示すブロック図である。 従来技術の電源電圧検出回路を備えた光電流・電圧変換回路の動作波形を示す図である。 従来技術の電源電圧検出回路を示す回路図である。 従来技術の電源電圧検出回路の動作波形を示す図である。

以下では、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。各図面において、同一要素には同一の符号が付されており、説明の明確化のため、必要に応じて重複説明は省略される。

実施の形態１
本発明の実施の形態１について図面を参照して説明する。図１は、本発明の実施の形態１における電源電圧検出回路を示すブロック図である。図１に示すように、本発明に係る電源電圧検出回路は、基準電圧Ｖｒｅｆを出力する基準電圧源（基準信号生成回路）１００と、基準電圧Ｖｒｅｆによりオンオフが制御されるスイッチ（第１のトランジスタ）１０１と、電圧降下回路１０４と、電源電圧ＶＤＤを外部出力端子に印加するスイッチ（第２のトランジスタ）１０７と、負荷素子（第１の抵抗）１０３と、負荷素子１０８と、から構成される。なお、抵抗１０３と電圧降下回路１０４によって電圧生成回路１０２が構成される。ここで、本発明の実施の形態１では、スイッチ１０１はＮチャネルＭＯＳトランジスタ、スイッチ１０７はＰチャネルＭＯＳトランジスタである場合を例に説明する。また、負荷素子１０３、１０８は抵抗である場合を例に説明する。また、電圧降下回路１０４はダイオード１０５、１０６から構成される。

電源電圧端子ＶＤＤは、基準電圧源１００の高電位側電源端子と、負荷素子１０３の一方の端子と、スイッチ１０７のソースと、に接続される。接地電圧端子ＧＮＤは、基準電圧源１００の低電位側電源端子と、スイッチ１０１のソースと、負荷素子１０８の一方の端子と、に接続される。基準電圧源１００の出力端子は、スイッチ１０１のゲートに接続される。負荷素子１０３の他方の端子は、スイッチ１０７のゲートと、ダイオード１０５のアノードと、に接続される。ダイオード１０５のカソードは、ダイオード１０６のアノードに接続される。ダイオード１０６のカソードは、スイッチ１０１のドレインに接続される。スイッチ１０７のドレインは、負荷素子１０８の他方の端子と、外部出力端子と、に接続される。なお、便宜上、記号「ＶＤＤ」、「ＧＮＤ」はそれぞれ端子名を示すと同時に、電源電圧、接地電圧を示すものとする。

次に、図１及び図２を用いて動作を説明する。まず、電源投入時など電源電圧ＶＤＤが低い場合について説明する。この場合、基準電圧源１００が出力する基準電圧Ｖｒｅｆもほぼ０Ｖである。したがって、スイッチ１０１及びスイッチ１０７は共にオフする。これにより、図１に示す電源電圧検出回路の出力電圧ＶＯＵＴは、負荷素子１０８を介して接地電圧に放電されることによりロウレベル（０Ｖ）を示す。

次に、電源電圧ＶＤＤが上昇してＶ１を超えた場合について説明する。この場合、基準電圧源１００から基準電圧Ｖｒｅｆが出力される。つまり、電位Ｖ１は、基準電圧源１００が安定した基準電圧を生成するために必要な電位である。このとき、スイッチ１０１がオンする。しかし、電圧降下回路１０４の抵抗成分により、電源電圧ＶＤＤから負荷素子１０３に電流は流れない。つまり、スイッチ１０７のゲート電圧ＶＧは電源電圧ＶＤＤと同じ電圧である。したがって、スイッチ１０７はオフする。これにより、図１に示す電源電圧検出回路の出力電圧ＶＯＵＴはロウレベル（０Ｖ）を示す。

さらに電源電圧ＶＤＤが上昇して電圧降下回路１０４の降下電圧Ｖ２を超えた場合について説明する。この場合、スイッチ１０７のゲート電圧ＶＧは一定の電位を示す。そして、スイッチ１０７のゲート電圧ＶＧと電源電圧ＶＤＤとの電位差がスイッチ１０７の閾値電圧Ｖｔｈ以上になると、スイッチ１０７がオンする。これにより、図１に示す電源電圧検出回路の出力電圧ＶＯＵＴは、スイッチ１０７のソース−ドレインを介して電源電圧ＶＤＤが供給されることにより、ハイレベルを示す。

すなわち、図１に示す回路の出力電圧ＶＯＵＴが示す電圧状態（ロウレベル、ハイレベル）により、電源電圧ＶＤＤが検出電圧ＶＯＬに達したか否かを判断することができる。ここで、スイッチ１０７の閾値電圧をＶｔｈとする。また、電圧降下回路１０４の降下電圧をＶ２とする。このとき、ＶＯＬ−Ｖ２＝Ｖｔｈより、ＶＯＬ＝Ｖｔｈ＋Ｖ２と表すことができる。つまり、図１に示す電源電圧検出回路は、閾値電圧Ｖｔｈと降下電圧Ｖ２とによって検出電圧ＶＯＬを調整することができる。なお、図１では、電圧降下回路１０４がダイオード１０５、１０６を有することにより、ダイオードの順方向電圧の２個分（約０．７Ｖ×２個＝約１．４Ｖ）を降下電圧Ｖ２とした場合を例に説明したがこれに限られない。検出電圧ＶＯＬを調整するためにダイオードの個数を適宜変更することが可能である。

次に、本発明の実施の形態１にかかる電源電圧検出回路が、実際の電子回路に用いられた場合の動作について説明する。図１０に示す光電流・電圧変換回路において、電源電圧検出回路３０３を図１に示す電源電圧検出回路に置き換えた場合の動作を、図３を用いて説明する。また、基準電圧源３０２は基準電圧源１００であるものとする。

図３−ａ、ｂは、図１１の場合と同様、電源投入時等において電源電圧ＶＤＤが比較的速く立ち上がる場合の光電流・電圧変換回路の動作を示す。ここで、電源電圧ＶＤＤが比較的速く立ち上がるため、電源電圧ＶＤＤが検出電圧ＶＯＬに達した後、基準電圧源３０２が出力する基準電圧Ｖｒｅｆが立ち上がる。なお、横軸は、電源投入時からの時間を示す。縦軸は、電圧を示す。

図３−ａに、フォトダイオード３００に対して光入力がある場合の例を示す。ここで、電源電圧ＶＤＤが検出電圧ＶＯＬ以下の場合、電源電圧検出回路の出力電圧ＶＯＵＴはロウレベル（０Ｖ）を示す。したがって、図１０のＮＡＮＤ回路３０４及びインバータ３０５により光電流・電圧変換回路の出力電圧ＶＯもロウレベルを示す。

次に、電源電圧ＶＤＤが検出電圧ＶＯＬに達した時点（ｔ１）では、基準電圧Ｖｒｅｆは立ち上っていない。そのため、電源電圧検出回路の出力電圧ＶＯＵＴはロウレベル（０Ｖ）を示す。したがって、光電流・電圧変換回路の出力電圧ＶＯもロウレベル（０Ｖ）を示す。そして、基準電圧Ｖｒｅｆが立上った時点（ｔ２）において、初めて電源電圧検出回路の出力電圧ＶＯＵＴがハイレベル（ＶＤＤ）を示す。したがって、光電流・電圧変換回路の出力電圧ＶＯがハイレベル（ＶＤＤ）を示す。このような動作により、図１０に示す光電流・電圧変換回路は、基準電圧源１００の不安定な動作に影響を受けず、正常に動作することができる。

図３−ｂに、フォトダイオード３００に対して光入力がない場合の例を示す。図３−ａの場合と同様に、基準電圧Ｖｒｅｆが立ち上がる（ｔ２）までは電源電圧検出回路の出力電圧ＶＯＵＴはロウレベル（０Ｖ）を示す。そのため、光電流・電圧変換回路の出力電圧ＶＯもロウレベル（０Ｖ）を示す。

基準電圧Ｖｒｅｆの立ち上がり（ｔ２）以降、電源電圧検出回路の出力電圧ＶＯＵＴがハイレベル（ＶＤＤ）を示す。このとき、Ｉ／Ｖ変換器３０１の出力信号は正常動作のロウレベルを示す。したがって、光電流・電圧変換回路の出力電圧ＶＯは、正常動作のロウレベル（０Ｖ）を示す。すなわち、光入力がない場合には、電源投入時においても光電流・電圧変換回路の出力電圧ＶＯは常に正常動作のロウレベル（０Ｖ）が保たれる。

以上のように、本発明の実施の形態１にかかる電源電圧検出回路を電子回路に用いることにより、電源電圧ＶＤＤの検出電圧ＶＯＬから基準電圧Ｖｒｅｆが立ち上がる期間（ｔ１〜ｔ２）においてもチャタリング等が発生しない。そのため、理想的な電子回路の保護が可能となる。つまり、本発明の実施の形態１にかかる電源電圧検出回路は安定した電源電圧を供給することができる。

また、本発明の実施の形態１にかかる電源電圧検出回路は、電源電圧ＶＤＤを印加するスイッチ１０７のオンオフによって安定した電源電圧ＶＤＤを検出する。ここで、スイッチ１０７がオンするのは以下の場合である。つまり、電源電圧ＶＤＤに基づいて基準電圧Ｖｒｅｆが立ち上がることによりスイッチ１０１がオンすること。さらに、電圧降下回路１０４と負荷素子１０３とによって決定される電圧と、電源電圧ＶＤＤとの電位差が、スイッチ１０７の閾値電圧以上を示すこと。このとき、スイッチ１０７がオンする。

このような回路構成により、本発明の実施の形態１にかかる電源電圧検出回路は、従来回路のような比較器が不要である。そのため、回路規模の増大を抑制することができる。また、負荷素子１０３、電圧降下回路１０４等は、従来回路と異なり基準電圧（あるいは基準電流）によって駆動する等の必要がない。したがって、本発明の実施の形態１にかかる電源電圧検出回路は、基準電圧が動作していない場合や、不安定な動作をしている場合でも、正常に電源電圧を検出することができる。つまり、安定した電源電圧を供給することができる。

実施の形態２
図１では、基準電圧源１００の立ち上がりによって電源電圧を検出する電源電圧検出回路の例について説明した。しかし、電子回路によっては基準電圧源１００が不要な場合がある。この場合には図４のように基準電流源１０９が出力する定電流Ｉｒｅｆを用いる方法がある。図４に示す回路は、図１に示す回路と比較して、基準電圧源１００の代わりに基準電流源１０９を備え、さらに、スイッチ（第２のトランジスタ）１１０を備える。なお、本発明の実施の形態２では、スイッチ１０１、１１０がＮチャネルＭＯＳトランジスタ、スイッチ１０７がＰチャネルＭＯＳトランジスタである場合を例に説明する。また、負荷素子１０３、１０８は抵抗である場合を例に説明する。なお、以下の説明では、便宜上、スイッチ１０１をトランジスタ１０１と称す。スイッチ１１０をトランジスタ１１０と称す。

基準電流源１０９の高電位側電源端子は、電源電圧端子ＶＤＤに接続される。基準電流源１０９の低電位側電源端子は、接地電圧端子ＧＮＤに接続される。基準電流源１０９の出力端子は、トランジスタ１１０のドレイン及びゲートと、トランジスタ１０１のゲートと、に接続される。つまり、トランジスタ１１０とトランジスタ１０１とはカレントミラー回路を構成している。トランジスタ１１０のソースは、接地電圧端子ＧＮＤに接続される。ここで、基準電流源１０９から出力された定電流Ｉｒｅｆに基づいてトランジスタ１０１のソース−ドレイン間に流れる電流（例えば、Ｉｒｅｆ）が制御される。その他の回路構成及び動作については、図１の場合と同様であるため説明を省略する。

通常、基準電圧源は基準電流源であるバンドギャップリファレンス（ＢＧＲ）に基づいて定電圧を生成する。しかし、実際にはオペアンプなど大部分の電子回路は、基準電流源のみで動作できる場合が多い。本発明の実施の形態２にかかる電源電圧検出回路は、このような基準電圧源がない電子回路においても電源電圧ＶＤＤを検出することができる。特に本発明の実施の形態１にかかる電源電圧検出回路では、回路規模の大きい基準電圧源１００が必要であったが、本発明の実施の形態２にかかる電源電圧検出回路は、基準電圧源が不要である。つまり、回路規模の小さな基準電流源１０９を用いることにより電源電圧検出回路を実現することができる。これにより、回路の小型化、低コストを実現することができる。

実施の形態３
図１、図４の回路構成においては、電圧降下回路１０４にダイオード１０５、１０６を備え、ダイオードの順方向電圧分で電圧降下させた場合の例について説明した。しかし、この場合、電圧降下をダイオードの順方向電圧（通常０．７Ｖ程度）の整数倍にしか設定できない。そのため、電源電圧検出回路の検出電圧ＶＯＬを微調整することが困難である。また、ダイオードの順方向電圧は温度等によって大きく変化するため、検出電圧ＶＯＬの温度変化も大きくなるという課題がある。

これらを改良する手段として、電圧降下回路１０４において、ダイオード１０５、１０６の代わりに、図５のようにツェナーダイオード１１１や、図６のように抵抗（第２の抵抗）１１２を備える方法がある。図５に示す回路のように、電圧降下回路１０４にツェナーダイオード１１１を備えた場合には温度による電圧変動が小さい。また、拡散条件などによってツェナー電圧を設定することができる。

図６に示す回路のように、電圧降下回路１０４に抵抗１１２を備えた場合には、抵抗値×定電流Ｉｒｅｆにより降下電圧を自由に設定できる。そのため、検出電圧ＶＯＬの微調整が可能である。

以上のように、上記発明の実施の形態にかかる電源電圧検出回路は、基準電圧（あるいは基準電流）によってオンオフが制御されるスイッチ１０１と、電圧降下回路１０４と、負荷素子１０３と、を直列に接続する。そして、この直列回路で発生した電圧によってスイッチ１０７のオンオフを制御する。それにより、従来回路のような比較器が不要である。そのため、回路の小型化が実現できる。また、負荷素子１０３、電圧降下回路１０４等は、従来回路と異なり基準電圧（あるいは基準電流）によって駆動する等の必要がない。したがって、上記発明の実施の形態にかかる電源電圧検出回路は、基準電圧（あるいは基準電流）が動作していない場合や、不安定な動作をしている場合でも、正常に電源電圧を検出することができる。つまり、安定した電源電圧を供給することができる。

また、上記発明の実施の形態に示したような、電源投入時等において電源電圧が動作保証範囲に到達するまでの低電圧を検出する回路は、一般的な電源電圧のみを検出するのではなく、内部回路の基準電圧源（あるいは基準電流源）が正常動作を開始した後に電源電圧を検出することを特長とする。これにより、比較的速い時間で電源電圧を立ち上げた場合に起こる内部回路の遅延による検出回路の誤動作を解決することができる。

従来技術においても内部回路の基準電圧回路が動作した後に電源電圧を検出しているが、本発明の電源電圧検出回路は、この従来技術に必要であった比較器が不要である。そのため、回路の小型化を実現することができる。さらに、従来技術で問題となる基準電圧源（あるいは基準電流源）の動作が不安定な低電圧範囲においても、安定して電源電圧を検出することができる。

なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、上記実施の形態では、スイッチ１０１、１１０がＮチャネルＭＯＳトランジスタの場合の例について説明したがこれに限られない。例えば、スイッチ１０１、１１０がＮＰＮ型バイポーラトランジスタにも適宜変更可能である。

１００ 基準電圧源
１０１ スイッチ
１０２ 電圧生成回路
１０３ 負荷素子
１０４ 電圧降下回路
１０５ ダイオード
１０６ ダイオード
１０７ スイッチ
１０８ 負荷素子
１０９ 基準電流源
１１０ スイッチ
１１１ ツェナーダイオード
１１２ 抵抗
ＶＤＤ 電源電圧端子
ＧＮＤ 接地電圧端子

Claims (12)

1. 電源電圧に基づいて基準信号を生成する基準信号生成回路と、
   前記基準信号に基づいて第１及び第２の端子間を流れる電流が制御される第１のトランジスタと、
   前記電源電圧と前記第１のトランジスタの第１の端子との間に直列に接続され、前記電源電圧に応じた制御電圧を生成し、出力する電圧生成回路と、
   前記制御電圧に基づいて、前記電源電圧を出力するか否かを制御する第２のトランジスタと、を備えた電源電圧検出回路。
2. 前記基準信号生成回路は、
   前記電源電圧に基づいて基準電圧を生成し、前記基準信号として出力する基準電圧生成回路であることを特徴とする請求項１に記載の電源電圧検出回路。
3. 前記基準信号生成回路は、
   前記電源電圧に基づいて基準電流を生成し、前記基準信号として出力する基準電流生成回路と、
   前記第１のトランジスタを含み、前記基準信号である基準電流に応じた電流を前記第１及び第２の端子間に流すカレントミラー回路と、を備えた請求項１に記載の電源電圧検出回路。
4. 前記カレントミラー回路は、
   前記第１のトランジスタと、
   前記第１のトランジスタとカレントミラー接続された第３のトランジスタと、を備えた請求項３に記載の電源電圧検出回路。
5. 前記電圧生成回路は、
   第１の抵抗と、
   前記第１の抵抗に直列に接続された電圧降下回路と、を備え、
   前記第１の抵抗と前記電圧降下回路とを接続するノードが前記制御電圧を有することを特徴とする請求項１〜４のいずれか一項に記載の電源電圧検出回路。
6. 前記電圧降下回路は、
   ダイオードであることを特徴とする請求項５に記載の電源電圧検出回路。
7. 前記電圧降下回路は、
   第２の抵抗であることを特徴とする請求項５に記載の電源電圧検出回路。
8. 前記電圧降下回路は、
   ツェナーダイオードであることを特徴とする請求項５に記載の電源電圧検出回路。
9. 前記第２のトランジスタは、
   ＰチャネルＭＯＳトランジスタであることを特徴とする請求項１〜８のいずれか一項に記載の電源電圧検出回路。
10. 前記第１のトランジスタは、
    ＮチャネルＭＯＳトランジスタであることを特徴とする請求項１〜９のいずれか一項に記載の電源電圧検出回路。
11. 前記第３のトランジスタは、
    ＮチャネルＭＯＳトランジスタであることを特徴とする請求項１０に記載の電源電圧検出回路。
12. 前記第１及び第３のトランジスタは、
    ＮＰＮ型バイポーラトランジスタであることを特徴とする請求項４〜９のいずれか一項に記載の電源電圧検出回路。

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