(実施の形態の概要)
実施の形態を説明する前に、まず、実施の形態の前提である図14の従来のパワーオン・リセット回路900の問題について、図16及び図17を用いて、詳細に説明する。図16は問題が生じない場合の動作波形であり、図17は問題が生じる場合の動作波形である。
図16は、従来のパワーオン・リセット回路900における通常の電源降下/復旧時(オフセット起動時)の動作波形であり、再起動時、パワーオン・リセット信号(リセットパルス)を正常に出力することができる場合の波形である。ここでは、電源電圧VDDがGNDレベルより浮いたレベルまで通常の速度で低下し、その後、元の電圧に通常の速度で復帰する場合の動作を説明する。
まず、時間TSF0は、図15の時間t5以降の状態であり、電源電圧VDDが一定で低下していない状態である。比較電圧Vaが基準電圧Vrefよりも大きいため、コンパレータ903により、パワーオン・リセット信号である出力電圧VOUTはLOW(GNDレベル)となっている。
続いて、時間TSF1で電源電圧VDDが下がり始める。従来のパワーオン・リセット回路900では、比較電圧Vaは電源電圧VDDを抵抗素子R903及びR904により抵抗分圧した電圧であるため、電源電圧VDDの低下に伴い比較電圧Vaも低下し始める。一方、基準電圧Vrefは、NMOSトランジスタN901及びN902のゲート幅比、抵抗素子R901及びR902の抵抗比、ダイオードD901の順方向電圧VFによって一定電圧が保たれるため、電源電圧VDDが低下し始めても、電源電圧VDDが所定電圧以下となるまでは変化しない。
基準電圧Vrefが一定レベルのままで比較電圧Vaが低下するため、時間TSF1aで、ノードAの比較電圧Vaのレベルの方がノードrefの基準電圧Vrefより低くなる。このためコンパレータ903の出力が反転し、パワーオン・リセット信号である出力電圧VOUTがHIGH(VDDレベル)に立ち上がる。
続いて、電源電圧VDD及び出力電圧VOUT、比較電圧Vaが低下し続け、さらに、電源電圧VDDが所定値以下になると、一定の基準電圧Vrefを生成するための電源電圧が不足するため、基準電圧Vrefも低下し始める。基準電圧Vrefは抵抗素子R902及びダイオードD901に生じる電圧となるため、抵抗素子R903及びR904により分圧した比較電圧Vaよりも急峻に低下する。そうすると、時間TSF1bでは、ノードAの比較電圧Vaのレベルのほうがノードrefの基準電圧Vrefより高くなるため、コンパレータ903の出力が反転し、パワーオン・リセット信号である出力電圧VOUTがLOW(GNDレベル)に立ち下がる。
続いて、時間TSF2で、電源電圧VDDが落ち込み下限(GNDレベルより浮いたレベル)まで低下する。このとき、ノードSTのスタートアップ制御電圧Vstは抵抗素子R903及びR904の分圧電圧でありPMOSトランジスタP904はオフのままであるから、基準電圧生成部901は能動状態のままである。このため、基準電圧Vref=(電源電圧VDD−抵抗素子R902の電位−ダイオードD901の電位VF)が維持される。また、比較電圧Vaは抵抗素子R903及びR904の分圧電圧であり、比較電圧Vaが基準電圧Vrefよりも大きいため、パワーオン・リセット信号である出力電圧VOUTはLOW(GNDレベル)のままである。
続いて、時間TSF3で、電源電圧VDDが元のレベル(電源電圧VDDが低下していない状態)に復帰し始める。電源電圧VDDが上昇し始めると、電源電圧VDDに伴って比較電圧Vaが上昇し始め、能動状態である基準電圧生成部901により基準電圧Vrefも上昇を開始する。
電圧低下時と同様に、基準電圧Vrefが比較電圧Vaよりも急峻に立ち上がる。そうすると、時間TSF3aでは、ノードAの比較電圧Vaのレベルのほうがノードrefの基準電圧Vrefより低くなるためコンパレータ903の出力が反転し、パワーオン・リセット信号である出力電圧VOUTがHIGH(VDDレベル)に立ち上がる。
さらに、図15と同様に、電源電圧VDDが所定電圧以上であれば基準電圧Vrefは一定であるため、比較電圧Vaは電源電圧VDDとともに上昇するものの、基準電圧Vrefは電源電圧VDDが所定電圧に達すると一定電圧となる。そうすると、時間TSF3bでは、ノードAの比較電圧Va のレベルのほうがノードrefの基準電圧Vrefより高くなるため、コンパレータ903の出力が反転し、パワーオン・リセット信号である出力電圧VOUTがLOW(GNDレベル)に立ち下がる。
その後、時間TSF4以降は、再び電源電圧VDDが低下していない状態となる。時間TSF0と同様に、電源電圧VDDが一定であり、比較電圧Vaが基準電圧Vrefよりも大きいため、コンパレータ903は、パワーオン・リセット信号である出力電圧VOUTにLOW(GNDレベル)を出力し続ける。
図16では、従来のパワーオン・リセット回路900は、電圧低下時、時間TSF1aで基準電圧Vrefが比較電圧Vaよりも高くなるためパワーオン・リセット信号を立ち上げ、時間TSF1bで基準電圧Vrefが比較電圧Vaよりも低くなるためパワーオン・リセット信号を立ち下げる。さらに、電源上昇時、時間TSF3aで基準電圧Vrefが比較電圧Vaよりも高くなるためパワーオン・リセット信号を立ち上げ、時間TSF3bで基準電圧Vrefが比較電圧Vaよりも低くなるためパワーオン・リセット信号を立ち下げる。したがって、図16では、従来のパワーオン・リセット回路900は、通常の電源電圧の低下/上昇時に、正常にパワーオン・リセット信号(リセットパルス)を出力している。
図17は、従来のパワーオン・リセット回路900における瞬時電圧低下(瞬低)時の動作波形であり、再起動時、パワーオン・リセット信号(リセットパルス)を正常に出力できない場合の波形である。ここでは、電源VDDがGNDレベルより浮いたレベルまで急速に低下し、その後、元の電圧に急速に復帰する場合の動作を説明する。例えば、図17のような電源電圧の瞬低は、ノイズのほか、リモコンなどの電池交換などの場合に生じる。スーパーキャパシタ等を搭載した電源の瞬断では、図17のように、電源VDDがGNDレベルより浮いたレベルまで低下し、そのレベルから元のVDDのレベルへ復帰する。
まず、時間TS0は、電源電圧VDDが一定で低下していない状態である。図16と同様に、比較電圧Vaが基準電圧Vrefよりも大きいため、コンパレータ903により、パワーオン・リセット信号である出力電圧VOUTはLOW(GNDレベル)となっている。
続いて、時間TS1で電源電圧VDDが急峻に低下し始める。図16では、電源電圧VDDに伴って比較電圧Vaが低下した後のタイミングで基準電圧Vrefが低下したが、図17では、電源電圧VDDが急峻に低下するため、電源電圧VDDの低下に伴って、比較電圧Vaが低下するとともに、基準電圧Vrefもほぼ同時に低下する。比較電圧Vaとともに基準電圧Vrefも低下するため、比較電圧Vaが基準電圧Vrefよりも大きい状態が維持される。すなわち、ノードSTの制御電圧VstがHIGH(VDDレベル)のためPMOSトランジスタP4はオフであり、基準電圧Vrefも電源電圧VDD下降に伴い下降するが、R901〜904の抵抗値の設定により、比較電圧Va>基準電圧Vrefを保持した状態で下降する。このため、コンパレータ903はパワーオン・リセット信号である出力電圧VOUTにLOW(GNDレベル)を出力し続ける。
ここで、電源波形が急峻に低下するとは、電源波形がトランジスタの応答速度を超えて、時間t5から時間t1に電源が降下した場合であり、トランジスタの飽和特性から非線形飽和へ遷移することを示す。この際に、図15に示す基準電圧Vrefの波形は、時間t5→t4→t3→t2→t1の時間を飛び越えて、時間t5→t1の基準電圧Vrefの波形として遷移する波形を示す。
そのため、一例として、図17に示すように、基準電圧Vrefの波形は、TS0〜TS1または、TS4〜TS5は、トランジスタの飽和特性を示し、電源VDDに対し一定の基準電圧Vrefを示し、TS1〜TS2または、TS3〜TS4は、時間t1〜t2に示すような電源VDDに概ねVrefが比例するような、つまりトランジスタとして非飽和特性をしめす波形となる。
続いて、時間TS2で、電源電圧VDDが落ち込み下限(GNDレベルより浮いたレベル)まで低下する。図16と同様に、基準電圧Vref=(電源電圧VDD−抵抗素子R902の電位−ダイオードD901の電位VF)であり、比較電圧Vaが基準電圧Vrefよりも大きい状態が維持される。このため、コンパレータ903は、パワーオン・リセット信号である出力電圧VOUTにLOW(GNDレベル)を出力し続ける。
続いて、時間TS3で、電源電圧VDDが元のレベル(電源電圧VDDが低下していない状態)に復帰し始める。図16では、電源電圧VDDの上昇に伴って比較電圧Vaが緩やかに上昇し、基準電圧Vrefが急峻に上昇したが、図17では、電源電圧VDDが急峻に上昇するため、電源電圧VDDも急峻に上昇するとともに、基準電圧Vrefも上昇する。比較電圧Vaとともに基準電圧Vrefも上昇するため、比較電圧Vaが基準電圧Vrefよりも大きい状態が維持される。このため、コンパレータ903は、パワーオン・リセット信号である出力電圧VOUTにLOW(GNDレベル)を出力し続ける。
その後、時間TS4以降は、再び電源電圧VDDが低下していない状態となる。時間TS0と同様に、電源電圧VDDが一定であり、比較電圧Vaが基準電圧Vrefよりも大きいため、コンパレータ903は、パワーオン・リセット信号である出力電圧VOUTにLOW(GNDレベル)を出力し続ける。
このように、電源低下時の時間TS1から時間TS2にかけて、ノードAの比較電圧Vaのレベルの方がノードrefの基準電圧Vrefより常に高いため、コンパレータ903の出力電圧VOUTは常にLOW(GNDレベル)を出力し続ける。同様に、電源電圧上昇時の時間TS3から時間TS4にかけて、ノードAの比較電圧Vaのレベルの方がノードrefの基準電圧Vrefより常に高いため、コンパレータ903の出力電圧VOUTは常にLOW(GNDレベル)を出力し続ける。
したがって、従来のパワーオン・リセット回路900では、図17のように電源電圧VDDが急峻に変化した場合、比較電圧Va及び基準電圧Vrefは一定の傾きで低下/上昇するため、比較電圧Vaと基準電圧Vrefの大小関係が維持され交差することがない。したがって、従来のパワーオン・リセット回路900は、瞬低などによる電源電圧の低下/上昇時に、正常にパワーオン・リセット信号(リセットパルス)を出力できないという問題がある。
すなわち、従来のパワーオン・リセット回路900では、電源電圧VDDの瞬低によりVa>Vrefの電位関係を保持した状態で下降するため、パワーオン・リセット信号はLOW(GNDレベル)の状態が保持される。電源電圧下降時は、同じ電源電圧で動作している内部回路(半導体装置の内部回路)への供給電圧も異常となるため、パワーオン・リセット信号を活性化(HIGH(VDDレベル)に立ち上げ)にして内部回路をリセットする必要がある。しかし、従来のパワーオン・リセット回路900では、瞬低による電源下降時にパワーオン・リセット信号が変化しないため、内部回路が誤動作する恐れがある。
そこで、以下の実施の形態では、瞬低などにより電源電圧が低下した場合でも、正常にパワーオン・リセット信号(リセットパルス)の生成を可能にする。図1は、実施の形態に係るパワーオン・リセット回路の主要な構成を示している。
図1に示すように、実施の形態に係るパワーオン・リセット回路10は、基準電圧生成部11と、比較電圧生成部12と、出力部13と、比較電圧制御部14とを備えている。そして、基準電圧生成部11は、電源電圧に基づいて一定の基準電圧を生成し、比較電圧生成部12は、電源電圧に応じて変動する比較電圧を生成し、出力部13は、基準電圧と比較電圧との比較に基づいてパワーオン・リセット信号を出力し、比較電圧制御部14は、電源電圧が変動した場合に比較電圧と基準電圧との大小関係を逆転させることを主要な特徴としている。
このように、実施の形態では、電源電圧が低下した場合に比較電圧と基準電圧との大小関係を逆転させるため、瞬低のように急峻に電源が低下したり、電源が安定した状態からGNDよりも少し高い電位まで低下し再度上昇した場合でも、その電源の変動を検知し、パワーオン・リセット信号(リセットパルス)を正しく出力することができる。
したがって、パワーオン・リセット回路の不感帯を制御し、安定したリセット信号の提供ができる事が可能となり、半導体装置の内部回路の誤動作を防ぐことができる。
(実施の形態1)
以下、図面を参照して実施の形態1について説明する。図2は、本実施の形態に係る半導体装置100の構成例を示している。半導体装置100は、例えば、汎用マイコン、LCD(Liquid Crystal Display)表示制御用マイコン、モータ制御用マイコン等のマイクロコンピュータであるが、その他任意の機能を有する半導体装置であってもよい。
図2に示すように、半導体装置100は、パワーオン・リセット回路(POR回路)10、CPU(Central Processing Unit)20、論理回路・マクロ30を備えている。論理回路・マクロ30は、種々の論理演算を行う回路やメモリマクロなどである。なお、図1の構成は、一例であって、半導体装置に求められる特性や機能に応じて構成は異なっていても良く、パワーオン・リセット回路10を有していれば、その他の構成に制限はない。また、本実施の形態に限らずその他の実施の形態(実施の形態2など)においても、図2の半導体装置の構成としてもよい。
例えば、半導体装置100の外部端子を介して、もしくは、半導体装置100の内部の電源から1次電源(VDD)が入力され、パワーオン・リセット回路10、CPU20、論理回路・マクロ30に1次電源が供給される。
パワーオン・リセット回路10は、OUT用配線L2によりCPU20及び論理回路・マクロ30と接続されており、OUT用配線L2を介してパワーオン・リセット信号がCPU20及び論理回路・マクロ30へ供給される。また、パワーオン・リセット回路10の基準電圧Vrefを、ref用配線L1によりCPU20及び論理回路・マクロ30と接続し、ref用配線L1を介して基準電圧VrefがCPU20及び論理回路・マクロ30へ供給してもよい。
CPU20及び論理回路・マクロ30は、パワーオン・リセット回路10から供給される基準電圧Vrefにより動作するとともに、パワーオン・リセット回路10から供給されるパワーオン・リセット信号(リセットパルス)に応じてリセット動作を行う。
例えば、CPU20及び論理回路・マクロ30は、電源電圧VDDが低下しパワーオン・リセット信号が立ち上がると、リセット期間が開始されるため、必要となるデータ退避や回路動作を停止し、電源電圧VDDが上昇しパワーオン・リセット信号が立ち下がると、リセット期間が終了(リセット解除)するため、回路を初期設定して動作を開始する。本実施の形態では、パワーオン・リセット回路10により正確にパワーオン・リセット信号が生成されるため、瞬低時などでもCPU20及び論理回路・マクロ30の初期化を確実に行うことができ、誤動作を防止することができる。
図3は、本実施の形態に係るパワーオン・リセット回路10の構成を示している。図3のパワーオン・リセット回路10は、図14で示した従来のパワーオン・リセット回路900に対し、スタートアップ動作及び比較電圧Vaを切り替えるためのスイッチSW5であるPMOSトランジスタP6と、スイッチSW5の動作電圧を抵抗素子R5及びR6の抵抗分割点Bにより設定するSW電位生成部4とを有している。また、図3では、PMOSトランジスタP6によりノードSTの制御電圧Vstを遮断しスタートアップ動作を制御するため、図14における容量素子C901を有していない。
図3に示すように、本実施の形態に係るパワーオン・リセット回路(電源回路)10は、BGR(Band Gap Reference)回路6とコンパレータ3で構成されている。
BGR回路6は、電源電圧VDDに基づいて一定の基準電圧Vrefを生成するとともに、基準電圧Vrefと比較することでパワーオン・リセット信号を生成するための比較電圧Vaを生成する。BGR回路6は、基準電圧生成部1とスタートアップ回路2とSW電位生成部4とを有している。なお、高電位側電源電位(第1の電源電位)をVDD(以下、VDDと称する。)とし、低電位側電源電位(第2の電源電位)をGND(以下、GNDと称する。)とする。
スタートアップ回路2は、基準電圧生成部1のスタートアップ動作を制御する基準電圧制御部であるとともに、VDDに応じて変動する比較電圧Vaを生成する比較電圧生成部である。スタートアップ回路2は、抵抗素子R3及びR4と、PMOSトランジスタP4、P5及びP6とで構成されている。
スタートアップ回路2では、VDDとGNDの間に、PMOSトランジスタP5及びP6、抵抗素子R3及びR4が直列接続されている。PMOSトランジスタP6と抵抗素子R3の間のノードSTは、PMOSトランジスタP4を制御し、基準電圧生成部1のスタートアップ動作を制御するためのノードである。例えば、PMOSトランジスタP4は、スタートアップ動作時に、基準電圧生成部1のノードCへ電源電圧を供給するためのスタートアップトランジスタともいえる。抵抗素子R3と抵抗素子R4の間のノードAは、比較電圧Vaを生成し、比較電圧Vaをコンパレータ3に出力するためのノードである。例えば、抵抗素子R3及びR4は、比較電圧Vaを生成するための比較電圧生成抵抗ともいえる。
すなわち、PMOSトランジスタP5は、ソースがVDDに接続され、ゲートが基準電圧生成部1の共通ノードCTに接続され、ドレインがノードST2を介してPMOSトランジスタP6のソースに接続されている。PMOSトランジスタP6は、ゲートがSW電位生成部4のノードBに接続され、ドレインがノードSTを介してPMOSトランジスタP4のゲート及び抵抗素子R3の一端に接続されている。
PMOSトランジスタP4は、ソースがVDDに接続され、ドレインが基準電圧生成部1の共通ノードCに接続されている。抵抗素子R3の他端は、ノードAを介して抵抗素子R4の一端に接続されており、抵抗素子R4の他端はGNDに接続されている。さらに、ノードAは、コンパレータ3の負入力端に接続されている。
基準電圧生成部1は、電源電圧VDDが所定電圧以上の場合に一定の基準電圧Vrefを生成する。基準電圧生成部1は、PMOSトランジスタP1、P2及びP3と、NMOSトランジスタN1及びN2と、ダイオードD1と、抵抗素子R1及びR2とで構成されている。
基準電圧生成部1では、VDDとGNDの間に、PMOSトランジスタP1とNMOSトランジスタN1とが直列接続され、PMOSトランジスタP2とNMOSトランジスタN2と抵抗素子R1とが直列接続され、PMOSトランジスタP3と抵抗素子R2とダイオードD1とが直列接続されている。また、PMOSトランジスタP1〜P3の各ゲートとスタートアップ回路2のPMOSトランジスタP5のゲートとが共通接続されて、カレントミラー回路を構成している。NMOSトランジスタN1〜N2の各ゲートが共通接続されて、カレントミラー回路を構成している。PMOSトランジスタP3と抵抗素子R2の間のノードrefは、基準電圧Vrefを生成し、基準電圧Vrefをコンパレータ3の正入力端へ出力するためのノードである。
すなわち、PMOSトランジスタP1は、ソースがVDDに接続され、ゲートが共通ノードCTに接続され、ドレインが共通ノードCに接続されている。NMOSトランジスタN1は、ドレイン及びゲートが共通ノードCに接続され、ソースがGNDに接続されている。
PMOSトランジスタP2は、ソースがVDDに接続され、ゲート及びドレインが共通ノードCTに接続されている。NMOSトランジスタN2は、ドレインが共通ノードCTに接続され、ゲートが共通ノードCに接続され、ソースはノードNET1を介して抵抗素子R1の一端に接続され、抵抗素子R1の他端はGNDに接続されている。
PMOSトランジスタP3は、ソースがVDDに接続され、ゲートが共通ノードCTに接続され、ドレインがノードrefを介して抵抗素子R2の一端に接続されている。さらに、ノードrefは、コンパレータ3の正入力端に接続されている。抵抗素子R2の他端は、ノードNET2を介してダイオードD1のアノード側に接続され、ダイオードD1のカソード側はGNDに接続されている。
SW電位生成部4は、比較電圧制御部であり、電源電圧VDD(基準電圧Vref)に応じてスイッチSW5を切り替えるための動作電圧VBを生成する。SW電位生成部4は、ノードrefとGNDの間に直列接続された抵抗素子R5及びR6により構成されている。抵抗素子R5は、一端がノードrefに接続され、他端がノードBを介して抵抗素子R6の一端に接続されており、抵抗素子R6の他端がGNDに接続されている。例えば、抵抗素子R5及びR6は、電源電圧VDD(基準電圧Vref)に応じてスイッチSW5の動作を制御するための比較電圧制御抵抗ともいえる。
ノードBがPMOSトランジスタP6のゲートに接続されており、ノードBの動作電圧VBによりスイッチSW5を切り替え、比較電圧Va及びスタートアップ動作が制御される。ノードBの動作電圧VBは、直列接続された抵抗素子R5及びR6の分圧抵抗により設定される。
また、抵抗分割される抵抗素子R5及びR6の抵抗値は、基準電圧生成部1及びスタートアップ回路2の抵抗素子R3、R4、R1及びR2よりも十分大きい値に設定される。すなわち、抵抗素子R5及びR6は、基準電圧Vrefへの影響を抑えるため、基準電圧Vrefレベルが降下しない程度、つまり、抵抗素子R5及びR6に流れる電流によるVrefの電圧降下がない程度の抵抗値とすることが好ましい。
コンパレータ3は、出力部であり、基準電圧生成部1が生成した基準電圧Vrefと、スタートアップ回路2が生成した比較電圧Vaとを比較し、比較結果に基づいて、LOW(GNDレベル)または、HIGH(VDDレベル)のパワーオン・リセット信号を出力端子OUTへ出力する。例えば、コンパレータ3は、一般的に用いられる比較器で構成されている。コンパレータ3は、正入力端(非反転入力端)が基準電圧生成部1のノードrefに接続され、負入力端(反転入力端)がスタートアップ回路2のノードAに接続されている。
コンパレータ3は、ノードAの比較電圧Vaがノードrefの基準電圧Vrefよりも高い場合はLOW(GNDレベル)のパワーオン・リセット信号を出力し、ノードrefの基準電圧VrefよりもノードAの電圧Vaが低い場合はHIGH(VDDレベル)のパワーオン・リセット信号を出力する。
次に、本実施の形態に係るパワーオン・リセット回路10の動作について説明する。
図4A〜図4Cは、本実施の形態に係るパワーオン・リセット回路10における通常の電源降下/復旧時(オフセット起動時)の動作波形である。図4A〜図4Cは、従来のパワーオン・リセット回路900における図16の動作に対応しており、VDDがGNDレベルより浮いたレベルまで通常の速度で低下し、その後、元の電圧に通常の速度で復帰する場合の動作である。
図4A〜図4Cにおいて、VDDは電源電圧を示し、VaはノードAの電位である比較電圧を示し、VstはノードST(スタートアップ信号)の電位であるスタートアップ制御電圧を示し、Vrefはノードrefの電位である基準電圧を示し、VOUTはコンパレータ3からパワーオン・リセット信号として出力される出力端子OUTの出力電圧を示す。
まず、時間TSF0は、VDDが一定で低下していない状態である。VDDが安定している状態では、本実施の形態における基準電圧Vrefは、従来のパワーオン・リセット回路と同様に、NMOSトランジスタN1及びN2のゲート幅比、抵抗素子R1及びR2の抵抗比、ダイオードD1の順方向電圧VFにより一定となる(図4B)。また、本実施の形態における比較電圧Vaも、従来のパワーオン・リセット回路と同様に、VDDを抵抗素子R3及びR4により抵抗分圧した電圧となる(図4A)。したがって、比較電圧Vaが基準電圧Vrefよりも大きいため、コンパレータ3により、パワーオン・リセット信号である出力電圧VOUTはLOW(GNDレベル)となる(図4C)。
続いて、時間TSF1でVDDが下がり始める。パワーオン・リセット回路10では、比較電圧VaはVDDを抵抗素子R3及びR4により分圧した電圧であり、スタートアップ制御電圧Vstは抵抗素子R3及びR4により生じる電圧であるため、VDDの低下に伴い比較電圧Va及びスタートアップ制御電圧Vstも低下し始める(図4A)。一方、スタートアップ制御電圧VstはHIGH(VDDレベル)であるためPMOSトランジスタP4がオフであり、スタートアップ動作は停止されている。また、基準電圧生成部1が能動状態であり、VDDが所定電圧以上であれば一定の電圧となるため、VDDが低下し始めても、基準電圧VrefはVDDが所定電圧以下となるまでは変化しない(図4B)。
続いて、VDDが低下し続けると、時間TSF1aで、ノードBの電圧VBがPMOSトランジスタP6の閾値より小さく、すなわち、PMOSトランジスタP6の電圧VGSが閾値より小さくなる。そうすると、PMOSトランジスタP6が遮断するため、抵抗素子R3及びR4がGNDレベルにクランプされた状態つまりLOW(GNDレベル)クランプ状態となり、ノードAの比較電圧Va及びスタートアップ制御電圧VstはLOW(GNDレベル)まで低下する(図4A)。
また、スタートアップ制御電圧VstがLOW(GNDレベル)となるため、PMOSトランジスタP4が導通し、スタートアップ動作が開始する。すなわち、NMOSトランジスタN1及びN2が導通し、PMOSトランジスタP1、P2及びP3が導通して、VDDとともに基準電圧Vrefも低下し始める。基準電圧Vrefは、VDDと共に低下するものの、VDDとPMOSトランジスタP3の閾値電圧P3_vtから決まる電圧となる(図4B)。
そうすると、比較電圧VaがLOW(GNDレベル)となって、基準電圧Vrefより比較電圧Vaの電圧が低くなるため、コンパレータ3の出力が反転し、パワーオン・リセット信号である出力電圧VOUTがHIGH(VDDレベル)に立ち上る(図4C)。
続いて、時間TSF1bでVDD及び基準電圧Vrefが低下し続け、時間TSF2で、VDDが落ち込み下限(GNDレベルより浮いたレベル)となる。このとき、スタートアップ制御電圧VstがLOW(GNDレベル)であり、PMOSトランジスタP4が導通しているためスタートアップ動作状態のままである。このため、基準電圧Vrefは、VDD側の電位、すなわちVref=(VDD−|P3_vt(P3の閾値電圧)|)の電位が維持される(図4B)。また、VDDを分圧した電圧VBによりPMOSトランジスタP6が遮断しているため比較電圧VaがLOW(GNDレベル)のままである(図4A)。したがって、基準電圧Vrefより比較電圧Vaの電圧が低いためコンパレータ3はパワーオン・リセット信号として出力電圧VOUTにHIGH(VDDレベル)を出力し続ける(図4C)。
続いて、時間TSF3で、VDDが元のレベル(電源電圧VDDが低下していない状態)に復帰し始める。この状態でも、VDDを分圧した電圧VBによりPMOSトランジスタP6が遮断しているため比較電圧Va及びスタートアップ電圧VstがLOW(GNDレベル)のままである(図4A)。スタートアップ制御電圧VstがLOW(GNDレベル)でPMOSトランジスタP4が導通しておりスタートアップ動作状態であるため、VDDとともに基準電圧Vrefも上昇し始める(図4B)。また出力電圧VOUTは、HIGH(VDDレベル)であるため、VDDとともに上昇する(図4C)。
続いて、時間TSF3aでVDD及び基準電圧Vrefが上昇し続け、時間TSF3bで、ノードBの電圧VBがPMOSトランジスタP6の閾値以上、すなわち、PMOSトランジスタP6の電圧VGSが閾値以上になる。そうすると、PMOSトランジスタP6が導通して、VDDがノードSTへ供給され、ノードAの比較電圧Va及びスタートアップ電圧Vstが上昇する(図4A)。
また、スタートアップ電圧Vstが上昇し、PMOSトランジスタP4の閾値より小さくなると、PMOSトランジスタP4が遮断し、基準電圧生成部1はスタートアップ動作が停止し、能動状態となるため、基準電圧Vrefは一定の電圧となる(図4B)。
そうすると、比較電圧Vaが上昇して、基準電圧Vrefより比較電圧Vaの電圧が高くなるため、コンパレータの出力が反転し、パワーオン・リセット信号である出力電圧VOUTがLOW(GNDレベル)に立ち下がる(図4C)。
その後、時間TSF4以降は、再び電源電圧VDDが低下していない状態となる。時間TSF0と同様に、VDDが一定であり、基準電圧Vrefより比較電圧Vaが高いためコンパレータ3は、パワーオン・リセット信号である出力電圧VOUTにLOW(GNDレベル)を出力し続ける(図4C)。
図4A〜図4Cに示すように、パワーオン・リセット回路10は、電圧低下時、抵抗素子R5及びR6による電源電圧(基準電圧)の分圧電圧がPMOSトランジスタP6の閾値より小さくなると、時間TSF1aで、PMOSトランジスタP6がオフして比較電圧Vaを低下させ、基準電圧Vrefが比較電圧Vaよりも高くなるためパワーオン・リセット信号を立ち上げる。
さらに、電源上昇時、抵抗素子R5及びR6による電源電圧(基準電圧)の分圧電圧がPMOSトランジスタP6の閾値以上になると、時間TSF3bで、PMOSトランジスタP6がオンして比較電圧Vaを上昇させ、基準電圧Vrefが比較電圧Vaよりも低くなるためパワーオン・リセット信号を立ち下げる。
したがって、図4A〜図4Cでは、パワーオン・リセット回路10は、通常の電源電圧の低下/上昇時に、正常に電源電圧の低下/上昇を検出し、パワーオン・リセット信号(リセットパルス)を出力することができる。なお、電源電圧低下を検出した場合にパワーオン・リセット信号を立ち上げ、電源電圧上昇を検出した場合にパワーオン・リセット信号を立ち下げて、正常にパワーオン・リセット信号(リセットパルス)を生成する動作を、パワーオン・リセット信号(POR信号)検出可能動作とも称する。
図5A〜図5Cは、本実施の形態に係るパワーオン・リセット回路10における瞬低時の動作波形である。図5A〜図5Cは、従来のパワーオン・リセット回路900における図17の動作に対応しており、VDDがGNDレベルより浮いたレベルまで急速に低下し、その後、元の電圧に急速に復帰する場合の動作である。
まず、時間TS0は、VDDが一定で低下していない状態である。図4A〜図4Cと同様に、比較電圧Vaが基準電圧Vrefよりも大きいため、コンパレータ3により、パワーオン・リセット信号である出力電圧VOUTはLOW(GNDレベル)となる(図5C)。
続いて、時間TS1でVDDが急峻に低下し始める。図4Bでは、VDDに伴って比較電圧Va及びスタートアップ制御電圧Vstが低下した後のタイミングで基準電圧Vrefが低下したが、図5Bでは、VDDが急峻に低下するため、VDDの低下に伴って、比較電圧Va及びスタートアップ制御電圧Vstが急峻に低下するとともに、基準電圧Vrefもほぼ同時に低下する(図5A、図5B)。
続いて、VDDが低下し続けると、時間TS1aで、ノードBの電圧VBがPMOSトランジスタP6の閾値より小さくなる。そうすると、図4A〜図4Cと同様に、PMOSトランジスタP6が遮断し、ノードAの比較電圧Va及びスタートアップ制御電圧VstはLOW(GNDレベル)となる(図5A)。また、スタートアップ制御電圧VstがLOW(GNDレベル)となるため、PMOSトランジスタP4が導通し、基準電圧生成部1はスタートアップ動作が開始し、基準電圧Vrefは、VDDとPMOSトランジスタP3の閾値電圧P3_vtから決まる電圧となる(図5B)。そうすると、基準電圧Vrefより比較電圧Vaの電圧が低くなるため、コンパレータ3の出力が反転し、パワーオン・リセット信号である出力電圧VOUTがHIGH(VDDレベル)に立ち上がる(図5C)。
続いて、時間TS2で、VDDが落ち込み下限(GNDレベルより浮いたレベル)となる。図4A〜図4Cと同様に、時間TS2から時間TS3では、比較電圧Vaの電圧はLOW(GNDレベル)であり、基準電圧Vref=(VDD−|P3_vt(P3の閾値電圧)|)であり、基準電圧Vrefより比較電圧Vaの電圧が低いためコンパレータ3はパワーオン・リセット信号として出力電圧VOUTにHIGH(VDDレベル)を出力し続ける(図5C)。
続いて、時間TS3で、VDDが元のレベル(電源電圧VDDが低下していない状態)に復帰し始める。図4A〜図4Cと同様に、VDDとともに基準電圧Vrefも上昇し始め、時間TS3aで、ノードBの電圧VBがPMOSトランジスタP6の閾値以上になる。そうすると、PMOSトランジスタP6が導通してノードAの比較電圧Va及びスタートアップ電圧Vstが上昇し、基準電圧Vrefより比較電圧Vaの電圧が高くため、コンパレータ3の出力が反転し、パワーオン・リセット信号である出力電圧VOUTがLOW(GNDレベル)に立ち下がる(図5C)。
その後、時間TS4以降は、再び電源電圧VDDが低下していない状態となる。時間TS0と同様に、VDDが一定であり、基準電圧Vrefより比較電圧Vaが高いためコンパレータ3は、パワーオン・リセット信号である出力電圧VOUTにLOW(GNDレベル)を出力し続ける(図5C)。
図5A〜図5Cに示すように、パワーオン・リセット回路10は、図4A〜図4Cと同様に、電源電圧が急峻に低下した場合でも、抵抗素子R5及びR6による電源電圧(基準電圧)の分圧電圧がPMOSトランジスタP6の閾値より小さくなると、時間TS1aで、PMOSトランジスタP6がオフして比較電圧Vaを低下させ、基準電圧Vrefが比較電圧Vaよりも高くなるためパワーオン・リセット信号を立ち上げる。
さらに、電源電圧が急峻に上昇した場合でも、抵抗素子R5及びR6による電源電圧(基準電圧)の分圧電圧がPMOSトランジスタP6の閾値以上になると、時間TS3aで、PMOSトランジスタP6がオンして比較電圧Vaを上昇させ、基準電圧Vrefが比較電圧Vaよりも低くなるためパワーオン・リセット信号を立ち下げる。
したがって、図5A〜図5Cでは、パワーオン・リセット回路10は、図4A〜図4Cと同様に、瞬低時の電源電圧の低下/上昇時にも、正常に電源電圧の低下/上昇を検出し、パワーオン・リセット信号(リセットパルス)を出力することができる。
以上のように、従来のパワーオン・リセット回路では、1次電源であるVDDが外部要因で瞬低等した場合に、パワーオン・リセット信号(リセットパルス)を正常に生成することができなかった。
これに対し、本実施の形態では、パワーオン・リセット回路において、比較電圧Vaを切り替えるスイッチSW5(PMOSトランジスタP6)と電源電圧(基準電圧)の分圧電圧に応じてスイッチSW5を制御するSW電位生成部4を備える構成とした。これにより、電源電圧が低下した場合には比較電圧Vaを低下させて、比較電圧Vaと基準電圧Vrefの大小関係が切り替わり、電源電圧が上昇した場合には比較電圧Vaを上昇させて、比較電圧Vaと基準電圧Vrefの大小関係が切り替わる。
したがって、瞬低などにより電源電圧が急峻に低下/上昇した場合でも、パワーオン・リセット信号検出可能動作が働き、正常にパワーオン・リセット信号(リセットパルス)を生成し出力することができる。そして、電源が緩やかに変化した場合にも、本来のパワーオン・リセット回路)の動作を妨げることなくパワーオン・リセット信号検出可能動作を行うことができる。
また、スタートアップ回路2を遮断するスイッチSW5とSW電位生成部4を用いることで複雑な回路を追加することなく、また、BGR回路6の抵抗素子や消費電流を大きく増加させることもなく、パワーオン・リセット回路の出力である出力電圧VOUTを変化させ、パワーオン・リセット信号検出可能動作を可能にした。
さらに、電源電圧の低下/上昇時に正確にパワーオン・リセット信号を生成するため、内部回路は、HIGH(VDDレベル)とLOW(GNDレベル)の切り替わり目である立ち上がり及び立ち下りを検知できるため、確実にリセット動作(起動動作)を実行することができ、誤動作を防ぐことができる。
(実施の形態2)
以下、図面を参照して本実施の形態について説明する。図6は、本実施の形態に係るパワーオン・リセット回路10の構成を示している。実施の形態1との差異を説明すると、本実施の形態に係るパワーオン・リセット回路10は、実施の形態1の図3の構成に加えて、遅延回路7と、NAND回路NA1から構成される出力マスク回路3aを備えている。また、コンパレータ3と出力マスク回路3aとはPORD生成部(パワーオン・リセット信号生成部)3bを構成している。PORD生成部3bは、スタートアップ信号STを遅延させたタイミングでパワーオン・リセット信号を出力する出力部である。
遅延回路7は、ノードST(PMOSトランジスタP6のドレイン)のスタートアップ信号STを遅延させた遅延信号ST_DLYを生成する回路である。遅延回路7は、入力端にノードSTが接続されてスタートアップ信号STが入力され、出力端がNAND回路NA1の一方の入力端に接続されてスタートアップ信号STの遅延信号ST_DLYを出力する。
コンパレータ3は、実施の形態1とは異なり、負入力端(反転入力端)がノードrefに接続され、正入力端(非反転入力端)がノードAに接続されている。コンパレータ3は、ノードAの比較電圧Vaが基準電圧Vrefよりも高い場合はHIGH(VDDレベル)の比較結果信号(Vfl1)をNAND回路NA1へ出力し、ノードrefの基準電圧VrefよりもノードAの比較電圧Vaが低い場合にはLOW(GNDレベル)の比較結果信号(Vfl1)をNAND回路NA1へ出力する。
出力マスク回路3aを構成するNAND回路NA1は、一方の入力端に遅延回路7から遅延信号ST_DLYが入力され、他方の入力端にコンパレータ3からのノードFL1の比較結果信号(Vfl1)が入力され、2入力をNAND演算して、パワーオン・リセット信号として出力端子OUTへ出力する。すなわち、図6では、スタートアップ信号STを遅延させた遅延信号により、パワーオン・リセット信号を出力する出力マスク回路3aを制御している。
図7は、図6のパワーオン・リセット回路10における遅延回路7の構成例を示している。なお、図7は遅延回路7の一例であり、この構成に限らず、入力信号を遅延可能な構成であればよい。
図7に示すように、一般的に用いられる複数段のインバータ遅延回路を用いて構成可能である。例えば、遅延回路7は、入力端子IN_Dと出力端子OUT_Dに4段のインバータINV1〜INV4が直列接続されている。また、インバータINV1〜INV4の各出力ノードとGNDとの間には、それぞれ容量素子C1〜C4が接続されている。
遅延回路7の遅延時間tdelayは、インバータINVの段数や容量素子Cの容量により任意に設定することができる。すなわち、インバータINVは4段に限らずその他の段数としてもよい。容量素子については、ここでは、各インバータINVの出力に接続して分布定数的な構成としているが、各段のインバータに接続してもよいし、一つの段のインバータに集中定数的に接続してもよく、さらに、間欠的に接続してもよい。また、ヒステリシス機能を有するインバータINVを用いて、入力信号の立ち上りに対する遅延と、入力信号の立ち下りに対する遅延が異なるようにすることで、パワーオン・リセット信号の出力タイミングをより詳細に調整してもよい。
図8A〜図8Dは、本実施の形態に係るパワーオン・リセット回路10における瞬低時の動作波形である。図8A〜図8Dは、実施の形態1の図5A〜図5Cと同様に、VDDがGNDレベルより浮いたレベルまで急速に低下し、その後、元の電圧に急速に復帰する場合の動作である。なお、本実施の形態における、図4A〜図4Cのような通常の傾きで電源降下/復旧した場合の動作は、図8A〜図8Dと同様のため説明を省略する。
図8A〜図8Dにおいて、VstはノードSTのスタートアップ信号(スタートアップ制御電圧)を示し、Vst_dlyはスタートアップ信号(スタートアップ制御電圧)の遅延信号を示し、Vfl1はコンパレータ3によるノードFL1の比較結果電圧を示し、VOUTはNAND回路NA1からパワーオン・リセット信号として出力される出力端子OUTの出力電圧を示す。
まず、時間TS0は、VDDが一定で低下していない状態である。比較電圧Vaが基準電圧Vrefよりも大きいため(図8B)、コンパレータ3は、比較結果電圧Vfl1にHIGH(VDDレベル)を出力する(図8C)。また、スタートアップ制御電圧Vstの遅延信号Vst_dlyは抵抗素子R3及びR4により生じる電圧である(図8A)。したがって、NAND回路NA1は、比較結果電圧Vfl1がHIGH(VDDレベル)であり遅延信号Vst_dlyがHIGH(VDDレベル)であるため、パワーオン・リセット信号である出力電圧VOUTにLOW(GNDレベル)を出力する(図8D)。
続いて、時間TS1にVDDが急峻に低下し始める。図5A〜図5Cと同様に、VDDが急峻に低下するため、VDDの低下に伴って、比較電圧Va及びスタートアップ制御電圧Vstが急峻に低下するとともに、基準電圧Vrefもほぼ同時に低下する(図8A、図8B)。このため、VDDとともに比較結果電圧Vfl1も低下する(図8C)。そうすると、比較結果電圧Vfl1はHIGH(VDDレベル)であり、遅延信号Vst_dlyもHIGH(VDDレベル)であるため、NAND回路NA1はパワーオン・リセット信号である出力電圧VOUTにLOW(GNDレベル)を出力し続ける(図8D)。
続いて、VDDが低下し続けると、時間TS1aで、図5A〜図5Cと同様に、ノードBの電圧VBがPMOSトランジスタP6の閾値より小さくなるため、PMOSトランジスタP6が遮断し、ノードAの比較電圧Va及びスタートアップ制御電圧VstはLOW(GNDレベル)となる(図8A)。また、スタートアップ制御電圧VstがLOW(GNDレベル)となるため、PMOSトランジスタP4が導通し、基準電圧生成部1はスタートアップ動作が開始し、基準電圧Vrefは、VDDとPMOSトランジスタP3の閾値電圧P3_vtから決まる電圧となる(図8B)そうすると、基準電圧Vrefより比較電圧Vaの電圧が低くなるため、コンパレータ3は、比較結果電圧Vfl1をLOW(GNDレベル)に立ち下げる(図8C)。したがって、NAND回路NA1は、比較結果電圧Vfl1がLOW(GNDレベル)であり、遅延信号Vst_dlyがHIGH(VDDレベル)であるため、パワーオン・リセット信号である出力電圧VOUTをHIGH(VDDレベル)に立ち上げる(図8D)。
続いて、時間TS2で、VDDが落ち込み下限(GNDレベルより浮いたレベル)となる。比較電圧Vaの電圧はLOW(GNDレベル)であり、基準電圧Vrefより比較電圧Vaの電圧が低いためコンパレータ3の比較結果電圧Vfl1は、LOW(GNDレベル)のままである(図8C)。比較結果電圧Vfl1がLOW(GNDレベル)であり、遅延信号Vst_dlyはHIGH(VDDレベル)のままであるため、NAND回路NA1は、パワーオン・リセット信号である出力電圧VOUTにHIGH(VDDレベル)を出力し続ける(図8D)。
続いて、時間TS2aで、スタートアンプ制御電圧Vstの低下からtdelay経過するため、遅延信号Vst_dlyがLOW(GNDレベル)に低下する(図8A)。比較電圧Vaの電圧はLOW(GNDレベル)であり、基準電圧Vrefより比較電圧Vaの電圧が低いためコンパレータ3の比較結果電圧Vfl1は、LOW(GNDレベル)のままである(図8C)。比較結果電圧Vfl1がLOW(GNDレベル)であり、遅延信号Vst_dlyがLOW(GNDレベル)であるため、NAND回路NA1は、パワーオン・リセット信号である出力電圧VOUTにHIGH(VDDレベル)を出力し続ける(図8D)。
続いて、時間TS3で、VDDが元のレベル(電源電圧VDDが低下していない状態)に復帰し始める。図5A〜図5Cと同様に、VDDとともに基準電圧Vrefも上昇し始め、時間TS3aで、ノードBの電圧VBがPMOSトランジスタP6の閾値以上になる。そうすると、PMOSトランジスタP6が導通して比較電圧Va及びスタートアップ制御電圧Vstが上昇し、基準電圧Vrefより比較電圧Vaの電圧が高くなるため、コンパレータ3は、比較結果電圧Vfl1をHIGH(VDDレベル)に立ち上げる(図8C)。比較結果電圧Vfl1はHIGH(VDDレベル)となるが、遅延信号Vst_dlyがLOW(GNDレベル)のままであるため、NAND回路NA1は、パワーオン・リセット信号である出力電圧VOUTにHIGH(VDDレベル)を出力し続ける(図8D)。
続いて、時間TS4で電源電圧VDDが元の電圧まで上昇して一定となり、比較電圧Va、スタートアップ制御電圧Vst、基準電圧Vrefも一定となる。基準電圧Vrefより比較電圧Vaの電圧が高いため、比較結果電圧Vfl1がHIGH(VDDレベル)であるが、遅延信号Vst_dlyがLOW(GNDレベル)のままであるため、NAND回路NA1は、パワーオン・リセット信号である出力電圧VOUTにHIGH(VDDレベル)を出力し続ける(図8D)。
続いて、時間TS5で、スタートアンプ制御電圧Vstの上昇からtdelay経過するため、遅延信号Vst_dlyが上昇する(図8A)。基準電圧Vrefより比較電圧Vaの電圧が高いため、比較結果電圧Vfl1がHIGH(VDDレベル)であり、遅延信号Vst_dlyがHIGH(VDDレベル)となるため、NAND回路NA1は、パワーオン・リセット信号である出力電圧VOUTをLOW(GNDレベル)に立ち下げる(図8D)。時間TS5以降は、VDDが安定したままで、各信号も変化しないため、出力電圧VOUTもLOW(GNDレベル)のままとなる。
図8A〜図8Dに示すように、パワーオン・リセット回路10は、電源電圧が急峻に低下した場合、抵抗素子R5及びR6による電源電圧(基準電圧)の分圧電圧がPMOSトランジスタP6の閾値より小さくなると、時間TS1aで、PMOSトランジスタP6がオフして比較電圧Vaを低下させ、基準電圧Vrefが比較電圧Vaよりも高くなるためパワーオン・リセット信号を立ち上げる。
さらに、電源電圧が急峻に上昇した場合、抵抗素子R5及びR6による電源電圧(基準電圧)の分圧電圧がPMOSトランジスタP6の閾値以上になると、時間TS3aで、PMOSトランジスタP6がオンして比較電圧Vaを上昇させ、基準電圧Vrefが比較電圧Vaよりも低くなる。時間TS3aから遅延時間tdelayの間、ノードFL1はHIGH(VDDレベル)であり、スタートアップ信号STの遅延信号ST_DLYはLOW(GNDレベル)であるため、パワーオン・リセット信号はHIGH(VDDレベル)である。そして、遅延時間tdelay経過後の時間TS5で、遅延信号ST_DLYが上昇する。ノードFL1及び遅延信号ST_DLYがHIGH(VDDレベル)となるため、NAND論理により、パワーオン・リセット信号を立ち下げる。
つまり、パワーオン・リセット回路の出力である出力電圧VOUTが出力マスク回路3aによりマスクされるために、BGR回路6の出力のノードrefの電位である基準電圧Vrefが十分安定した状態の時間TS5で、パワーオン・リセット回路の出力電圧VOUTにLOW(GNDレベル)を出力する。
以上のように、本実施の形態では、BGR回路6のスタートアップ信号STがHIGH(VDDレベル)を出力してから、遅延時間tdelay経過した後、パワーオン・リセット回路の出力OUTを有効にすることとした。これにより、電源が急峻に立ち上がった場合でも、BGR回路6の出力(基準電圧Vref)が十分安定した後に、パワーオン・リセット回路の出力である出力電圧VOUTを変化させる。したがって、正常にパワーオン・リセット信号検出可能動作を行うことができるとともに、電源が安定した状態で内部回路をリセット動作(起動動作)させることができ、より誤動作を防ぐことができる。
(実施の形態3)
以下、図面を参照して本実施の形態について説明する。本実施の形態では、パワーオン・リセット回路にて1次電源に基づいて2次電源を生成し出力する構成について説明する。
図9は、本実施の形態に係る半導体装置100の構成例を示している。図9の半導体装置100は、実施の形態1の図2の半導体装置100と比べて、1次電源の他に2次電源を有している。図9に示すように、半導体装置100は、図2と同様に、パワーオン・リセット回路(POR回路)10、CPU20、論理回路・マクロ30を備えている。なお、本実施の形態に限らずその他の実施の形態(実施の形態4や5など)においても、図9の半導体装置の構成としてもよい。
例えば、半導体装置100の外部端子を介して、もしくは、半導体装置100の内部の電源から1次電源(VDD)が入力され、パワーオン・リセット回路10に1次電源が供給され、CPU20、論理回路・マクロ30にパワーオン・リセット回路10から生成された2次電源が供給される。
パワーオン・リセット回路10は、REGOUT用配線L3により2次電源配線と接続されており、REGOUT用配線L3を介して2次電源電圧Vregout(出力REGOUTの電圧)としてCPU20及び論理回路・マクロ30へ供給される。パワーオン・リセット回路10は、OUT用配線L2によりCPU20及び論理回路・マクロ30と接続されており、OUT用配線L2を介してパワーオン・リセット信号がCPU20及び論理回路・マクロ30へ供給される。また、パワーオン・リセット回路10の基準電圧Vrefを、ref用配線L1によりCPU20及び論理回路・マクロ30と接続し、ref用配線L1を介して基準電圧VrefがCPU20及び論理回路・マクロ30へ供給することも可能であり、使用する場合もある。本実施の形態においても、図2の半導体装置と同様、パワーオン・リセット回路10により正確にパワーオン・リセット信号が生成されるため、瞬低時などでもCPU20及び論理回路・マクロ30の初期化を確実に行うことができ、誤動作を防止することができる。
図10は、本実施の形態に係るパワーオン・リセット回路10の構成を示している。実施の形態2との差異を説明すると、本実施の形態に係るパワーオン・リセット回路10は、実施の形態2の図6の構成に加えて、2次電源生成部9を備えている。
2次電源生成部9は、BGR回路6の基準電圧Vrefに基づいて2次電源(Vregout)を生成し、出力端子REGOUTへ出力する。2次電源生成部9は、オペアンプ8と抵抗素子RS1、RS2及びRS3で構成されている。
オペアンプ8は、正入力端がノードrefに接続され、負入力端がノードFBと抵抗RS1を介してオペアンプの出力端とフィードバック接続され、さらに出力端は出力端子REGOUTに接続されている。
出力端子REGOUTとGNDとの間には、抵抗素子RS1、RS2、RS3が直列接続されている。出力端子REGOUTは抵抗素子RS1の一端に接続され、抵抗素子RS1の他端はノードFBに接続されている。ノードFBは、オペアンプ8の負入力端に接続されると共に、抵抗素子RS2の一端にも接続されている。抵抗素子RS2の他端は、ノードDを介して抵抗素子RS3の一端に接続されており、抵抗素子RS3の他端はGNDに接続されている。
抵抗素子RS1、RS2及びRS3は、2次電源を生成する帰還抵抗である。スタートアップ動作を遮断するPMOSトランジスタP6のゲートは、帰還抵抗素子RS2及びRS3の分割点であるノードDに接続される。また、オペアンプ8は、一般的に用いられるボルテージ・フォロワを用いている。
すなわち、2次電源生成部9の抵抗素子RS2及びRS3がSW電位生成部4aを構成する。2次電源電圧Vregoutを抵抗素子RS2及びRS3により分圧した分圧電圧によって、PMOSトランジスタP6を制御する。実施の形態2の図8A〜図8Dと同様に、ノードDは安定した電圧に設定されるため、スタートアップの遮断およびパワーオン・リセット信号検出可能動作は同じになる。
図6の実施の形態2に対し、BGR回路6の出力を増幅し2次電源電圧Vregoutを生成するオペアンプ8および帰還抵抗素子RS1,RS2,RS3を元々備えている構成に対しては、抵抗素子の増加、消費電流の増加は全く無い。
以上のように、本実施の形態では、実施の形態2の構成に対し、2次電源生成部を加えることで、1次電源に基づいて2次電源を生成する構成とした。これにより、2次電源を生成する電源回路においても、実施の形態1及び2と同様に、正常にパワーオン・リセット信号検出可能動作を行うことができ、また、電源が安定した状態でパワーオン・リセット信号を生成することができる。さらに、2次電源に基づいてスイッチSW5(PMOSトランジスタP6)を制御することとしたため、1次電源と2次電源に遅延等がある場合でも、2次電源に基づいて比較電圧やスタートアップ動作を制御できるため、精度よくパワーオン・リセット信号を生成することができる。
(実施の形態4)
以下、図面を参照して本実施の形態について説明する。図11は、本実施の形態に係るパワーオン・リセット回路10の構成を示している。実施の形態3との差異を説明すると、本実施の形態に係るパワーオン・リセット回路10は、実施の形態3の図10の構成と比べて、パワーオン・リセット検出用コンパレータ3の正入力端を、2次電源生成部9の帰還抵抗の分割点であるノードF2に接続し、パワーオン・リセット検出用コンパレータ3の負入力端をBGR6のノードrefに接続する。また、本実施の形態では、ノードAにおける比較電圧Vaは不要であるため、図10における抵抗素子R3及びR4に代えて、抵抗素子R34を備えている。
2次電源生成部9は、図10の抵抗素子RS1に代えて、抵抗素子RS11及びRS12を有しており、オペアンプ8と抵抗素子RS11、RS12、RS2及びRS3で構成されている。 オペアンプ8は、正入力端がノードrefに接続され、負入力端がノードFBと抵抗素子R12,11を介して出力端とフィードバック接続され、さらに出力端は出力端子REGOUTに接続されている。
出力端子REGOUTとGNDとの間には、抵抗素子RS11、RS12、RS2、RS3が直列接続されている。出力端子REGOUTは抵抗素子RS11の一端に接続され、抵抗素子RS11の他端はノードF2を介して抵抗素子RS12の一端に接続されている。抵抗素子RS12の他端は、ノードFBを介して抵抗素子RS2の一端に接続され、抵抗素子RS2の他端はノードDを介して抵抗素子RS3の一端に接続されており、抵抗素子RS3の他端はGNDに接続されている。
抵抗素子RS11、RS12、RS2及びRS3は、2次電源を生成する帰還抵抗である。スタートアップ動作を遮断するPMOSトランジスタP6のゲートは、帰還抵抗素子RS2及びRS3で構成されるSW電位生成部4aの分割点であるノードDに接続される。また、オペアンプ8は、一般的に用いられるボルテージ・フォロワを用いている。コンパレータ3の正入力端を、2次電源生成部9の帰還抵抗の分割点であるノードF2に接続する。
本実施の形態では、抵抗素子RS11及びRS12の間のノードF2の電圧Vf2が比較電圧であり、コンパレータ3によってノードF2の電圧Vf2と基準電圧Vrefが比較される。すなわち、抵抗素子RS11、RS12、RS2及びRS3は、比較電圧を生成する比較電圧生成部ともいえる。
Vref接点と、REGOUT接点についている安定化容量値の違いから、VDDの落ち込みの影響は同様に発生するが、REGOUTのほうがVrefより滑らかになるため、Vrefの方が電源傾きは急峻となる。例えば、一般的に、出力端子REGOUTの負荷容量は、ノードrefよりも10倍程度であるが、その他任意の容量でもよい。
パワーオン・リセット回路10における各素子の設定例を説明する。なお、各素子の設定値や比率は、比率は適度に変更してもよい。
例えば、基準電圧生成部1及びスタートアップ回路2におけるPMOSトランジスタのミラー比を、P5:P1:P2:P3=1:1:1:2とする。各抵抗の抵抗値を、R34=250MΩ、R1=5.4MΩ、R2=32.4MΩとする。このミラー比及び抵抗値により、基準電圧Vrefを所望の値に設定することができる。
PMOSトランジスタP4のサイズは、L(チャネル長)をNMOSトランジスタN1のLよりも長く(Lを太く)することが好ましい。スタートアップ時に、PMOSトランジスタP4がオンしてノードCへVDD電位を供給し、さらに、NMOSトランジスタN1がオンしてノードVの電位をGNDへ引き込むことから、トランジスタの駆動能力比をP4<N1とするために、PMOSトランジスタP4のLを長くする。
また、2次電源生成部9における各抵抗の抵抗比を、RS3:RS2:RS12:RS11=3:4:3:3とする。この抵抗比により、コンパレータ3に入力される比較電圧及びスイッチSW5を切り替える動作電圧を所望の値に設定することができる。
図12A〜図12Dは、本実施の形態に係るパワーオン・リセット回路10における瞬低時の動作波形である。図12A〜図12Dは、実施の形態2の図8A〜図8Dと同様に、VDDがGNDレベルより浮いたレベルまで急速に低下し、その後、元の電圧に急速に復帰する場合の動作である。なお、本実施の形態における、図4A〜図4Cのような通常の傾きで電源降下/復旧した場合の動作は、図12A〜図12Dと同様のため説明を省略する。
図12A〜図12Dにおいて、Vregoutは、2次電源生成部9のオペアンプ8から2次電源として出力される2次電源電圧である。なお、実際には、コンパレータ3は、基準電圧VrefとノードF2の電圧Vf2とを比較するが、ここでは、2次電源電圧VregoutとVregoutを分圧した電圧Vf2とは同じ電圧として、2次電源電圧Vregoutと基準電圧Vrefの大小関係に着目して説明する。
まず、時間TS0は、VDDが一定で低下していない状態である。基準電圧Vrefが2次電源電圧Vregoutよりも大きいため(図12B)、コンパレータ3は、比較結果電圧Vfl1にHIGH(VDDレベル)を出力する(図12C)。また、スタートアップ制御電圧Vstの遅延信号Vst_dlyは抵抗素子R34により生じる電圧である(図12A)。したがって、NAND回路NA1は、比較結果電圧Vfl1がHIGH(VDDレベル)であり遅延信号Vst_dlyがHIGH(VDDレベル)であるため、パワーオン・リセット信号である出力電圧VOUTにLOW(GNDレベル)を出力する(図12D)。
続いて、時間TS1にVDDが急峻に低下し始める。図12A〜図12Dと同様に、電源電圧VDDが急峻に低下するため、電源電圧VDDの低下に伴って、スタートアップ制御電圧Vstが急峻に低下するとともに、基準電圧Vrefも低下する。そうすると、2次電源電圧Vregoutも低下する(図12B)。電源電圧VDDとともに比較結果電圧Vfl1も低下し、比較結果電圧Vfl1はHIGH(VDDレベル)であり、遅延信号Vst_dlyもHIGH(VDDレベル)であるため、NAND回路NA1はパワーオン・リセット信号である出力電圧VOUTにLOW(GNDレベル)を出力し続ける(図12D)。
続いて、VDDが低下し続けると、2次電源電圧Vregoutも低下するため、時間TS1aで、ノードDの電圧VDがPMOSトランジスタP6の閾値より小さくなるため、PMOSトランジスタP6が遮断し、スタートアップ制御電圧VstはLOW(GNDレベル)となる(図12A)。また、2次電源電圧Vregoutは緩やかに低下し、基準電圧Vrefの方が急峻に低下するため、時間TS1aで、基準電圧Vrefと2次電源電圧Vregoutの大小関係が逆転する(図12B)。そうすると、2次電源電圧Vregoutより基準電圧Vrefの電圧が低くなるため、コンパレータ3は、比較結果電圧Vfl1をLOW(GNDレベル)に立ち下げる(図12C)。したがって、NAND回路NA1は、比較結果電圧Vfl1がLOW(GNDレベル)であり、遅延信号Vst_dlyがHIGH(VDDレベル)であるため、パワーオン・リセット信号である出力電圧VOUTをHIGH(VDDレベル)に立ち上げる(図12D)。
続いて、時間TS2で、VDDが落ち込み下限(GNDレベルより浮いたレベル)となる。2次電源電圧Vregoutより基準電圧Vrefの電圧が低いためコンパレータ3の比較結果電圧Vfl1は、LOW(GNDレベル)のままである(図12C)。比較結果電圧Vfl1がLOW(GNDレベル)であり、遅延信号Vst_dlyはHIGH(VDDレベル)のままであるため、NAND回路NA1は、パワーオン・リセット信号である出力電圧VOUTにHIGH(VDDレベル)を出力し続ける(図12D)。
続いて、時間TS2aで、スタートアンプ制御電圧Vstの低下からtdelay経過するため、遅延信号Vst_dlyが低下する(図12A)。2次電源電圧Vregoutより基準電圧Vrefの電圧が低いためコンパレータ3の比較結果電圧Vfl1は、LOW(GNDレベル)のままである(図12C)。比較結果電圧Vfl1がLOW(GNDレベル)であり、遅延信号Vst_dlyがLOW(GNDレベル)であるため、NAND回路NA1は、パワーオン・リセット信号である出力電圧VOUTにHIGH(VDDレベル)を出力し続ける(図12D)。
続いて、時間TS3で、VDDが元のレベル(電源電圧VDDが低下していない状態)に復帰し始める。VDDとともに基準電圧Vrefも上昇し始め、2次電源電圧Vregoutも上昇し始めるため、時間TS3aで、ノードDの電圧VDがPMOSトランジスタP6の閾値以上になり、PMOSトランジスタP6が導通してスタートアップ制御電圧Vstが上昇する(図12A)。また、次電源電圧Vregoutは緩やかに上昇し、基準電圧Vrefの方が急峻に上昇するため、時間TS3aで、基準電圧Vrefと2次電源電圧Vregoutの大小関係が逆転する(図12B)。そうすると、2次電源電圧Vregoutより基準電圧Vrefの電圧が高くなるため、コンパレータ3は、比較結果電圧Vfl1をHIGH(VDDレベル)に立ち上げる(図12C)。比較結果電圧Vfl1はHIGH(VDDレベル)となるが、遅延信号Vst_dlyがLOW(GNDレベル)のままであるため、NAND回路NA1は、パワーオン・リセット信号である出力電圧VOUTにHIGH(VDD)レベルを出力し続ける(図12D)。
続いて、時間TS4で電源電圧VDDが元の電圧まで上昇して一定となり、スタートアップ制御電圧Vst、基準電圧Vref、2次電源電圧Vregoutも一定となる。2次電源電圧Vregoutより基準電圧Vrefの電圧が高いため、比較結果電圧Vfl1がHIGH(VDDレベル)であるが、遅延信号Vst_dlyがLOW(GNDレベル)のままであるため、NAND回路NA1は、パワーオン・リセット信号である出力電圧VOUTにHIGH(VDDレベル)を出力し続ける(図12D)。
続いて、時間TS5で、スタートアンプ制御電圧Vstの上昇からtdelay経過するため、遅延信号Vst_dlyが上昇する(図12A)。2次電源電圧Vregoutより基準電圧Vrefの電圧が高いため、比較結果電圧Vfl1がHIGH(VDDレベル)であり、遅延信号Vst_dlyがHIGH(VDDレベル)となるため、NAND回路NA1は、パワーオン・リセット信号である出力電圧VOUTをLOW(GNDレベル)に立ち下げる(図12D)。時間TS5以降は、VDDが安定したままで、各信号も変化しないため、出力電圧VOUTもLOW(GNDレベル)のままとなる。
図12A〜図12Dに示すように、パワーオン・リセット回路10は、電源電圧が急峻に低下した場合、時間TS1aで、2次電源電圧Vregoutの分圧電圧が基準電圧Vrefよりも高くなると、パワーオン・リセット信号を立ち上げる。
さらに、電源電圧が急峻に上昇した場合、時間TS3aで2次電源電圧Vregoutの分圧電圧が基準電圧Vrefよりも低くなる。時間TS3aから遅延時間tdelayの間、ノードFL1はHIGH(VDDレベル)であり、スタートアップ信号STの遅延信号ST_DLYはLOW(GNDレベル)であるため、パワーオン・リセット信号はHIGH(VDDレベル)である。そして、遅延時間tdelay経過後の時間TS5で、遅延信号ST_DLYが低下するため、パワーオン・リセット信号を立ち下げる。
以上のように、本実施の形態では、1次電源であるVDDに基づいた基準電圧Vrefと、基準電圧Vrefに基づいた2次電源を分圧した電圧とを比較して、パワーオン・リセット信号を生成すようにした。これにより、2次電源が、1次電源に応じて低下した場合でも、正常に電源の低下/上昇を検出し、パワーオン・リセット信号を生成することができる。
また、2次電源を生成する出力端子REGOUTには、ノードrefよりも一般的に、内部回路(論理回路、マクロ、メモリ、CPU等)を接続するため負荷容量は重くなる。そのため図12Bに示すように基準電圧Vrefと2次電源電圧Vregoutにおいて電圧差が生じることとなる。本実施の形態では、2次電源側の電源が正常に動作できるレベルより低くなると、電源異常と判断し、内部回路に電源異常を知らせるパワーオン・リセット信号である出力電圧VOUTにより知らせることができる。
(実施の形態5)
以下、図面を参照して本実施の形態について説明する。図13は、本実施の形態に係るパワーオン・リセット回路10の構成を示している。本実施形態に係るパワーオン・リセット回路10は、実施の形態4の図11の構成に対し、基準電圧生成部1の構成が異なっている。すなわち、図13のパワーオン・リセット回路10は、低電圧出力のBGR回路6を用いた場合の例である。
BGR回路6の基準電圧生成部1では、図11の抵抗素子R2に代えて、抵抗素子R21、R22及びR23、PMOSトランジスタP7を備えている。
基準電圧生成部1では、VDDとGNDの間にPMOSトランジスタP7、抵抗素子R22及びR23が直列接続されている。SW電位生成部4は、ノードrefとGNDの間に直列接続された抵抗素子R22及びR23により構成されている。
PMOSトランジスタP7は、ソースがVDDに接続され、ゲートが共通ノードCTに接続され、ドレインがノードrefを介して抵抗素子R22の一端に接続されている。抵抗素子R21は、一端がPMOSトランジスタP3とダイオードD1の間のノードNET3に接続され、他端がノードrefに接続されている。抵抗素子R2の他端は、ノードEを介して抵抗素子R23の一端に接続され、抵抗素子R23の他端はGNDに接続されている。さらに、ノードEは、PMOSトランジスタP6のゲートに接続されている。
また、2次電源生成部9では、図11の抵抗素子RS2及びRS3に代えて、RS13を備えている。
以上のように、本実施の形態では、BGR回路の基準電圧生成部を低電圧出力とする構成とした。これにより、BGR回路の基準電圧として低電圧を生成するとともに、実施の形態4等と同様に、正常に電源の低下/上昇を検出しパワーオン・リセット信号を生成することができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で 種々変更可能であることはいうまでもない。