JP6294061B2 - 短絡保護回路 - Google Patents

Description

本発明は、短絡保護回路に関する。

図１２は、ロードスイッチＩＣの第１従来例を示す図である。第１従来例のロードスイッチＩＣ３０は、入力端子Ｔ３１と出力端子Ｔ３２との間を導通／遮断する出力トランジスタ３１と、出力トランジスタ３１のゲート信号を生成するゲートドライバ３２と、を有するほか、出力短絡時に出力トランジスタ３１を過電流から保護するための手段として、短絡保護回路３３を有する。

なお、上記に関連する従来技術の一例としては、特許文献１を挙げることができる。

特開２００８−２５７４９３号公報

しかしながら、従来の短絡保護回路３３は、コンパレータ３３１を用いて出力短絡時の過電流を検出していたので、チップ面積の大型化や消費電流の増大が課題となっていた。また、図１３で示したように、チップサイズの小さいロードスイッチＩＣ４０では、小型化や低消費電力を優先するために短絡保護回路自体が省略されており、出力短絡時の保護が不十分であった。

本発明は、本願の発明者により見出された上記の問題点に鑑み、小型で消費電流の小さい短絡保護回路を提供することを目的とする。

上記の目的を達成するために、本発明に係る短絡保護回路は、出力トランジスタのソース・ドレイン間またはエミッタ・コレクタ間に直列接続された第１トランジスタ及び第１抵抗と、前記出力トランジスタのソース・ゲート間またはエミッタ・ベース間に接続されて前記第１トランジスタと共にカレントミラーを形成する第２トランジスタと、を有する構成（第１の構成）とされている。

なお、上記第１の構成から成る短絡保護回路は、前記出力トランジスタと同期して前記第１トランジスタ及び前記第２トランジスタの電流経路を導通／遮断する第３トランジスタをさらに有する構成（第２の構成）にするとよい。

また、本発明に係る半導体装置は、第１外部端子と第２外部端子との間に接続された出力トランジスタと、イネーブル信号に応じて前記出力トランジスタの制御信号を生成するドライバ回路と、上記第１または第２の構成から成る短絡保護回路と、を集積化した構成（第３の構成）とされている。

なお、上記第３の構成から成る半導体装置において、前記ドライバ回路は、前記出力トランジスタのゲートまたはベースとオン電圧の印加端との間に挿入された第２抵抗を含む構成（第４の構成）にするとよい。

また、上記第３または第４の構成から成る半導体装置において、前記出力トランジスタと前記第１〜第３トランジスタは、いずれもＰチャネル型ＭＯＳ［metal oxide semiconductor］電界効果トランジスタまたはｐｎｐ型バイポーラトランジスタである構成（第５の構成）にするとよい。

また、上記第５の構成から成る半導体装置は、電源電圧の印加端と負荷との間を導通／遮断するハイサイドロードスイッチとして機能する構成（第６の構成）にするとよい。

また、上記第３または第４の構成から成る半導体装置において、前記出力トランジスタと前記第１〜第３トランジスタは、いずれもＮチャネル型ＭＯＳ電界効果トランジスタまたはｎｐｎ型バイポーラトランジスタである構成（第７の構成）にするとよい。

また、上記第７の構成から成る半導体装置は、負荷と接地端との間を導通／遮断するローサイドロードスイッチとして機能する構成（第８の構成）にするとよい。

また、上記第３または第４の構成から成る半導体装置は、前記出力トランジスタ、前記ドライバ回路、及び、前記短絡保護回路を複数組集積化した構成（第９の構成）にするとよい。

また、本発明に係る電子機器は、イネーブル信号を生成する制御装置と、前記イネーブル信号の入力を受け付ける上記第３〜第９いずれかの構成から成る半導体装置と、前記半導体装置に接続される負荷と、を有する構成（第１０の構成）とされている。

本発明によれば、小型で消費電流の小さい短絡保護回路を提供することが可能となる。

電子機器の第１実施形態を示す図 短絡保護動作の一例を示すＶ／Ｉ特性図 起動動作の一例を示すタイミングチャート 電子機器の第２実施形態を示す図 電子機器の第３実施形態を示す図 短絡保護動作の一例を示すＶ／Ｉ特性図 起動動作の一例を示すタイミングチャート 電子機器の第４実施形態を示す図 ゲートドライバの一変形例を示す回路図 携帯電話（スマートフォン）の外観図である。 デジタルスチルカメラの外観図である。 ロードスイッチＩＣの第１従来例を示す図 ロードスイッチＩＣの第２従来例を示す図

＜第１実施形態＞
図１は、電子機器の第１実施形態を示す図である。第１実施形態の電子機器Ｘは、イネーブル信号ＥＮを生成する制御装置１（例えばマイコン）と、イネーブル信号ＥＮの入力を受け付ける半導体装置１０と、半導体装置１０に接続される負荷２と、を有する。

半導体装置１０は、電源電圧（ここでは入力電圧Ｖｉｎ）の印加端と負荷２との間を導通／遮断するハイサイドロードスイッチＩＣであり、出力トランジスタ１１と、ゲートドライバ１２と、レベルシフタ１３と、短絡保護回路１４と、を集積化して成る。

また、半導体装置１０は、装置外部との電気的な接続を確立するための手段として、外部端子Ｔ１１〜Ｔ１４を有する。半導体装置１０の外部において、外部端子（入力ピン）Ｔ１１は、入力電圧Ｖｉｎの印加端に接続されている。外部端子（出力ピン）Ｔ１２は、負荷２に接続されている。外部端子（グラウンドピン）Ｔ１３は、接地端ＧＮＤに接続されている。外部端子（イネーブルピン）Ｔ１４は、制御装置１に接続されている。

出力トランジスタ１１は、外部端子Ｔ１１と外部端子Ｔ１２との間に接続されたＰチャネル型ＭＯＳ電界効果トランジスタＭ１０であり、出力電流Ｉｏｕｔの流れる電流経路を導通／遮断する。接続関係について具体的に述べる。トランジスタＭ１０のソースは、外部端子Ｔ１１に接続されている。トランジスタＭ１０のドレインは、外部端子Ｔ１２に接続されている。トランジスタＭ１０のゲートは、ゲートドライバ１２の出力端（ゲート電圧Ｖ１２の印加端）に接続されている。トランジスタＭ１０は、ゲート電圧Ｖ１２がローレベルであるときにオンし、ゲート電圧Ｖ１２がハイレベルであるときにオフする。

ゲートドライバ１２は、イネーブル電圧Ｖ１１（レベルシフト済みのイネーブル信号ＥＮに相当）応じてゲート電圧Ｖ１２（出力トランジスタ１１の制御信号に相当）を生成する回路ブロックであり、Ｐチャネル型ＭＯＳ電界効果トランジスタＭ１４と、Ｎチャネル型ＭＯＳ電界効果トランジスタＭ１５と、抵抗Ｒ１２と、を含む。接続関係について具体的に述べる。トランジスタＭ１４のソースは、外部端子Ｔ１１に接続されている。トランジスタＭ１４のドレインと抵抗Ｒ１２の第１端は、いずれもトランジスタＭ１０のゲートに接続されている。抵抗Ｒ１２の第２端は、トランジスタＭ１５のドレインに接続されている。トランジスタＭ１５のソースは、外部端子Ｔ１３に接続されている。トランジスタＭ１４及びＭ１５のゲートは、いずれもレベルシフタ１３の出力端（イネーブル電圧Ｖ１１の印加端）に接続されている。

イネーブル電圧Ｖ１１がハイレベルであるときには、トランジスタＭ１４がオフして、トランジスタＭ１５がオンするので、ゲート電圧Ｖ１２はローレベルとなる。一方、イネーブル電圧Ｖ１１がローレベルであるときには、トランジスタＭ１４がオンして、トランジスタＭ１５がオフするので、ゲート電圧Ｖ１２はハイレベルとなる。すなわち、ゲートドライバ１２は、イネーブル電圧Ｖ１１を論理反転させてゲート電圧Ｖ１２を生成するインバータとして機能する。

なお、抵抗Ｒ１２は、出力トランジスタ１１のゲートとオン電圧（ここでは接地電圧ＧＮＤ）の印加端との間に挿入されており、ゲート電圧Ｖ１２をローレベルに引き下げる際（すなわちトランジスタＭ１０をオンさせる際）のスルーレート調整素子として機能するだけでなく、短絡保護回路１４の一部（短絡電流設定素子）としても機能する。この点については後ほど詳述する。

レベルシフタ１３は、外部端子Ｔ１１と外部端子Ｔ１３との間に接続されており、第１振幅（例えば０Ｖ−３．３Ｖ）のイネーブル信号ＥＮを第２振幅（例えば０Ｖ−５Ｖ）のイネーブル電圧Ｖ１１に変換する。

短絡保護回路１４は、外部端子Ｔ１２の地絡（接地端ＧＮＤまたはそれに準ずる低電位端への短絡、図中の破線を参照）が発生したときに、出力トランジスタ１１を過電流から保護するための回路ブロックであり、Ｐチャネル型ＭＯＳ電界効果トランジスタＭ１１及びＭ１２と、抵抗Ｒ１１と、を含む。接続関係について具体的に述べる。トランジスタＭ１１及びＭ１２のソースは、いずれも外部端子Ｔ１１に接続されている。トランジスタＭ１１及びＭ１２のゲートは、いずれもトランジスタＭ１１のドレインに接続されている。トランジスタＭ１１のドレインは、抵抗Ｒ１１の第１端に接続されている。抵抗Ｒ１１の第２端は、外部端子Ｔ１２に接続されている。トランジスタＭ１２のドレインは、トランジスタＭ１０のゲートに接続されている。

このように、短絡保護回路１４は、出力トランジスタ１１（トランジスタＭ１０）のソース・ドレイン間に直列接続されたトランジスタＭ１１及び抵抗Ｒ１１と、出力トランジスタ１１のソース・ゲート間に接続されてトランジスタＭ１１と共にカレントミラーを形成するトランジスタＭ１２と、を含む。以下、短絡保護回路１４による短絡保護動作について詳細に説明する。

イネーブル信号ＥＮがローレベルからハイレベルに立ち上げられると、イネーブル電圧Ｖ１１がハイレベルとなり、ゲート電圧Ｖ１２がローレベルとなる。その結果、出力トランジスタ１１がオンとなるので、外部端子Ｔ１１と外部端子Ｔ１２との間が導通される。従って、外部端子Ｔ１２に地絡が生じていなければ、外部端子Ｔ１２に印加される出力電圧Ｖｏｕｔは、ほぼ入力電圧Ｖｉｎと一致する。このとき、トランジスタＭ１１及びＭ１２のゲート・ソース間電圧（＝Ｖｉｎ−Ｖｏｕｔ）はほぼ０Ｖとなるので、トランジスタＭ１１及びＭ１２はオフとなり、短絡保護回路１４には電流が流れない。従って、通常動作時における短絡保護回路１４の消費電流は０μＡである。

出力トランジスタ１１に大電流が流れたり外部端子Ｔ１２に地絡が生じたりして、出力電圧Ｖｏｕｔが低下し、トランジスタＭ１１のゲート・ソース間電圧（＝Ｖｉｎ−Ｖｏｕｔ）がトランジスタＭ１１のオンスレッショルド電圧Ｖｔｈ１１よりも高くなると、トランジスタＭ１１にドレイン電流Ｉ１１が流れ始める。なお、ドレイン電流Ｉ１１の電流値は、トランジスタＭ１１のゲート・ソース間電圧（＝Ｖｉｎ−Ｖｏｕｔ）、トランジスタＭ１１のオンスレッショルド電圧Ｖｔｈ１１、及び、抵抗Ｒ１１の抵抗値で決定される。なお、短絡保護動作時の消費電流を抑制するためには、検出精度に支障のない範囲内でドレイン電流Ｉ１１を小さく設定しておくことが望ましい。

また、トランジスタＭ１１とトランジスタＭ１２は、カレントミラーを形成しているので、トランジスタＭ１１にドレイン電流Ｉ１１が流れ始めると、これに応じたミラー電流Ｉ１２がトランジスタＭ１２に流れ始める。このミラー電流Ｉ１２は、抵抗Ｒ１２を介して流れるので、出力トランジスタ１１のゲート電圧Ｖ１２は、接地電圧ＧＮＤよりもミラー電流Ｉ１２に応じた電圧値（＝Ｉ１２×Ｒ１２）だけ高くなる。その結果、出力トランジスタ１１の導通度が低下するので、出力電流Ｉｏｕｔを抑制することが可能となる。

次に、短絡電流値（出力電流Ｉｏｕｔの上限値Ｉｌｉｍｉｔ）の設定手法について詳細な説明を行う。外部端子Ｔ１２の地絡時にはＶｏｕｔ＝０Ｖとなるので、次の（１）式が成立する。なお、（１）式において、Ｖｇｓ１０はトランジスタＭ１０のゲート・ソース間電圧であり、Ｖｇｓ１１はトランジスタＭ１１のゲート・ソース間電圧である。また、（１）式が成立するための前提として、トランジスタＭ１５のソース・ドレイン間電圧Ｖｄｓは無視できるものとする。

ここで、Ｒ１１×Ｉ１１＝Ｒ１２×Ｉ１２となるように、トランジスタＭ１１及びＭ１２のミラー比や、抵抗Ｒ１１及びＲ１２の抵抗値を設定すると、Ｖｇｓ１１＝Ｖｇｓ１０という関係が成立する。

この場合、トランジスタＭ１０に流れる出力電流ＩｏｕｔとトランジスタＭ１１に流れるドレイン電流Ｉ１１は、各々のチャネルサイズ（Ｗ／Ｌ）に比例するので、次の（２）式が成立する。なお、（２）式において、Ｌ１０及びＷ１０はトランジスタＭ１０のゲート長及びゲート幅であり、Ｌ１１及びＷ１１はトランジスタＭ１１のゲート長及びゲート幅である。

また、ドレイン電流Ｉ１１は、次の（３）式で表される。なお、（３）式中のＶｔｈ１１は、トランジスタＭ１１のオンスレッショルド電圧である。

従って、トランジスタＭ１０のチャネルサイズ（ゲート長Ｌ１０及びゲート幅Ｗ１０）を任意に決定した後、トランジスタＭ１１のチャネルサイズ（ゲート長Ｌ１１やゲート幅Ｗ１１）や抵抗Ｒ１１の抵抗値を調整することにより、短絡電流値（出力電流Ｉｏｕｔの上限値Ｉｌｉｍｉｔ）を所望の目標値に合わせ込むことが可能となる。

ただし、外部端子Ｔ１２の地絡先が接地電圧ＧＮＤ以外（例えば低電圧ＶＬ）である場合には、先の（１）式が成立しなくなる。従って、外部端子Ｔ１２が接地電圧ＧＮＤ以外の低電位端に短絡する恐れがある場合には、入力電圧Ｖｉｎと低電圧ＶＬとの関係を考慮に入れて短絡電流値を設定することが望ましい。

第１実施形態の短絡保護回路１４であれば、トランジスタＭ１１のオンスレッショルド電圧Ｖｔｈ１１を利用して、トランジスタＭ１０のソース・ドレイン間電圧（≒Ｖｉｎ−Ｖｏｕｔ）を監視することにより、最小限の素子追加で短絡保護動作を実現することが可能となる。また、先にも述べたように、第１実施形態の短絡保護回路１４であれば、通常動作時の消費電流を０μＡに抑えることも可能となる。従って、超小型・低消費電力のハイサイドロードスイッチＩＣにも短絡保護機能を組み込むことができるようになるので、短絡保護機能を持たない既存製品に対して明確な優位性を示すことが可能となる。

図２は、第１実施形態における短絡保護動作の一例を示すＶ／Ｉ特性図である。短絡保護回路１４は、図中の実線で示したＶ／Ｉ特性（いわゆるフの字特性）を実現するように出力トランジスタ１１の導通度を制御する必要がある。このようなＶ／Ｉ特性を実現するためには、出力電流Ｉｏｕｔが流れるトランジスタＭ１０と、短絡検出用のドレイン電流Ｉ１１が流れるトランジスタＭ１１との相対精度（ペア性）を高めることが重要となる。

しかしながら、トランジスタＭ１０とトランジスタＭ１１とは、そのサイズ比が非常に大きい（例えば１０万：１）ので、先のＶ／Ｉ特性は製造バラツキによる影響を受けやすい。仮に、図中の破線で示したように、出力電圧Ｖｏｕｔが０Ｖであるときに出力電流Ｉｏｕｔを全く流せなくなるほどゲート電圧Ｖ１２を引き上げてしまうと、イネーブル信号ＥＮをハイレベルに立ち上げてもトランジスタＭ１０をオンさせることができなくなるので、起動不良の原因となる（図３の破線を参照）。

従って、第１実施形態の短絡保護回路１４を用いて、図２の実線で示した所望のＶ／Ｉ特性を得るためには、レーザトリミングなどによって短絡保護回路１４の素子定数（トランジスタＭ１１のオンスレッショルド電圧Ｖｔｈ１１や抵抗Ｒ１１の抵抗値など）を微調整することが望ましい。

＜第２実施形態＞
図４は、電子機器の第２実施形態を示す図である。第２実施形態の電子機器Ｘは、先の第１実施形態と基本的に同様の構成であり、短絡保護回路１４の構成要素としてＰチャネル型ＭＯＳ電界効果トランジスタＭ１３を追加した点に特徴を有する。そこで、第１実施形態と同様の構成要素については、図１と同一符号を付すことで重複した説明を割愛し、以下では、第２実施形態の特徴部分について重点的な説明を行う。

トランジスタＭ１３は、出力トランジスタ１１（トランジスタＭ１０）と同期してトランジスタＭ１１及びＭ１２の電流経路を導通／遮断する。接続関係について具体的に述べる。トランジスタＭ１３のソースは、外部端子Ｔ１１に接続されている。トランジスタＭ１３のドレインは、トランジスタＭ１１及びＭ１２のソースに接続されている。トランジスタＭ１３のゲートは、トランジスタＭ１０のゲートに接続されている。

このように、トランジスタＭ１１及びＭ１２のソースと外部端子Ｔ１１との間に挿入されたトランジスタＭ１３は、トランジスタＭ１０とゲートを共有している。そのため、出力電圧Ｖｏｕｔが低いときに短絡保護回路１４がドレイン電流Ｉ１２を流してゲート電圧Ｖ１２を引き上げると、トランジスタＭ１０の導通度が下がるだけでなく、トランジスタＭ１３の導通度も低下する。その結果、短絡保護回路１４への電流供給が制限されてドレイン電流Ｉ１２が小さくなるので、出力電流Ｉｏｕｔを全く流せなくなるほどゲート電圧Ｖ１２を引き上げてしまうことがなくなる。

従って、第２実施形態の短絡保護回路１４であれば、素子定数の微調整を要することなく所望のＶ／Ｉ特性を実現して、起動不良（トランジスタＭ１０の完全オフ）を解消することが可能となる（図２及び図３の実線を参照）。

＜第３実施形態＞
図５は、電子機器の第３実施形態を示す図である。第３実施形態の電子機器Ｘは、先の第１実施形態や第２実施形態と同様、イネーブル信号ＥＮを生成する制御装置１（例えばマイコン）と、イネーブル信号ＥＮの入力を受け付ける半導体装置２０と、半導体装置２０に接続される負荷２と、を有する。

半導体装置２０は、負荷２と接地端ＧＮＤとの間を導通／遮断するローサイドロードスイッチＩＣであり、出力トランジスタ２１と、ゲートドライバ２２と、レベルシフタ２３と、短絡保護回路２４と、を集積化して成る。

また、半導体装置２０は、装置外部との電気的な接続を確立するための手段として、外部端子Ｔ２１〜Ｔ２４を有する。半導体装置２０の外部において、外部端子（グラウンドピン）Ｔ２１は、接地端ＧＮＤに接続されている。外部端子（出力ピン）Ｔ２２は、負荷２に接続されている。外部端子（入力ピン）Ｔ２３は、電源電圧（ここでは入力電圧Ｖｉｎ）の印加端に接続されている。外部端子（イネーブルピン）Ｔ２４は、制御装置１に接続されている。

出力トランジスタ２１は、外部端子Ｔ２１と外部端子Ｔ２２との間に接続されたＮチャネル型ＭＯＳ電界効果トランジスタＭ２０であり、出力電流Ｉｏｕｔの流れる電流経路を導通／遮断する。接続関係について具体的に述べる。トランジスタＭ２０のソースは、外部端子Ｔ２１に接続されている。トランジスタＭ２０のドレインは、外部端子Ｔ２２に接続されている。トランジスタＭ２０のゲートは、ゲートドライバ２２の出力端（ゲート電圧Ｖ２２の印加端）に接続されている。トランジスタＭ２０は、ゲート電圧Ｖ２２がハイレベルであるときにオンし、ゲート電圧Ｖ２２がローレベルであるときにオフする。

ゲートドライバ２２は、イネーブル電圧Ｖ２１（レベルシフト済みのイネーブル信号ＥＮに相当）応じてゲート電圧Ｖ２２（出力トランジスタ２１の制御信号に相当）を生成する回路ブロックであり、Ｎチャネル型ＭＯＳ電界効果トランジスタＭ２４と、Ｐチャネル型ＭＯＳ電界効果トランジスタＭ２５と、抵抗Ｒ２２と、を含む。接続関係について具体的に述べる。トランジスタＭ２４のソースは、外部端子Ｔ２１に接続されている。トランジスタＭ２４のドレインと抵抗Ｒ２２の第１端は、いずれもトランジスタＭ２０のゲートに接続されている。抵抗Ｒ２２の第２端は、トランジスタＭ２５のドレインに接続されている。トランジスタＭ２５のソースは、外部端子Ｔ２３に接続されている。トランジスタＭ２４及びＭ２５のゲートは、いずれもレベルシフタ２３の反転出力端（イネーブル電圧Ｖ２１の印加端）に接続されている。

イネーブル電圧Ｖ２１がローレベルであるときには、トランジスタＭ２４がオフして、トランジスタＭ２５がオンするので、ゲート電圧Ｖ２２はハイレベルとなる。一方、イネーブル電圧Ｖ２１がハイレベルであるときには、トランジスタＭ２４がオンして、トランジスタＭ２５がオフするので、ゲート電圧Ｖ２２はローレベルとなる。すなわち、ゲートドライバ２２は、イネーブル電圧Ｖ２１を論理反転させてゲート電圧Ｖ２２を生成するインバータとして機能する。

なお、抵抗Ｒ２２は、出力トランジスタ２１のゲートとオン電圧（ここでは入力電圧Ｖｉｎ）の印加端との間に挿入されており、ゲート電圧Ｖ２２をハイレベルに引き上げる際（すなわちトランジスタＭ２０をオンさせる際）のスルーレート調整素子として機能するだけでなく、短絡保護回路２４の一部（短絡電流設定素子）としても機能する。この点については後ほど詳述する。

レベルシフタ２３は、外部端子Ｔ２１と外部端子Ｔ２３との間に接続されており、第１振幅（例えば０Ｖ−３．３Ｖ）のイネーブル信号ＥＮを第２振幅（例えば０Ｖ−５Ｖ）のイネーブル電圧Ｖ２１に変換する。なお、レベルシフタ２３の出力端は反転形式とされており、イネーブル信号ＥＮの論理レベルを反転させたイネーブル電圧Ｖ２１を出力する。

短絡保護回路２４は、外部端子Ｔ２２の天絡（入力電圧Ｖｉｎの印加端またはそれに準ずる高電位端への短絡、図中の破線を参照）が発生したときに、出力トランジスタ２１を過電流から保護するための回路ブロックであり、Ｎチャネル型ＭＯＳ電界効果トランジスタＭ２１及びＭ２２と、抵抗Ｒ２１と、を含む。接続関係について具体的に述べる。トランジスタＭ２１及びＭ２２のソースは、いずれも外部端子Ｔ２１に接続されている。トランジスタＭ２１及びＭ２２のゲートは、いずれもトランジスタＭ２１のドレインに接続されている。トランジスタＭ２１のドレインは、抵抗Ｒ２１の第１端に接続されている。抵抗Ｒ２１の第２端は、外部端子Ｔ２２に接続されている。トランジスタＭ２２のドレインは、トランジスタＭ２０のゲートに接続されている。

このように、短絡保護回路２４は、出力トランジスタ２１（トランジスタＭ２０）のソース・ドレイン間に直列接続されたトランジスタＭ２１及び抵抗Ｒ２１と、出力トランジスタ２１のソース・ゲート間に接続されてトランジスタＭ２１と共にカレントミラーを形成するトランジスタＭ２２と、を含む。以下、短絡保護回路２４による短絡保護動作について詳細に説明する。

イネーブル信号ＥＮがローレベルからハイレベルに立ち上げられると、イネーブル電圧Ｖ２１がローレベルとなり、ゲート電圧Ｖ２２がハイレベルとなる。その結果、出力トランジスタ２１がオンとなるので、外部端子Ｔ２１と外部端子Ｔ２２との間が導通される。従って、外部端子Ｔ２２に天絡が生じていなければ、外部端子Ｔ２２に印加される出力電圧Ｖｏｕｔは、ほぼ接地電圧ＧＮＤと一致する。このとき、トランジスタＭ２１及びＭ２２のゲート・ソース間電圧（＝Ｖｏｕｔ−ＧＮＤ）はほぼ０Ｖとなるので、トランジスタＭ２１及びＭ２２はオフとなり、短絡保護回路２４には電流が流れない。従って、通常動作時における短絡保護回路２４の消費電流は０μＡである。

出力トランジスタ２１に大電流が流れたり外部端子Ｔ２２に天絡が生じたりして、出力電圧Ｖｏｕｔが上昇し、トランジスタＭ２１のゲート・ソース間電圧（＝Ｖｏｕｔ−ＧＮＤ）がトランジスタＭ２１のオンスレッショルド電圧Ｖｔｈ２１よりも高くなると、トランジスタＭ２１にドレイン電流Ｉ２１が流れ始める。なお、ドレイン電流Ｉ２１の電流値は、トランジスタＭ２１のゲート・ソース間電圧（＝Ｖｏｕｔ−ＧＮＤ）、トランジスタＭ２１のオンスレッショルド電圧Ｖｔｈ２１、及び、抵抗Ｒ２１の抵抗値で決定される。なお、短絡保護動作時の消費電流を抑制するためには、検出精度に支障のない範囲内でドレイン電流Ｉ２１を小さく設定しておくことが望ましい。

また、トランジスタＭ２１とトランジスタＭ２２は、カレントミラーを形成しているので、トランジスタＭ２１にドレイン電流Ｉ２１が流れ始めると、これに応じたミラー電流Ｉ２２がトランジスタＭ２２に流れ始める。このミラー電流Ｉ２２は、抵抗Ｒ２２を介して流れるので、出力トランジスタ２１のゲート電圧Ｖ２２は、入力電圧Ｖｉｎよりもミラー電流Ｉ２２に応じた電圧値（＝Ｉ２２×Ｒ２２）だけ低くなる。その結果、出力トランジスタ２１の導通度が低下するので、出力電流Ｉｏｕｔを抑制することが可能となる。

次に、短絡電流値（出力電流Ｉｏｕｔの上限値Ｉｌｉｍｉｔ）の設定手法について詳細な説明を行う。外部端子Ｔ２２の天絡時（入力電圧Ｖｉｎの印加端への短絡時）には、Ｖｏｕｔ＝Ｖｉｎとなるので、次の（４）式が成立する。なお、（４）式において、Ｖｇｓ２０はトランジスタＭ２０のゲート・ソース間電圧であり、Ｖｇｓ２１はトランジスタＭ２１のゲート・ソース間電圧である。また、（４）式が成立するための前提として、トランジスタＭ２５のソース・ドレイン間電圧Ｖｄｓは無視できるものとする。

ここで、Ｒ２１×Ｉ２１＝Ｒ２２×Ｉ２２となるように、トランジスタＭ２１及びＭ２２のミラー比や、抵抗Ｒ２１及びＲ２２の抵抗値を設定すると、Ｖｇｓ２１＝Ｖｇｓ２０という関係が成立する。

この場合、トランジスタＭ２０に流れる出力電流ＩｏｕｔとトランジスタＭ２１に流れるドレイン電流Ｉ２１は、各々のチャネルサイズ（Ｗ／Ｌ）に比例するので、次の（５）式が成立する。なお、（５）式において、Ｌ２０及びＷ２０はトランジスタＭ２０のゲート長及びゲート幅であり、Ｌ２１及びＷ２１はトランジスタＭ２１のゲート長及びゲート幅である。

また、ドレイン電流Ｉ２１は、次の（６）式で表される。なお、（６）式中のＶｔｈ２１は、トランジスタＭ２１のオンスレッショルド電圧である。

従って、トランジスタＭ２０のチャネルサイズ（ゲート長Ｌ２０及びゲート幅Ｗ２０）を任意に決定した後、トランジスタＭ２１のチャネルサイズ（ゲート長Ｌ２１やゲート幅Ｗ２１）や抵抗Ｒ２１の抵抗値を調整することにより、短絡電流値（出力電流Ｉｏｕｔの上限値Ｉｌｉｍｉｔ）を所望の目標値に合わせ込むことが可能となる。

ただし、外部端子Ｔ２２の天絡先が入力電圧Ｖｉｎ以外（例えば高電圧ＶＨ）である場合には、先の（４）式が成立しなくなる。従って、外部端子Ｔ２２が入力電圧Ｖｉｎ以外の高電位端に短絡する恐れがある場合には、入力電圧Ｖｉｎと高電圧ＶＨとの関係を考慮に入れて短絡電流値を設定することが望ましい。

第３実施形態の短絡保護回路２４であれば、トランジスタＭ２１のオンスレッショルド電圧Ｖｔｈ２１を利用して、トランジスタＭ２０のソース・ドレイン間電圧（≒Ｖｏｕｔ−ＧＮＤ）を監視することにより、最小限の素子追加で短絡保護動作を実現することが可能となる。また、先にも述べたように、第３実施形態の短絡保護回路２４であれば、通常動作時の消費電流を０μＡに抑えることも可能となる。従って、超小型・低消費電力のローサイドロードスイッチＩＣにも短絡保護機能を組み込むことができるようになるので、短絡保護機能を持たない既存製品に対して明確な優位性を示すことが可能となる。

図６は、第３実施形態における短絡保護動作の一例を示すＶ／Ｉ特性図である。短絡保護回路２４は、図中の実線で示したＶ／Ｉ特性（いわゆる逆フの字特性）を実現するように出力トランジスタ２１の導通度を制御する必要がある。このようなＶ／Ｉ特性を実現するためには、出力電流Ｉｏｕｔが流れるトランジスタＭ２０と短絡検出用のドレイン電流Ｉ２１が流れるトランジスタＭ２１との相対精度（ペア性）を高めることが重要となる。

しかしながら、トランジスタＭ２０とトランジスタＭ２１とは、そのサイズ比が非常に大きい（例えば１０万：１）ので、先のＶ／Ｉ特性は製造バラツキによる影響を受けやすい。仮に、図中の破線で示したように、出力電圧Ｖｏｕｔが入力電圧Ｖｉｎと等しいときに出力電流Ｉｏｕｔを全く流せなくなるほどゲート電圧Ｖ２２を引き下げてしまうと、イネーブル信号ＥＮをハイレベルに立ち上げてもトランジスタＭ２０をオンさせることができなくなるので、起動不良の原因となる（図７の破線を参照）。

従って、第３実施形態の短絡保護回路２４を用いて、図６の実線で示した所望のＶ／Ｉ特性を得るためには、レーザトリミングなどによって短絡保護回路２４の素子定数（トランジスタＭ２１のオンスレッショルド電圧Ｖｔｈ２１や抵抗Ｒ２１の抵抗値など）を微調整することが望ましい。

＜第４実施形態＞
図８は、電子機器の第４実施形態を示す図である。第４実施形態の電子機器Ｘは、先の第３実施形態と基本的に同様の構成であり、短絡保護回路２４の構成要素としてＮチャネル型ＭＯＳ電界効果トランジスタＭ２３を追加した点に特徴を有する。そこで、第３実施形態と同様の構成要素については、図５と同一符号を付すことで重複した説明を割愛し、以下では、第４実施形態の特徴部分について重点的な説明を行う。

トランジスタＭ２３は、出力トランジスタ２１（トランジスタＭ２０）と同期してトランジスタＭ２１及びＭ２２の電流経路を導通／遮断する。接続関係について具体的に述べる。トランジスタＭ２３のソースは、外部端子Ｔ２１に接続されている。トランジスタＭ２３のドレインは、トランジスタＭ２１及びＭ２２のソースに接続されている。トランジスタＭ２３のゲートは、トランジスタＭ２０のゲートに接続されている。

このように、トランジスタＭ２１及びＭ２２のソースと外部端子Ｔ２１との間に挿入されたトランジスタＭ２３は、トランジスタＭ２０とゲートを共有している。そのため、出力電圧Ｖｏｕｔが高いときに短絡保護回路２４がドレイン電流Ｉ２２を流してゲート電圧Ｖ２２を引き下げると、トランジスタＭ２０の導通度が下がるだけでなく、トランジスタＭ２３の導通度も低下する。その結果、短絡保護回路２４への電流供給が制限されてドレイン電流Ｉ２２が小さくなるので、出力電流Ｉｏｕｔを全く流せなくなるほどゲート電圧Ｖ２２を引き下げてしまうことがなくなる。

従って、第４実施形態の短絡保護回路２４であれば、素子定数の微調整を要することなく所望のＶ／Ｉ特性を実現して、起動不良（トランジスタＭ２０の完全オフ）を解消することが可能となる（図６及び図７の実線を参照）。

＜ゲートドライバ＞
図９は、ゲートドライバ１２の一変形例を示す回路図である。なお、以下で説明する変形例については、ゲートドライバ２２にも適用し得るが、説明の便宜上、ここではゲートドライバ１２のみを例に挙げて説明する。

（Ａ）欄に示したゲートドライバ１２は、図１ないし図４の抵抗Ｒ１２を省略した構成とされている。このように、オン時のスルーレートを調整する必要がない場合には、抵抗Ｒ１２を省略しても構わない。ただし、当該構成を採用した場合には、ドレイン電流Ｉ１２によるゲート電圧Ｖ１２の変化量が小さくなる点に留意が必要である。

（Ｂ）欄に示したゲートドライバ１２は、図１ないし図４の抵抗Ｒ１２に加えて、トランジスタＭ１４のドレインとゲート電圧Ｖ１１の印加端との間に、抵抗Ｒ１３を別途挿入した構成とされている。このような構成とすることにより、オン時のスルーレートだけでなくオフ時のスルーレートを調整することが可能となる。

（Ｃ）欄に示したゲートドライバ１２は、図１ないし図４の抵抗Ｒ１２に代えて、トランジスタＭ１４及びＭ１５の接続ノードとゲート電圧Ｖ１１の印加端との間に、抵抗Ｒ１４を挿入した構成とされている。このような構成とすることにより、単一の抵抗Ｒ１４を用いてオン時のスルーレートとオフ時のスルーレートを共に調整することが可能となる。

（Ｄ）欄に示したゲートドライバ１２は、図１ないし図４のトランジスタＭ１４及びＭ１５に代えて、電流源ＣＳ１及びＣＳ２を用いた構成とされている。電流源ＣＳ１は、インバータＩＮＶで生成される反転イネーブル信号ＥＮＢに応じてソース電流を生成する。一方、電流源ＣＳ２は、イネーブル信号ＥＮに応じてシンク電流を生成する。ゲート電圧Ｖ１１は、ソース電流とシンク電流との差分に応じて変動する。

このように、ゲートドライバ１２については、短絡保護回路１４の動作に支障を生じない範囲内で種々の変更を加えることが可能である。

＜電子機器の具体例＞
図１０及び図１１は、それぞれ、スマートフォンＸ１及びデジタルスチルカメラＸ２の外観図である。スマートフォンＸ１及びデジタルスチルカメラＸ２は、いずれも電子機器Ｘの一具体例である。電子機器Ｘの他の具体例としては、タブレット型情報端末、ノート型パソコン、デジタル家電、及び、携帯電話などを挙げることができる。

例えば、スマートフォンＸ１及びデジタルスチルカメラＸ２の電源スイッチとして、先のロードスイッチＩＣ１０及び２０を用いることにより、機器の小型化や省電力化を阻害することなく出力短絡時の信頼性を高めることが可能となる。

＜その他の変形例＞
なお、本明細書中に開示されている種々の技術的特徴は、上記した実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。例えば、Ｎチャネル型ＭＯＳ電界効果トランジスタをｎｐｎ型バイポーラトランジスタに置き換えたり、Ｐチャネル型ＭＯＳ電界効果トランジスタをｐｎｐ型バイポーラトランジスタに置き換えたりすることは任意である。なお、ＭＯＳ電界効果トランジスタをバイポーラトランジスタに置き換える場合には、先の説明におけるゲート、ソース、及び、ドレインをそれぞれベース、エミッタ、及び、コレクタに読み替えればよい。

また、上記実施形態では、出力トランジスタ、ドライバ回路、及び、短絡保護回路を一組だけ有するローサイドロードスイッチＩＣないしはハイサイドロードスイッチＩＣを例に挙げて説明を行ったが、本発明の適用対象はこれに限定されるものではなく、例えば、出力トランジスタ、ドライバ回路、及び、短絡保護回路を複数組有するパワーマネジメントＩＣにも本発明を好適に適用することが可能である。

このように、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。

本発明は、例えば、ハイサイドロードスイッチＩＣ、ローサイドロードスイッチＩＣ、及び、パワーマネジメントＩＣに利用することが可能である。

１ 制御装置
２ 負荷
１０、２０ 半導体装置（ロードスイッチＩＣ）
１１、２１ 出力トランジスタ
１２、２２ ゲートドライバ
１３、２３ レベルシフタ
１４、２４ 短絡保護回路
Ｍ１０〜Ｍ１４、Ｍ２５ Ｐチャネル型ＭＯＳ電界効果トランジスタ
Ｍ１５、Ｍ２０〜Ｍ２４ Ｎチャネル型ＭＯＳ電界効果トランジスタ
Ｒ１１〜Ｒ１４、Ｒ２１、Ｒ２２ 抵抗
ＣＳ１、ＣＳ２ 電流源
ＩＮＶ インバータ
Ｔ１１〜Ｔ１４、Ｔ２１〜Ｔ２４ 外部端子
Ｘ 電子機器
Ｘ１ スマートフォン
Ｘ２ デジタルスチルカメラ

Claims (15)

1. 出力トランジスタのソース・ドレイン間またはエミッタ・コレクタ間に直列接続された第１トランジスタ及び第１抵抗と、
   前記出力トランジスタのソース・ゲート間またはエミッタ・ベース間に接続されて前記第１トランジスタと共にカレントミラーを形成する第２トランジスタと、
   前記出力トランジスタと同期して前記第１トランジスタ及び前記第２トランジスタの電流経路を導通／遮断する第３トランジスタと、
   を有することを特徴とする短絡保護回路。
2. 第１外部端子と第２外部端子との間に接続された前記出力トランジスタと、
   イネーブル信号に応じて前記出力トランジスタの制御信号を生成するドライバ回路と、
   請求項１に記載の短絡保護回路と、
   を集積化したことを特徴とする半導体装置。
3. 前記第２トランジスタのミラー電流を前記出力トランジスタのゲートまたはベースと前記ドライバ回路のオン電圧の印加端との間に導入することを特徴とする請求項２に記載の半導体装置。
4. 前記出力トランジスタと前記第１〜第３トランジスタはいずれも同じ導電型トランジスタであることを特徴とする請求項２または請求項３に記載の半導体装置。
5. 第１外部端子と第２外部端子との間に接続された出力トランジスタと、
   イネーブル信号に応じて前記出力トランジスタの制御信号を生成するドライバ回路と、
   短絡保護回路と、
   を含む半導体装置であって、
   前記短絡保護回路は、前記出力トランジスタのソース・ドレイン間またはエミッタ・コレクタ間に直列接続された第１トランジスタ及び第１抵抗と、
   前記出力トランジスタのソース・ゲート間またはエミッタ・ベース間に接続されて前記第１トランジスタと共にカレントミラーを形成する第２トランジスタと、を有し、
   前記第２トランジスタのミラー電流を前記出力トランジスタのゲートまたはベースと前記ドライバ回路のオン電圧の印加端との間に導入することを特徴とする半導体装置。
6. 前記出力トランジスタと前記第１〜第２トランジスタは、いずれもＰチャネル型ＭＯＳ［metal oxide semiconductor］電界効果トランジスタまたはｐｎｐ型バイポーラトランジスタであることを特徴とする請求項２〜５のいずれか一項に記載の半導体装置。
7. 電源電圧の印加端と負荷との間を導通／遮断するハイサイドロードスイッチとして機能することを特徴とする請求項６に記載の半導体装置。
8. 前記出力トランジスタと前記第１〜第２トランジスタは、いずれもＮチャネル型ＭＯＳ電界効果トランジスタまたはｎｐｎ型バイポーラトランジスタであることを特徴とする請求項２〜５のいずれか一項に記載の半導体装置。
9. 負荷と接地端との間を導通／遮断するローサイドロードスイッチとして機能することを特徴とする請求項８に記載の半導体装置。
10. 電源電圧の印加端と負荷との間を導通／遮断する出力トランジスタのソース・ドレイン間またはエミッタ・コレクタ間に直列接続された第１トランジスタ及び第１抵抗と、
    前記出力トランジスタのソース・ゲート間またはエミッタ・ベース間に接続されて前記第１トランジスタと共にカレントミラーを形成する第２トランジスタと、
    を有し、
    前記出力トランジスタと前記第１〜第２トランジスタは、いずれもＰチャネル型ＭＯＳ［metal oxide semiconductor］電界効果トランジスタまたはｐｎｐ型バイポーラトランジスタであることを特徴とする短絡保護回路。
11. 負荷と接地端との間を導通／遮断する出力トランジスタのソース・ドレイン間またはエミッタ・コレクタ間に直列接続された第１トランジスタ及び第１抵抗と、
    前記出力トランジスタのソース・ゲート間またはエミッタ・ベース間に接続されて前記第１トランジスタと共にカレントミラーを形成する第２トランジスタとを有し、
    前記出力トランジスタと前記第１〜第２トランジスタは、いずれもＮチャネル型ＭＯＳ電界効果トランジスタまたはｎｐｎ型バイポーラトランジスタであることを特徴とする短絡保護回路。
12. 前記出力トランジスタと同期して前記第１トランジスタ及び前記第２トランジスタの電流経路を導通／遮断する第３トランジスタをさらに有することを特徴とする請求項１０または請求項１１に記載の短絡保護回路。
13. 前記出力トランジスタと、
    イネーブル信号に応じて前記出力トランジスタの制御信号を生成するドライバ回路と、
    請求項１０〜１２のいずれか一項に記載の短絡保護回路と、
    を集積化したことを特徴とする半導体装置。
14. 前記出力トランジスタ、前記ドライバ回路、及び、前記短絡保護回路を複数組集積化したことを特徴とする請求項２〜５または請求項１３のいずれか一項に記載の半導体装置。
15. イネーブル信号を生成する制御装置と、
    前記イネーブル信号の入力を受け付ける請求項２〜９または請求項１３〜１４のいずれか一項に記載の半導体装置と、
    前記半導体装置に接続される負荷と、
    を有することを特徴とする電子機器。

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