JPH11285146A - 電圧駆動型電力用半導体素子の保護回路 - Google Patents
電圧駆動型電力用半導体素子の保護回路Info
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- JPH11285146A JPH11285146A JP8448498A JP8448498A JPH11285146A JP H11285146 A JPH11285146 A JP H11285146A JP 8448498 A JP8448498 A JP 8448498A JP 8448498 A JP8448498 A JP 8448498A JP H11285146 A JPH11285146 A JP H11285146A
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Abstract
(57)【要約】
【課題】 電圧駆動型電力用半導体素子のサイズを可及
的に小さくすることを可能にする。 【解決手段】 電圧駆動型電気力用半導体素子の出力電
流をモニタする出力電流モニタ手段Ｑ２と、電圧駆動型
電力用半導体素子の出力電流が所定値を超えたときに出
力電流モニタ手段によってモニタされた電流値に基づい
て、電圧駆動型電力用半導体素子のゲート電位を調整す
ることにより出力電流が所定値を超えないようにする過
電流防止手段Ｑ５，Ｒ１と、電圧駆動型電力用半導体素
子の両端にかかる電圧に基づいて出力電流を制限する出
力電流制限手段Ｑ６，ＤZ1と、を備えたことを特徴とす
る。
的に小さくすることを可能にする。 【解決手段】 電圧駆動型電気力用半導体素子の出力電
流をモニタする出力電流モニタ手段Ｑ２と、電圧駆動型
電力用半導体素子の出力電流が所定値を超えたときに出
力電流モニタ手段によってモニタされた電流値に基づい
て、電圧駆動型電力用半導体素子のゲート電位を調整す
ることにより出力電流が所定値を超えないようにする過
電流防止手段Ｑ５，Ｒ１と、電圧駆動型電力用半導体素
子の両端にかかる電圧に基づいて出力電流を制限する出
力電流制限手段Ｑ６，ＤZ1と、を備えたことを特徴とす
る。
Description
【０００１】
【発明の属する技術分野】本発明は電圧駆動型電力用半
導体素子の保護回路に関する。
導体素子の保護回路に関する。
【０００２】
【従来の技術】一般に、電力用半導体素子は、インバー
タやコンバータ等の電力交換や電力制御等の用途に多く
使われており、電力分野では必要不可欠なものとなって
いる。近年の電力の大容量化、高周波スイッチング化に
伴い電力用半導体素子の大容量化、スイッチングの高速
化が求められている。従来、大容量の電力用半導体素子
としてＧＴＯ（Ｇａｔｅ Ｔｕｒｎ Ｏｆｆ ｔｈｙｒ
ｉｓｔｅｒ）に代表される電流駆動型電力用半導体素子
が使われているが、機器の小型化や高周波スイッチング
等の面で問題があり、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ
Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）や
パワーＭＯＳＦＥＴに代表される電圧駆動型電力用半導
体素子の使用が増加している。
タやコンバータ等の電力交換や電力制御等の用途に多く
使われており、電力分野では必要不可欠なものとなって
いる。近年の電力の大容量化、高周波スイッチング化に
伴い電力用半導体素子の大容量化、スイッチングの高速
化が求められている。従来、大容量の電力用半導体素子
としてＧＴＯ（Ｇａｔｅ Ｔｕｒｎ Ｏｆｆ ｔｈｙｒ
ｉｓｔｅｒ）に代表される電流駆動型電力用半導体素子
が使われているが、機器の小型化や高周波スイッチング
等の面で問題があり、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ
Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）や
パワーＭＯＳＦＥＴに代表される電圧駆動型電力用半導
体素子の使用が増加している。
【０００３】このような電力駆動型電力用半導体素子の
従来の保護回路の構成を図１６に示す。この保護回路
は、電圧駆動型電力用半導体素子であるパワーＭＯＳＦ
ＥＴＱ１を保護するものてあって、出力電力モニタ用Ｍ
ＯＳＦＥＴ Ｑ２と、ＰＮＰ型バイポーラトランジスタ
Ｑ３，Ｑ４からなるカレントミラー回路と、抵抗Ｒ１お
よびＮＰＮ型バイポーラトランジスタＱ５からなる過電
流防止回路とを備えている。
従来の保護回路の構成を図１６に示す。この保護回路
は、電圧駆動型電力用半導体素子であるパワーＭＯＳＦ
ＥＴＱ１を保護するものてあって、出力電力モニタ用Ｍ
ＯＳＦＥＴ Ｑ２と、ＰＮＰ型バイポーラトランジスタ
Ｑ３，Ｑ４からなるカレントミラー回路と、抵抗Ｒ１お
よびＮＰＮ型バイポーラトランジスタＱ５からなる過電
流防止回路とを備えている。
【０００４】パワーＭＯＳＦＥＴ Ｑ１はゲートがゲー
トドライブ回路１０に駆動制御される。パワーＭＯＳＦ
ＥＴ Ｑ１のドレインは駆動電源ＶＤＤに接続され、ソ
ースが出力端子ＯＵＴに接続されている。
トドライブ回路１０に駆動制御される。パワーＭＯＳＦ
ＥＴ Ｑ１のドレインは駆動電源ＶＤＤに接続され、ソ
ースが出力端子ＯＵＴに接続されている。
【０００５】出力電流モニタ用ＭＯＳＦＥＴ Ｑ２はゲ
ートがパワーＭＯＳＦＥＴ Ｑ１のゲートに接続され、
ドレインがカレントミラー回路のトランジスタＱ３のコ
レクタおよびベースに接続され、ソースが出力端子ＯＵ
Ｔに接続されている。
ートがパワーＭＯＳＦＥＴ Ｑ１のゲートに接続され、
ドレインがカレントミラー回路のトランジスタＱ３のコ
レクタおよびベースに接続され、ソースが出力端子ＯＵ
Ｔに接続されている。
【０００６】過電流防止回路のトランジスタＱ５は、コ
レクタがパワーＭＯＳＦＥＴ Ｑ１のゲートに接続さ
れ、ベースがカレントミラー回路のトランジスタＱ４の
コレクタに接続され、エミッタが接地電源ＧＮＤに接続
される。また抵抗Ｒ１はトランジスタＱ５のベースとエ
ミッタ間に設けられる。なおカレントミラー回路のトラ
ンジスタＱ３，Ｑ４のエミッタは駆動電源ＶＤＤに接続
される。
レクタがパワーＭＯＳＦＥＴ Ｑ１のゲートに接続さ
れ、ベースがカレントミラー回路のトランジスタＱ４の
コレクタに接続され、エミッタが接地電源ＧＮＤに接続
される。また抵抗Ｒ１はトランジスタＱ５のベースとエ
ミッタ間に設けられる。なおカレントミラー回路のトラ
ンジスタＱ３，Ｑ４のエミッタは駆動電源ＶＤＤに接続
される。
【０００７】パワーＭＯＳＦＥＴ Ｑ１およびモニタ用
ＭＯＳＦＥＴ Ｑ２のソース領域の面積をＡQ1およびＡ
Q2とし、ＦＥＴ Ｑ１およびＱ２のドレイン電流を
ＩD1，ＩD2とすると、 ＩD2＝（ＡQ2／ＡQ1）・ＩD1 …（１） となる。また出力端ＯＵＴに流れ込む電流ＩOUT は、 ＩOUT ＝ＩD1＋ＩD2 …（２） である。保護回路においては通常ＡQ2をＡQ1よりも非常
に小さくなるように設定するので、ＩD1はＩOUT にほぼ
等しくなる。
ＭＯＳＦＥＴ Ｑ２のソース領域の面積をＡQ1およびＡ
Q2とし、ＦＥＴ Ｑ１およびＱ２のドレイン電流を
ＩD1，ＩD2とすると、 ＩD2＝（ＡQ2／ＡQ1）・ＩD1 …（１） となる。また出力端ＯＵＴに流れ込む電流ＩOUT は、 ＩOUT ＝ＩD1＋ＩD2 …（２） である。保護回路においては通常ＡQ2をＡQ1よりも非常
に小さくなるように設定するので、ＩD1はＩOUT にほぼ
等しくなる。
【０００８】したがって、 ＩD2＝（ＡQ2／ＡQ1）・ＩOUT …（３） となる。
【０００９】一方、ＩD2と同じ大きさの電流がカレント
ミラー回路のトランジスタＱ４のコレクタから流れ出て
過電流防止回路の抵抗Ｒ１に流れ込む。
ミラー回路のトランジスタＱ４のコレクタから流れ出て
過電流防止回路の抵抗Ｒ１に流れ込む。
【００１０】上述の保護回路においては、出力電流Ｉ
OUT が増加して、抵抗Ｒ１での電圧降下がトランジスタ
Ｑ５のベース・エミッタ電圧ＶBEQ5（＝０．７Ｖ）を超
えると、トランジスタＱ５がオンし、パワーＭＯＳＦＥ
Ｔ Ｑ１のゲートの電位をさげるように動作する。これ
により出力電流ＩOUT は、下記の（４）式によって規定
される制限値Ｉ1 を有することになる。 Ｉ1 ＝（ＡQ1／（ＡQ2・Ｒ１））・ＶBEQ5 …（４） ただし、トランジスタＱ３，Ｑ４，Ｑ５のベース電流は
無視している。
OUT が増加して、抵抗Ｒ１での電圧降下がトランジスタ
Ｑ５のベース・エミッタ電圧ＶBEQ5（＝０．７Ｖ）を超
えると、トランジスタＱ５がオンし、パワーＭＯＳＦＥ
Ｔ Ｑ１のゲートの電位をさげるように動作する。これ
により出力電流ＩOUT は、下記の（４）式によって規定
される制限値Ｉ1 を有することになる。 Ｉ1 ＝（ＡQ1／（ＡQ2・Ｒ１））・ＶBEQ5 …（４） ただし、トランジスタＱ３，Ｑ４，Ｑ５のベース電流は
無視している。
【００１１】上述の従来の保護回路の動作を、パワーＭ
ＯＳＦＥＴ Ｑ１のドレイン・ソース間電圧ＶDSと出力
電流ＩOUT の関係で表したグラフｇ7 を図１７に示す。
図１７において、グラフｈ0 はパワーＭＯＳＦＥＴの使
用動作範囲の限界を示すグラフであり、Ｖ0 はパワーＭ
ＯＳＦＥＴ Ｑ１ の最大動作電圧、Ｉ0 は最大出力電
流、Ｉ1 はパワーＭＯＳＦＥＴ Ｑ１の過電流検出レベ
ルを示しており、（４）に示す値となる。
ＯＳＦＥＴ Ｑ１のドレイン・ソース間電圧ＶDSと出力
電流ＩOUT の関係で表したグラフｇ7 を図１７に示す。
図１７において、グラフｈ0 はパワーＭＯＳＦＥＴの使
用動作範囲の限界を示すグラフであり、Ｖ0 はパワーＭ
ＯＳＦＥＴ Ｑ１ の最大動作電圧、Ｉ0 は最大出力電
流、Ｉ1 はパワーＭＯＳＦＥＴ Ｑ１の過電流検出レベ
ルを示しており、（４）に示す値となる。
【００１２】
【発明が解決しようとする課題】上述したように従来の
保護回路においては、出力電流ＩOUT を制限していた。
この場合、図１７に示すように使用動作範囲に、過電流
検出レベルＩ1 が引掛からないように過電流検出レベル
Ｉ1 を決定すると、パワーＭＯＳＦＥＴ Ｑ１のドレイ
ン・ソース間電圧ＶDSが大きくなるにしたがって消費電
力（ＶDS・Ｉ1 ）が増す。
保護回路においては、出力電流ＩOUT を制限していた。
この場合、図１７に示すように使用動作範囲に、過電流
検出レベルＩ1 が引掛からないように過電流検出レベル
Ｉ1 を決定すると、パワーＭＯＳＦＥＴ Ｑ１のドレイ
ン・ソース間電圧ＶDSが大きくなるにしたがって消費電
力（ＶDS・Ｉ1 ）が増す。
【００１３】一般にパワーＭＯＳＦＥＴの安全動作領域
は、消費電力をＭＯＳＦＥＴの占有面積で割った値で決
まる。このため、保護回路により決定される最大消費電
力（＝Ｖ0 ・Ｉ1 ）でパワーＭＯＳＦＥＴが破壊しない
よう、パワーＭＯＳＦＥＴの面積を大きくする必要があ
る。これによりチップ面積が増大してパワーＭＯＳＦＥ
Ｔを含む半導体集積回路装置の製造コストが上昇すると
いう問題があった。
は、消費電力をＭＯＳＦＥＴの占有面積で割った値で決
まる。このため、保護回路により決定される最大消費電
力（＝Ｖ0 ・Ｉ1 ）でパワーＭＯＳＦＥＴが破壊しない
よう、パワーＭＯＳＦＥＴの面積を大きくする必要があ
る。これによりチップ面積が増大してパワーＭＯＳＦＥ
Ｔを含む半導体集積回路装置の製造コストが上昇すると
いう問題があった。
【００１４】本発明は上記事情を考慮してなされたもの
であって、電圧駆動型電力用半導体素子のサイズを可及
的に小さくすることのできる電圧駆動型電力用半導体素
子の保護回路を提供することを目的とする。
であって、電圧駆動型電力用半導体素子のサイズを可及
的に小さくすることのできる電圧駆動型電力用半導体素
子の保護回路を提供することを目的とする。
【００１５】
【課題を解決するための手段】上記目的を達成するため
に本発明による電圧駆動型電力用半導体素子の保護回路
は、電圧駆動型電気力用半導体素子の出力電流をモニタ
する出力電流モニタ手段と、前記電圧駆動型電力用半導
体素子の出力電流が所定値を超えたときに前記出力電流
モニタ手段によってモニタされた電流値に基づいて、前
記電圧駆動型電力用半導体素子のゲート電位を調整する
ことにより前記出力電流が前記所定値を超えないように
する過電流防止手段と、前記電圧駆動型電力用半導体素
子の両端にかかる電圧に基づいて前記出力電流を制限す
る出力電流制限手段と、を備えたことを特徴とする。
に本発明による電圧駆動型電力用半導体素子の保護回路
は、電圧駆動型電気力用半導体素子の出力電流をモニタ
する出力電流モニタ手段と、前記電圧駆動型電力用半導
体素子の出力電流が所定値を超えたときに前記出力電流
モニタ手段によってモニタされた電流値に基づいて、前
記電圧駆動型電力用半導体素子のゲート電位を調整する
ことにより前記出力電流が前記所定値を超えないように
する過電流防止手段と、前記電圧駆動型電力用半導体素
子の両端にかかる電圧に基づいて前記出力電流を制限す
る出力電流制限手段と、を備えたことを特徴とする。
【００１６】なお、前記出力電流制限手段は、電圧駆動
型半導体素子とツェナーダイオードとが直列に接続され
た直列回路を有しているように構成しても良い。
型半導体素子とツェナーダイオードとが直列に接続され
た直列回路を有しているように構成しても良い。
【００１７】なお、前記直列回路は前記ツェナーダイオ
ードと直列に接続される抵抗を更に含むように構成して
も良い。
ードと直列に接続される抵抗を更に含むように構成して
も良い。
【００１８】なお、前記出力電流制限手段は、各々がト
ランジスタとツェナーダイオードとが直列に接続された
複数組の直列回路を有し、各直列回路は並列に接続さ
れ、各直列回路のツェナーダイオードのブレークダウン
電圧は異なっているように構成しても良い。
ランジスタとツェナーダイオードとが直列に接続された
複数組の直列回路を有し、各直列回路は並列に接続さ
れ、各直列回路のツェナーダイオードのブレークダウン
電圧は異なっているように構成しても良い。
【００１９】なお、各直列回路は、各々のツェナーダイ
オードと直列に接続される抵抗を更に含んでいるように
構成しても良い。
オードと直列に接続される抵抗を更に含んでいるように
構成しても良い。
【００２０】なお、前記出力電流モニタ手段は第２の電
圧駆動型半導体素子を有し、この第２の電圧駆動型半導
体素子に流れる電流と前記出力電流制限手段に流れる電
流との和の電流が前記過電流防止手段に流れるように動
作するカレントミラー回路を更に備えるように構成して
も良い。
圧駆動型半導体素子を有し、この第２の電圧駆動型半導
体素子に流れる電流と前記出力電流制限手段に流れる電
流との和の電流が前記過電流防止手段に流れるように動
作するカレントミラー回路を更に備えるように構成して
も良い。
【００２１】
【発明の実施の形態】本発明による、電力駆動型電力用
半導体素子の保護回路（以下、単に保護回路ともいう）
の実施の形態を図面を参照して説明する。
半導体素子の保護回路（以下、単に保護回路ともいう）
の実施の形態を図面を参照して説明する。
【００２２】本発明による保護回路の第１の実施の形態
の構成を図１に示す。この実施の形態の保護回路は、図
１６に示す従来の保護回路において、ＭＯＳＦＥＴ Ｑ
６とツェナーダイオードＤZ1とからなる出力電流制限回
路を新たに設けた構成となっている。
の構成を図１に示す。この実施の形態の保護回路は、図
１６に示す従来の保護回路において、ＭＯＳＦＥＴ Ｑ
６とツェナーダイオードＤZ1とからなる出力電流制限回
路を新たに設けた構成となっている。
【００２３】ＭＯＳＦＥＴ Ｑ６のゲートはパワーＦＥ
Ｔ Ｑ１のゲートに接続され、ドレインはダイオードＤ
Z1のアノードに接続され、ソースは出力端子ＯＵＴに接
続される。またダイオードＤZ1のカソードはカレントミ
ラー回路のトランジスタＱ３のコレクタおよびベースに
接続される。すなわち出力電流制限回路はトランジスタ
Ｑ２と並列に接続された構成となる。
Ｔ Ｑ１のゲートに接続され、ドレインはダイオードＤ
Z1のアノードに接続され、ソースは出力端子ＯＵＴに接
続される。またダイオードＤZ1のカソードはカレントミ
ラー回路のトランジスタＱ３のコレクタおよびベースに
接続される。すなわち出力電流制限回路はトランジスタ
Ｑ２と並列に接続された構成となる。
【００２４】このように構成された第１の実施の形態の
保護回路において、ＶBEQ3をトランジスタＱ３のベース
・エミッタ間電圧（約０．７Ｖ）とし、ＶDZをダイオー
ドＤZ1のブレークダウン電圧としたとき、パワーＭＯＳ
ＦＥＴ Ｑ１のドレイン・ソース間電圧ＶDSが ＶDS ＜ ＶBEQ3 ＋ ＶDZ を満たしている場合は、パワーＭＯＳＦＥＴ Ｑ１は十
分にオンしているため、出力端子ＯＵＴの電位ＶOUT は
ＶDDに等しくなる。このため、ダイオードＤZ1はブレー
クダウンせず、トランジスタＱ６にはドレイン電流ＩD6
が流れない。このとき、トランジスタＱ２のドレイン電
流ＩD2と同じ電流が抵抗Ｒ１に流れる。したがって出力
電流ＩOUT の制限値Ｉ1 は従来の場合と同様に Ｉ1 ＝（ＡQ1／（ＡQ2・Ｒ１））・ＶBEQ5 …（５） として与えられる。
保護回路において、ＶBEQ3をトランジスタＱ３のベース
・エミッタ間電圧（約０．７Ｖ）とし、ＶDZをダイオー
ドＤZ1のブレークダウン電圧としたとき、パワーＭＯＳ
ＦＥＴ Ｑ１のドレイン・ソース間電圧ＶDSが ＶDS ＜ ＶBEQ3 ＋ ＶDZ を満たしている場合は、パワーＭＯＳＦＥＴ Ｑ１は十
分にオンしているため、出力端子ＯＵＴの電位ＶOUT は
ＶDDに等しくなる。このため、ダイオードＤZ1はブレー
クダウンせず、トランジスタＱ６にはドレイン電流ＩD6
が流れない。このとき、トランジスタＱ２のドレイン電
流ＩD2と同じ電流が抵抗Ｒ１に流れる。したがって出力
電流ＩOUT の制限値Ｉ1 は従来の場合と同様に Ｉ1 ＝（ＡQ1／（ＡQ2・Ｒ１））・ＶBEQ5 …（５） として与えられる。
【００２５】一方、出力端子ＯＵＴの電位が低下してパ
ワーＭＯＳＦＥＴ Ｑ１のドレイン・ソース間電圧ＶDZ
が ＶDS ≧ ＶBEQ3 ＋ ＶDZ となったとき、ダイオードＤZ1がブレークダウンし、ト
ランジスタＱ６に電流ＩQ6が流れる。
ワーＭＯＳＦＥＴ Ｑ１のドレイン・ソース間電圧ＶDZ
が ＶDS ≧ ＶBEQ3 ＋ ＶDZ となったとき、ダイオードＤZ1がブレークダウンし、ト
ランジスタＱ６に電流ＩQ6が流れる。
【００２６】ドレイン電流ＩQ6はトランジスタＱ６のソ
ース領域の面積ＡQ6とトランジスタＱ２のソース領域の
面積ＡQ2との比によって決まり、次の（６）式で表され
る。 ＩQ6＝（ＡQ6／ＡQ2）・ＩD2 …（６） このとき抵抗Ｒ１にはＩD2＋ＩD6が流れるため、出力電
流ＩOUT の制限電流値Ｉ2 は次の（７）式に示すように
なる。 Ｉ2 ＝（ＡQ1／（ＡQ2＋ＡQ6）・Ｒ１）・ＶBEQ5 …（７） すなわち制限値Ｉ2 は制限値Ｉ1 の１／（１＋ＡQ6／Ａ
Q2）倍となっている。
ース領域の面積ＡQ6とトランジスタＱ２のソース領域の
面積ＡQ2との比によって決まり、次の（６）式で表され
る。 ＩQ6＝（ＡQ6／ＡQ2）・ＩD2 …（６） このとき抵抗Ｒ１にはＩD2＋ＩD6が流れるため、出力電
流ＩOUT の制限電流値Ｉ2 は次の（７）式に示すように
なる。 Ｉ2 ＝（ＡQ1／（ＡQ2＋ＡQ6）・Ｒ１）・ＶBEQ5 …（７） すなわち制限値Ｉ2 は制限値Ｉ1 の１／（１＋ＡQ6／Ａ
Q2）倍となっている。
【００２７】この第１の実施の形態の保護回路の動作
を、パワーＭＯＳＦＥＴ Ｑ１のドレイン・ソース間電
圧ＶDSと出力電流ＩOUT との関係で表すと図２に示すよ
うになる。
を、パワーＭＯＳＦＥＴ Ｑ１のドレイン・ソース間電
圧ＶDSと出力電流ＩOUT との関係で表すと図２に示すよ
うになる。
【００２８】図２において、グラフｇ1 は第１の実施の
形態の保護回路による、出力電流ＩOUT の制限値を示
し、グラフｈ1 は上記パワーＭＯＳＦＥＴ Ｑ１の使用
動作範囲の限界を示す。なお図２においてＩ0 、Ｖ0 は
パワーＭＯＳＦＥＴ Ｑ１の最大出力電流、最大動作電
圧を示す。
形態の保護回路による、出力電流ＩOUT の制限値を示
し、グラフｈ1 は上記パワーＭＯＳＦＥＴ Ｑ１の使用
動作範囲の限界を示す。なお図２においてＩ0 、Ｖ0 は
パワーＭＯＳＦＥＴ Ｑ１の最大出力電流、最大動作電
圧を示す。
【００２９】以上説明したように本実施の形態によれ
ば、パワーＭＯＳＦＥＴ Ｑ１のドレイン・ソース間電
圧がＶBEQ3とＶDZ1 との和よりも大きくなったときに
は、出力電流ＩOUT を、従来の場合の１／（１＋ＡQ6／
ＡQ2）倍とすることが可能となるので、従来の場合に比
べて最大消費電力を抑えることができる。これにより、
パワーＭＯＳＦＥＴの面積も従来の場合に比べて小さく
することが可能となり、パワーＭＯＳＦＥＴを含む半導
体集積回路装置の製造コストを低下することができる。
ば、パワーＭＯＳＦＥＴ Ｑ１のドレイン・ソース間電
圧がＶBEQ3とＶDZ1 との和よりも大きくなったときに
は、出力電流ＩOUT を、従来の場合の１／（１＋ＡQ6／
ＡQ2）倍とすることが可能となるので、従来の場合に比
べて最大消費電力を抑えることができる。これにより、
パワーＭＯＳＦＥＴの面積も従来の場合に比べて小さく
することが可能となり、パワーＭＯＳＦＥＴを含む半導
体集積回路装置の製造コストを低下することができる。
【００３０】次に本発明による保護回路の第２の実施の
形態の構成を図３に示す。この第２の実施の形態の保護
回路は、図１に示す第１の実施の形態の保護回路におい
て、ＭＯＳＦＥＴ Ｑ７と、ツェナーダイオードＤZ2，
ＤZ3とからなる第２の出力電流制限回路を新たに設けた
構成となっている。
形態の構成を図３に示す。この第２の実施の形態の保護
回路は、図１に示す第１の実施の形態の保護回路におい
て、ＭＯＳＦＥＴ Ｑ７と、ツェナーダイオードＤZ2，
ＤZ3とからなる第２の出力電流制限回路を新たに設けた
構成となっている。
【００３１】トランジスタＱ７は、ゲートがパワーＭＯ
ＳＦＥＴ Ｑ１のゲートに接続され、ソースが出力端子
に接続され、ドレインがダイオードＤZ3のアノードに接
続される。ダイオードＤZ3のカソードはダイオードＤZ2
のアノードに接続される。またダイオードＤZ2のカソー
ドはカレントミラー回路のトランジスタＱ3 のコレクタ
およびベースに接続される。したがって、第２の出力電
流制限回路は、ダイオードＤZ1およびトランジスタＱ６
からなる第１の出力電流制限回路と並列に接続された構
成となる。
ＳＦＥＴ Ｑ１のゲートに接続され、ソースが出力端子
に接続され、ドレインがダイオードＤZ3のアノードに接
続される。ダイオードＤZ3のカソードはダイオードＤZ2
のアノードに接続される。またダイオードＤZ2のカソー
ドはカレントミラー回路のトランジスタＱ3 のコレクタ
およびベースに接続される。したがって、第２の出力電
流制限回路は、ダイオードＤZ1およびトランジスタＱ６
からなる第１の出力電流制限回路と並列に接続された構
成となる。
【００３２】このように構成された第２の実施の形態に
おいて、ダイオードＤZ1，ＤZ2，ＤZ3のブレークダウン
電圧はすべて同じ値ＶDZと仮定する。パワーＭＯＳＦＥ
ＴＱ１のドレイン・ソース間電圧ＶDSが ＶDS ＜ ＶBEQ3 ＋ ＶDZ のとき、ダイオードＤZ1，ＤZ2，ＤZ3はブレークダウン
せず、トランジスタＱ２による、出力電流ＩOUT の制限
値Ｉ1 は第１の実施の形態で述べた場合と同様に（５）
式によって与えられる。
おいて、ダイオードＤZ1，ＤZ2，ＤZ3のブレークダウン
電圧はすべて同じ値ＶDZと仮定する。パワーＭＯＳＦＥ
ＴＱ１のドレイン・ソース間電圧ＶDSが ＶDS ＜ ＶBEQ3 ＋ ＶDZ のとき、ダイオードＤZ1，ＤZ2，ＤZ3はブレークダウン
せず、トランジスタＱ２による、出力電流ＩOUT の制限
値Ｉ1 は第１の実施の形態で述べた場合と同様に（５）
式によって与えられる。
【００３３】一方出力端子ＯＵＴの電位が低下してパワ
ーＭＯＳＦＥＴ Ｑ１のドレイン・ソース間電圧ＶDSが ＶBEQ3＋ＶDZ ≦ ＶDS ＜ ＶBEQ3＋２ＶDZ の場合には、ダイオードＤZ1はブレークダウンするが、
ダイオードＤZ2，ＤZ3はブレークダウンしないため、ト
ランジスタＱ６には電流が流れるがトランジスタＱ７に
は電流は流れない。したがってこの場合の出力電流Ｉ
OUT の制限値Ｉ2 は第１の実施の形態の場合と同様に
（７）式によって与えられる。
ーＭＯＳＦＥＴ Ｑ１のドレイン・ソース間電圧ＶDSが ＶBEQ3＋ＶDZ ≦ ＶDS ＜ ＶBEQ3＋２ＶDZ の場合には、ダイオードＤZ1はブレークダウンするが、
ダイオードＤZ2，ＤZ3はブレークダウンしないため、ト
ランジスタＱ６には電流が流れるがトランジスタＱ７に
は電流は流れない。したがってこの場合の出力電流Ｉ
OUT の制限値Ｉ2 は第１の実施の形態の場合と同様に
（７）式によって与えられる。
【００３４】更に出力端子ＯＵＴの電位が低下して、パ
ワーＭＯＳＦＥＴ Ｑ１のドレイン・ソース間電圧ＶDS
が ＶDS ≧ ＶBEQ3＋２ＶDZ である場合には、ダイオードＤZ1，ＤZ2，ＤZ3はブレー
クダウンし、トランジスタＱ７にも電流ＩD7が流れる。
電流ＩD7はトランジスタＱ７のソース領域の面積ＡQ7と
トランジスタＱ２のソース領域の面積ＡQ2との比、ＡQ7
／ＡQ2により決定され、次の（８）式によって与えられ
る。 ＩD7＝ＡQ7／ＡQ2・ＩD2 …（８）
ワーＭＯＳＦＥＴ Ｑ１のドレイン・ソース間電圧ＶDS
が ＶDS ≧ ＶBEQ3＋２ＶDZ である場合には、ダイオードＤZ1，ＤZ2，ＤZ3はブレー
クダウンし、トランジスタＱ７にも電流ＩD7が流れる。
電流ＩD7はトランジスタＱ７のソース領域の面積ＡQ7と
トランジスタＱ２のソース領域の面積ＡQ2との比、ＡQ7
／ＡQ2により決定され、次の（８）式によって与えられ
る。 ＩD7＝ＡQ7／ＡQ2・ＩD2 …（８）
【００３５】このとき、カレントミラー回路によって抵
抗Ｒ１へは電流ＩD2＋ＩD6＋ＩD7が流れるので、出力電
流ＩOUT の制限値Ｉ3 は次の（９）式によって与えられ
る。 Ｉ3 ＝ＡQ1／（（ＡQ2＋ＡQ6＋ＡQ7）・Ｒ１）・ＶBEQ5 …（９） したがって制限値Ｉ3 は制限値Ｉ1 の１／（１＋ＡQ6／
ＡQ2＋ＡQ7／ＡQ2）倍となっている。
抗Ｒ１へは電流ＩD2＋ＩD6＋ＩD7が流れるので、出力電
流ＩOUT の制限値Ｉ3 は次の（９）式によって与えられ
る。 Ｉ3 ＝ＡQ1／（（ＡQ2＋ＡQ6＋ＡQ7）・Ｒ１）・ＶBEQ5 …（９） したがって制限値Ｉ3 は制限値Ｉ1 の１／（１＋ＡQ6／
ＡQ2＋ＡQ7／ＡQ2）倍となっている。
【００３６】この第２の実施の形態の保護回路の動作
を、パワーＦＥＴ Ｑ１のドレイン・ソース間電圧ＶDS
と出力電流ＩOUT との関係で表すと図４に示すようにな
る。図４においてグラフｇ2 は第２の実施の形態の保護
回路による、出力電流ＩOUT の制限値を示し、グラフｈ
2 はパワーＦＥＴ Ｑ１の使用動作範囲の限界を示す。
なお、図４においてＩ0 、Ｖ0 はパワーＦＥＴ Ｑ１の
最大出力電流、最大動作電圧を示す。
を、パワーＦＥＴ Ｑ１のドレイン・ソース間電圧ＶDS
と出力電流ＩOUT との関係で表すと図４に示すようにな
る。図４においてグラフｇ2 は第２の実施の形態の保護
回路による、出力電流ＩOUT の制限値を示し、グラフｈ
2 はパワーＦＥＴ Ｑ１の使用動作範囲の限界を示す。
なお、図４においてＩ0 、Ｖ0 はパワーＦＥＴ Ｑ１の
最大出力電流、最大動作電圧を示す。
【００３７】以上説明したように本実施の形態によれ
ば、出力電流ＩOUT の制限値を、パワーＦＥＴ Ｑ１の
ドレイン・ソース間電圧ＶDSに依存して３段階に分けて
いるので、第１の実施の形態に比べて更に消費電力を抑
えることができる。
ば、出力電流ＩOUT の制限値を、パワーＦＥＴ Ｑ１の
ドレイン・ソース間電圧ＶDSに依存して３段階に分けて
いるので、第１の実施の形態に比べて更に消費電力を抑
えることができる。
【００３８】これにより、パワーＭＯＳＦＥＴ Ｑ１の
面積を更に小さくすることができる。
面積を更に小さくすることができる。
【００３９】次に本発明による保護回路の第３の実施の
形態の構成を図５に示す。この第３の実施の形態の保護
回路は、図１に示す第１の実施の形態の保護回路におい
て、ダイオードＤZ1のカソードとトランジスタＱ３のコ
レクタおよびベースとの間に抵抗Ｒ２を設けた構成とな
っている。
形態の構成を図５に示す。この第３の実施の形態の保護
回路は、図１に示す第１の実施の形態の保護回路におい
て、ダイオードＤZ1のカソードとトランジスタＱ３のコ
レクタおよびベースとの間に抵抗Ｒ２を設けた構成とな
っている。
【００４０】パワーＭＯＳＦＥＴ Ｑ１のドレイン・ソ
ース間電圧ＶDSが、 ＶDS ＜ ＶBEQ3＋ＶDZ の場合には、本実施の形態の保護回路による、出力電流
ＩOUT の制限値Ｉ1 は、第１の実施の形態の場合と同様
に（５）式によって与えられる。
ース間電圧ＶDSが、 ＶDS ＜ ＶBEQ3＋ＶDZ の場合には、本実施の形態の保護回路による、出力電流
ＩOUT の制限値Ｉ1 は、第１の実施の形態の場合と同様
に（５）式によって与えられる。
【００４１】出力端子ＯＵＴの電位ＶOUT が低下してパ
ワーＭＯＳＦＥＴ Ｑ１のドレイン・ソース間電圧ＶDS
が、 ＶDS ≧ ＶBEQ3＋ＶDZ となった場合には、ダイオードＤZ1がブレークダウン
し、トランジスタＱ６にドレイン電流ＩD6が流れる。こ
のドレイン電流ＩD6は抵抗Ｒ２により制限されてトラン
ジスタＱ６は線形領域、すなわちトランジスタＱ６のド
レイン・ソース間電圧ＶDSQ6がほぼＯＶの領域で動作す
るため、ドレイン電流ＩD6は次の（１０）式によって与
えられる。 ＩD6＝（ＶDS−ＶBEQ3＋ＶDZ）／Ｒ2 …（１０） このとき、抵抗Ｒ１に電流ＩD2＋ＩD6が流れるため、出
力電流ＩOUT 制限値Ｉ2 は次の（１１）式によって与え
られる。 Ｉ2 ＝ＡQ1／ＡQ2・（ＶBEQ5／Ｒ1 −（ＶDS−ＶBEQ3＋ＶDZ）／Ｒ2 …（１１） すなわち制限値Ｉ2 はパワーＭＯＳＦＥＴ Ｑ１のドレ
イン・ソース間電圧ＶDSが増加するにつれて直線的に減
少する特性を示している。
ワーＭＯＳＦＥＴ Ｑ１のドレイン・ソース間電圧ＶDS
が、 ＶDS ≧ ＶBEQ3＋ＶDZ となった場合には、ダイオードＤZ1がブレークダウン
し、トランジスタＱ６にドレイン電流ＩD6が流れる。こ
のドレイン電流ＩD6は抵抗Ｒ２により制限されてトラン
ジスタＱ６は線形領域、すなわちトランジスタＱ６のド
レイン・ソース間電圧ＶDSQ6がほぼＯＶの領域で動作す
るため、ドレイン電流ＩD6は次の（１０）式によって与
えられる。 ＩD6＝（ＶDS−ＶBEQ3＋ＶDZ）／Ｒ2 …（１０） このとき、抵抗Ｒ１に電流ＩD2＋ＩD6が流れるため、出
力電流ＩOUT 制限値Ｉ2 は次の（１１）式によって与え
られる。 Ｉ2 ＝ＡQ1／ＡQ2・（ＶBEQ5／Ｒ1 −（ＶDS−ＶBEQ3＋ＶDZ）／Ｒ2 …（１１） すなわち制限値Ｉ2 はパワーＭＯＳＦＥＴ Ｑ１のドレ
イン・ソース間電圧ＶDSが増加するにつれて直線的に減
少する特性を示している。
【００４２】更に出力端子ＯＵＴの電位ＶOUT が低下、
すなわちパワーＭＯＳＦＥＴ Ｑ１のドレイン・ソース
間電圧ＶDSが大きくなると、トランジスタＱ６は飽和領
域で動作し、出力電流ＩOUT の制限値Ｉ3 は次の（１
２）式で与えられる。 Ｉ3 ＝ＡQ1・ＶBEQ5／（（ＡQ2＋ＡQ6）・Ｒ１） …（１２） 制限値Ｉ2 から制限値Ｉ3 に切替るときの、パワーＭＯ
ＳＦＥＴ Ｑ１のドレイン・ソース間電圧ＶDSは、Ｉ2
＝Ｉ3 となるときの値Ｖ1 であり、次の（１３）式によ
って与えられる。 Ｖ1＝ＡQ6・Ｒ１・ＶBEQ5／（（ＡQ2＋ＡQ6）Ｒ２）＋ＶBEQ3＋ＶDZ …（１３） この第３の実施の形態の保護回路の動作を、パワーＭＯ
ＳＦＥＴ Ｑ１のドレイン・ソース間電圧ＶDSと出力電
流との関係で表すと、図６に示すようになる。図６にお
いて、グラフｇ3 は第３の実施の形態の保護回路によ
る、出力電流ＩOU T の制限値を示し、グラフｈ3 はパワ
ーＭＯＳＦＥＴ Ｑ１の使用動作範囲の限界を示す。な
お図６において、Ｉ0 ，Ｖ0 はパワーＭＯＳＦＥＴ Ｑ
１の最大出力電流、最大動作電圧を示す。
すなわちパワーＭＯＳＦＥＴ Ｑ１のドレイン・ソース
間電圧ＶDSが大きくなると、トランジスタＱ６は飽和領
域で動作し、出力電流ＩOUT の制限値Ｉ3 は次の（１
２）式で与えられる。 Ｉ3 ＝ＡQ1・ＶBEQ5／（（ＡQ2＋ＡQ6）・Ｒ１） …（１２） 制限値Ｉ2 から制限値Ｉ3 に切替るときの、パワーＭＯ
ＳＦＥＴ Ｑ１のドレイン・ソース間電圧ＶDSは、Ｉ2
＝Ｉ3 となるときの値Ｖ1 であり、次の（１３）式によ
って与えられる。 Ｖ1＝ＡQ6・Ｒ１・ＶBEQ5／（（ＡQ2＋ＡQ6）Ｒ２）＋ＶBEQ3＋ＶDZ …（１３） この第３の実施の形態の保護回路の動作を、パワーＭＯ
ＳＦＥＴ Ｑ１のドレイン・ソース間電圧ＶDSと出力電
流との関係で表すと、図６に示すようになる。図６にお
いて、グラフｇ3 は第３の実施の形態の保護回路によ
る、出力電流ＩOU T の制限値を示し、グラフｈ3 はパワ
ーＭＯＳＦＥＴ Ｑ１の使用動作範囲の限界を示す。な
お図６において、Ｉ0 ，Ｖ0 はパワーＭＯＳＦＥＴ Ｑ
１の最大出力電流、最大動作電圧を示す。
【００４３】以上の説明したように本実施の形態によれ
ば、パワーＭＯＳＦＥＴ Ｑ１のドレイン・ソース間電
圧ＶDSのある範囲において、制限値を直線的に減少させ
ることが可能となり、従来の場合比べて消費電力を抑え
ることができ、これにより、パワーＭＯＳＦＥＴ Ｑ１
の面積を小さくすることができる。
ば、パワーＭＯＳＦＥＴ Ｑ１のドレイン・ソース間電
圧ＶDSのある範囲において、制限値を直線的に減少させ
ることが可能となり、従来の場合比べて消費電力を抑え
ることができ、これにより、パワーＭＯＳＦＥＴ Ｑ１
の面積を小さくすることができる。
【００４４】なお第１、第２の実施の形態においては、
ＭＯＳＦＥＴのソース領域の面積比で、出力電流の制限
値を設定しているため、制限値の変更や微調整が難しい
が、第３の実施の形態においては、抵抗Ｒ２によって制
限値の傾きを任意に設定できるので、第１、第２の実施
の形態に比べて優れている。
ＭＯＳＦＥＴのソース領域の面積比で、出力電流の制限
値を設定しているため、制限値の変更や微調整が難しい
が、第３の実施の形態においては、抵抗Ｒ２によって制
限値の傾きを任意に設定できるので、第１、第２の実施
の形態に比べて優れている。
【００４５】次に本発明による保護回路の第４の実施の
形態の構成を図７に示す。この実施の形態の保護回路
は、図１６に示す従来の保護回路において、第１乃至第
ｎの出力電流制限回路を設けたものである。第ｉ（ｉ＝
１，…ｎ）の出力電流制限回路は、１個のＭＯＳＦＥＴ
と、直列に接続されたｉ個のツェナーダイオードとを備
えている。上記ＭＯＳＦＥＴはゲートがパワーＭＯＳＦ
ＥＴ Ｑ１のゲートに接続され、ソースが出力端子ＯＵ
Ｔに接続され、ドレインがｉ個のダイオードからなる直
列回路の一端（ダイオードのアノード端子）に接続され
ている。ｉ個のダイオードからなる直列回路の他端はカ
レントミラー回路のトランジスタＱ３のコレクタおよび
ベースに接続されている。
形態の構成を図７に示す。この実施の形態の保護回路
は、図１６に示す従来の保護回路において、第１乃至第
ｎの出力電流制限回路を設けたものである。第ｉ（ｉ＝
１，…ｎ）の出力電流制限回路は、１個のＭＯＳＦＥＴ
と、直列に接続されたｉ個のツェナーダイオードとを備
えている。上記ＭＯＳＦＥＴはゲートがパワーＭＯＳＦ
ＥＴ Ｑ１のゲートに接続され、ソースが出力端子ＯＵ
Ｔに接続され、ドレインがｉ個のダイオードからなる直
列回路の一端（ダイオードのアノード端子）に接続され
ている。ｉ個のダイオードからなる直列回路の他端はカ
レントミラー回路のトランジスタＱ３のコレクタおよび
ベースに接続されている。
【００４６】このように構成された本実施の形態の動作
を、パワーＭＯＳＦＥＴ Ｑ１のドレイン・ソース間電
圧と出力電流ＩOUT との関係で示すと図８のグラフｇ4
となる。
を、パワーＭＯＳＦＥＴ Ｑ１のドレイン・ソース間電
圧と出力電流ＩOUT との関係で示すと図８のグラフｇ4
となる。
【００４７】この第４の実施の形態も従来の場合に比べ
て消費電力を抑えることが可能となり、パワーＭＯＳＦ
ＥＴ Ｑ１の面積を小さくすることができる。
て消費電力を抑えることが可能となり、パワーＭＯＳＦ
ＥＴ Ｑ１の面積を小さくすることができる。
【００４８】次に本発明による保護回路の第５の実施の
形態の構成を図９に示す。この実施の形態の保護回路
は、図７に示す第４の実施の形態の保護回路において、
各出力電流制限回路のダイオードからなる直列回路とカ
レントミラー回路のトランジスタＱ３のコレクタおよび
ベースとの間に抵抗を設けた構成となっている。これに
より、図１０のグラフｇ5 に示すように出力電流の電流
制限値は、連続的に減少することになる。
形態の構成を図９に示す。この実施の形態の保護回路
は、図７に示す第４の実施の形態の保護回路において、
各出力電流制限回路のダイオードからなる直列回路とカ
レントミラー回路のトランジスタＱ３のコレクタおよび
ベースとの間に抵抗を設けた構成となっている。これに
より、図１０のグラフｇ5 に示すように出力電流の電流
制限値は、連続的に減少することになる。
【００４９】次に本発明による保護回路の第６の実施の
形態の構成を図１１に示す。この実施の形態の保護回路
は、図３に示す第２の実施の形態において、ダイオード
ＤZ2を抵抗Ｒ３に置換えた構成となっている。
形態の構成を図１１に示す。この実施の形態の保護回路
は、図３に示す第２の実施の形態において、ダイオード
ＤZ2を抵抗Ｒ３に置換えた構成となっている。
【００５０】この第６の実施の形態の保護回路によって
規定される、出力電流の制限値は図１２に示すグラフｇ
6 のようになる。これによりこの第６の実施の形態の保
護回路は第２の実施の形態に比べて更に消費電力を抑え
ることができ、パワーＭＯＳＦＥＴ Ｑ１の面積をより
小さくすることができる。
規定される、出力電流の制限値は図１２に示すグラフｇ
6 のようになる。これによりこの第６の実施の形態の保
護回路は第２の実施の形態に比べて更に消費電力を抑え
ることができ、パワーＭＯＳＦＥＴ Ｑ１の面積をより
小さくすることができる。
【００５１】次に本発明による保護回路の第７の実施の
形態の構成を図１３に示す。この第７の実施の形態の保
護回路は、図１に示す第１の実施の形態の保護回路にお
いて、パワーＭＯＳＦＥＴ Ｑ１の出力端子ＯＵＴを接
地端子に換えるとともに電源端子ＶDDを出力端子ＯＵＴ
に換えた構成となっている。
形態の構成を図１３に示す。この第７の実施の形態の保
護回路は、図１に示す第１の実施の形態の保護回路にお
いて、パワーＭＯＳＦＥＴ Ｑ１の出力端子ＯＵＴを接
地端子に換えるとともに電源端子ＶDDを出力端子ＯＵＴ
に換えた構成となっている。
【００５２】この第７の実施の形態の保護回路の動作は
第１の実施の形態と同様であり、第１の実施の形態と同
様の効果を奏する。
第１の実施の形態と同様であり、第１の実施の形態と同
様の効果を奏する。
【００５３】次に本発明による保護回路の第８の実施の
形態の構成を図１４に示す。第８の実施の形態の保護回
路は、図１に示す第１の実施の形態において、パワーＭ
ＯＳＦＥＴ Ｑ１をＩＧＢＴ Ｑ１１に、ＭＯＳトラン
ジスタＱ２，Ｑ６をＩＧＢＴＱ１２，Ｑ１３に各々置換
えた構成となっている。
形態の構成を図１４に示す。第８の実施の形態の保護回
路は、図１に示す第１の実施の形態において、パワーＭ
ＯＳＦＥＴ Ｑ１をＩＧＢＴ Ｑ１１に、ＭＯＳトラン
ジスタＱ２，Ｑ６をＩＧＢＴＱ１２，Ｑ１３に各々置換
えた構成となっている。
【００５４】この第８の実施の形態も第１の実施の形態
と同様の効果を奏することは言うまでもない。
と同様の効果を奏することは言うまでもない。
【００５５】次に本発明による保護回路の第９の実施の
形態の構成を図１５に示す。この第９の実施の形態の保
護回路は、図１に示す第１の実施の形態の保護回路にお
いて、カレントミラー回路を、ＮＰＮ型バイポーラトラ
ンジスタＱ９，Ｑ１０で構成するとともに過電流防止回
路を抵抗Ｒ４とＰＮＰ型バイポーラトランジスタＱ８で
構成したものとなっている。
形態の構成を図１５に示す。この第９の実施の形態の保
護回路は、図１に示す第１の実施の形態の保護回路にお
いて、カレントミラー回路を、ＮＰＮ型バイポーラトラ
ンジスタＱ９，Ｑ１０で構成するとともに過電流防止回
路を抵抗Ｒ４とＰＮＰ型バイポーラトランジスタＱ８で
構成したものとなっている。
【００５６】この第９の実施の形態も第１の実施の形態
と同様の効果を奏することは言うまでもない。
と同様の効果を奏することは言うまでもない。
【００５７】
【発明の効果】以上述べたように本発明によれば、従来
の場合に比べて消費電力を抑えることが可能となり、電
圧駆動型電力用半導体素子のサイズを可及的に小さくす
ることができる。
の場合に比べて消費電力を抑えることが可能となり、電
圧駆動型電力用半導体素子のサイズを可及的に小さくす
ることができる。
【図１】本発明による保護回路の第１の実施の形態の構
成を示す回路図。
成を示す回路図。
【図２】第１の実施の形態の保護回路の動作を説明する
グラフ。
グラフ。
【図３】本発明による保護回路の第２の実施の形態の構
成を示す回路図。
成を示す回路図。
【図４】第２の実施の形態の保護回路の動作を説明する
グラフ。
グラフ。
【図５】本発明による保護回路の第３の実施の形態の構
成を示す回路図。
成を示す回路図。
【図６】第３の実施の形態の保護回路の動作を説明する
グラフ。
グラフ。
【図７】本発明による保護回路の第４の実施の形態の構
成を示す回路図。
成を示す回路図。
【図８】第４の実施の形態の保護回路の動作を説明する
グラフ。
グラフ。
【図９】本発明による保護回路の第５の実施の形態の構
成を示す回路図。
成を示す回路図。
【図１０】第５の実施の形態の保護回路の動作を説明す
るグラフ。
るグラフ。
【図１１】本発明による保護回路の第６の実施の形態の
構成を示す回路図。
構成を示す回路図。
【図１２】第６の実施の形態の保護回路の動作を説明す
るグラフ。
るグラフ。
【図１３】本発明による保護回路の第７の実施の形態の
構成を示す回路図。
構成を示す回路図。
【図１４】本発明による保護回路の第８の実施の形態の
構成を示す回路図。
構成を示す回路図。
【図１５】本発明による保護回路の第９の実施の形態の
構成を示す回路図。
構成を示す回路図。
【図１６】従来の保護回路の構成を示す回路図。
【図１７】従来の保護回路の動作を説明するグラフ。
１０ ゲートドライブ回路 Ｑ１ パワーＭＯＳＦＥＴ（電圧駆動型電力用半導体素
子） Ｑ２ 出力電流モニタ用ＭＯＳＦＥＴ Ｑ３ バイポーラトランジスタ Ｑ４ バイポーラトランジスタ Ｑ５ バイポーラトランジスタ Ｑ６ ＭＯＳＦＥＴ ＤZ1 ツェナーダイオード Ｒ１ 抵抗
子） Ｑ２ 出力電流モニタ用ＭＯＳＦＥＴ Ｑ３ バイポーラトランジスタ Ｑ４ バイポーラトランジスタ Ｑ５ バイポーラトランジスタ Ｑ６ ＭＯＳＦＥＴ ＤZ1 ツェナーダイオード Ｒ１ 抵抗
Claims (6)
- 【請求項１】電圧駆動型電気力用半導体素子の出力電流
をモニタする出力電流モニタ手段と、 前記電圧駆動型電力用半導体素子の出力電流が所定値を
超えたときに前記出力電流モニタ手段によってモニタさ
れた電流値に基づいて、前記電圧駆動型電力用半導体素
子のゲート電位を調整することにより前記出力電流が前
記所定値を超えないようにする過電流防止手段と、 前記電圧駆動型電力用半導体素子の両端にかかる電圧に
基づいて前記出力電流を制限する出力電流制限手段と、 を備えたことを特徴とする電圧駆動型電力用半導体素子
の保護回路。 - 【請求項２】前記出力電流制限手段は、電圧駆動型半導
体素子とツェナーダイオードとが直列に接続された直列
回路を有していることを特徴とする請求項１記載の電圧
駆動型電力用半導体素子の保護回路。 - 【請求項３】前記直列回路は前記ツェナーダイオードと
直列に接続される抵抗を更に含むことを特徴とする請求
項２記載の電圧駆動型電力用半導体素子の保護回路。 - 【請求項４】前記出力電流制限手段は、各々がトランジ
スタとツェナーダイオードとが直列に接続された複数組
の直列回路を有し、各直列回路は並列に接続され、各直
列回路のツェナーダイオードのブレークダウン電圧は異
なっていることを特徴とする請求項１記載の電圧駆動型
電力用半導体素子の保護回路。 - 【請求項５】各直列回路は、各々のツェナーダイオード
と直列に接続される抵抗を更に含んでいることを特徴と
する請求項４記載の電圧駆動型電力用半導体素子の保護
回路。 - 【請求項６】前記出力電流モニタ手段は第２の電圧駆動
型半導体素子を有し、 この第２の電圧駆動型半導体素子に流れる電流と前記出
力電流制限手段に流れる電流との和の電流が前記過電流
防止手段に流れるように動作するカレントミラー回路を
更に備えたことを特徴とする請求項２乃至５のいずれか
に記載の電圧駆動型電力用半導体素子の保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8448498A JPH11285146A (ja) | 1998-03-30 | 1998-03-30 | 電圧駆動型電力用半導体素子の保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8448498A JPH11285146A (ja) | 1998-03-30 | 1998-03-30 | 電圧駆動型電力用半導体素子の保護回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11285146A true JPH11285146A (ja) | 1999-10-15 |
Family
ID=13831936
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8448498A Withdrawn JPH11285146A (ja) | 1998-03-30 | 1998-03-30 | 電圧駆動型電力用半導体素子の保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11285146A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010074874A (ja) * | 2008-09-16 | 2010-04-02 | Fujitsu Telecom Networks Ltd | 突入電流抑制回路 |
| EP2750293A1 (en) | 2012-12-27 | 2014-07-02 | Renesas Electronics Corporation | Semiconductor device and electric control device |
| JP2015106965A (ja) * | 2013-11-29 | 2015-06-08 | ローム株式会社 | 短絡保護回路 |
-
1998
- 1998-03-30 JP JP8448498A patent/JPH11285146A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010074874A (ja) * | 2008-09-16 | 2010-04-02 | Fujitsu Telecom Networks Ltd | 突入電流抑制回路 |
| EP2750293A1 (en) | 2012-12-27 | 2014-07-02 | Renesas Electronics Corporation | Semiconductor device and electric control device |
| US9537303B2 (en) | 2012-12-27 | 2017-01-03 | Renesas Electronics Corporation | Semiconductor device and electric control device |
| JP2015106965A (ja) * | 2013-11-29 | 2015-06-08 | ローム株式会社 | 短絡保護回路 |
| TWI672883B (zh) * | 2013-11-29 | 2019-09-21 | 羅姆股份有限公司 | 短路保護電路、半導體裝置及電子機器 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050607 |