JP6048289B2 - バイアス回路 - Google Patents

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    • G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
    • G05F3/205—Substrate bias-voltage generators

Description

本発明は、バイアス回路に関する。
従来より、基準電圧を発生する基準電圧発生源と、電荷供給回路と、タイマー回路とを備え、電荷供給回路は、基準電圧発生源が起動された時点から所定時間だけその出力（例えば電源電圧）を基準電圧発生源の基準電圧出力端子に供給するようにタイマー回路によって制御される基準電圧発生回路がある（例えば、特許文献１参照）。基準電圧発生源の出力には、安定化のための容量が接続されている。
特開平１０−２２２２３４号公報
ところで、従来の基準電圧発生回路は、タイマー回路がカウントする時間は予め設定されているため、例えば、電源電圧がゆっくり上昇する場合には、予め規定されているタイマー回路のカウント時間が短すぎるため、基準電圧発生源の出力電位が上昇せず、高速起動できない可能性がある。また、高速起動のために、基準電圧発生源の出力電圧を平滑化するための安定化容量を小さくすると、電源電圧の変動やノイズの影響を大きく受けてしまう可能性がある。
このため、従来の基準電圧発生回路は、高い電源電圧変動除去比（PSRR: Power Supply Rejection Ratio）の実現と、高速起動性の両立ができないおそれがある。
そこで、高い電源電圧変動除去比と高速起動性の両立を図ったバイアス回路を提供することを目的とする。
本発明の実施の形態のバイアス回路は、電源端子と基準電位端子との間の第１電流経路及び第２電流経路にそれぞれ配設される第１基準電流素子及び第２基準電流素子を有する基準電流生成部と、前記第１電流経路において前記第１基準電流素子と直列に接続される第１トランジスタと、前記第２電流経路において前記第２基準電流素子と直列に接続される第２トランジスタとを有し、前記第１トランジスタ及び前記第２トランジスタの制御端子に接続される第１ノードから所定のバイアス電圧を出力する第１カレントミラー回路と、前記電源端子と前記基準電位端子との間の第３電流経路に配設される第３基準電流素子と、前記第３電流経路において前記第３基準電流素子と直列に接続され、前記第１トランジスタ又は前記第２トランジスタと第２カレントミラー回路を構築する第３トランジスタと、前記第３トランジスタの制御端子に接続される第２ノードと、前記電源端子との間に接続されるバイパスコンデンサと、前記第１ノードに接続され、前記第１ノードの電位を制御して前記第１トランジスタを起動する起動回路と、前記第１ノードと前記第２ノードとの間に接続され、前記第１ノードの電位が立ち上がるとオンになる第１スイッチとを含む。
高い電源電圧変動除去比と高速起動性の両立を図ったバイアス回路を提供することができる。
前提技術によるバイアス回路１を示す図である。 バイアス回路１、ＢＧＲ回路９０、及びＬＤＯ(Low Drop Out)電源回路９１を含む回路を示す図である。 バイアス回路１、ＢＧＲ回路９０、及びＬＤＯ電源回路９１の起動時における入力電圧ＶＩＮ、出力電圧ＶＬＤＯ、及び出力電圧ＶＢＧＲの波形を示す図である。 実施の形態１のバイアス回路１００を示す図である。 実施の形態１のバイアス回路１００のシミュレーション結果を示す図である。 実施の形態２のバイアス回路２００を示す図である。 実施の形態３のバイアス回路３００を示す図である。 実施の形態４のバイアス回路４００を示す図である。 実施の形態４の変形例のバイアス回路４０１を示す図である。 実施の形態５のバイアス回路５００を示す図である。
本発明のバイアス回路を適用した実施の形態について説明する前に、図１乃至３を用いて、前提技術によるバイアス回路について説明する。
図１は、前提技術によるバイアス回路１を示す図である。
バイアス回路１は、ＰＭＯＳ(P-channel Metal Oxide Semiconductor)トランジスタ１１、ＮＭＯＳ(n-channel Metal Oxide Semiconductor)トランジスタ１２、抵抗器１３、バイパスコンデンサ１４、ＰＭＯＳトランジスタ２１、ＮＭＯＳトランジスタ２２及び２３、スタートアップ回路８０、及び出力端子１Ａを含む。
ＰＭＯＳトランジスタ１１のソースは、電源ＶＤＤとバイパスコンデンサ１４の一端（図中上側の端子）に接続される。ＰＭＯＳトランジスタ１１のドレインは、自己のゲート、出力端子１Ａ、バイパスコンデンサ１４の他端（図中下側の端子）、スタートアップ回路８０の出力端子８０Ａ、及びＮＭＯＳトランジスタ１２のドレインに接続される。ＰＭＯＳトランジスタ１１のゲートは、自己のドレインとＰＭＯＳトランジスタ２１のゲートに接続される。
ＰＭＯＳトランジスタ１１は、ＰＭＯＳトランジスタ２１とカレントミラー回路を構築する。また、バイパスコンデンサ１４は、ＰＭＯＳトランジスタ１１のゲート-ソース間に接続されている。
ＮＭＯＳトランジスタ１２のドレインは、ＰＭＯＳトランジスタ１１のドレインとゲート、出力端子１Ａ、及びスタートアップ回路８０の出力端子８０Ａに接続されている。ＮＭＯＳトランジスタ１２のソースは、抵抗器１３の一端（図中上側の端子）に接続されている。ＮＭＯＳトランジスタ１２のゲートは、ＮＭＯＳトランジスタ２２のゲートとドレインに接続されている。
ＮＭＯＳトランジスタ１２は、ＮＭＯＳトランジスタ２２とカレントミラー回路を構築する。また、ＮＭＯＳトランジスタ１２は、ＰＭＯＳトランジスタ１１と縦積みされており、互いのドレイン-ソース間の主経路が直列に接続されている。
抵抗器１３は、一端（図中上側の端子）がＮＭＯＳトランジスタ１２のソースに接続され、他端（図中下側の端子）が接地されている。抵抗器１３の抵抗値はＲ１である。
バイパスコンデンサ１４は、一端（図中上側の端子）がＰＭＯＳトランジスタ１１のソースに接続され、他端（図中下側の端子）がＰＭＯＳトランジスタ１１のゲートに接続されている。すなわち、バイパスコンデンサ１４の一端は電源に接続され、他端は出力端子１Ａに接続されている。
ＮＭＯＳトランジスタ２３のドレインは、ＮＭＯＳトランジスタ２２のソースと、自己のゲートに接続されている。ＮＭＯＳトランジスタ２３のソースは接地されている。 ＮＭＯＳトランジスタ２３は、ＮＭＯＳトランジスタ２２と縦積みされており、互いのドレイン-ソース間の主経路が直列に接続されている。
出力端子１Ａは、バイアス回路１の出力端子であり、ＢＧＲ（Band Gap Reference）回路９０が接続される。
ここでは、出力端子１Ａの電圧値をＶＢとする。ＢＧＲ回路９０は、バイアス回路１の出力電圧ＶＢが入力され、所定の基準電圧を出力する。
スタートアップ回路８０は、バイアス回路１の起動時に、出力端子８０Ａの電圧を一時的に接地電圧に切り替える。スタートアップ回路８０の出力電圧が一時的に接地電圧に切り替わることにより、バイアス回路１は起動する。
このようなバイアス回路１において、スタートアップ回路８０の出力端子８０Ａの出力電圧が所定の正電圧から接地電圧に切り替わると、ＰＭＯＳトランジスタ１１のゲート電圧がＬレベルになるため、ＰＭＯＳトランジスタ１１及び２１がオンになる。
また、ＰＭＯＳトランジスタ２１がオンになると、ＮＭＯＳトランジスタ１２及び２２のゲート電圧が上昇するため、ＮＭＯＳトランジスタ１２及び２２がオンになる。これにより、ＰＭＯＳトランジスタ１１、ＮＭＯＳトランジスタ１２、及び抵抗器１３を含む電流経路に電流が流れ始める。
また、ＮＭＯＳトランジスタ２２がオンになることにより、ＮＭＯＳトランジスタ２３がオンになる。これにより、ＰＭＯＳトランジスタ２１、ＮＭＯＳトランジスタ２２及び２３を含む電流経路に電流が流れる。
ＰＭＯＳトランジスタ１１と２１はカレントミラー回路であるため、各々のソース-ドレイン間に流れる電流は等しい。
また、ＮＭＯＳトランジスタ１２と２２もカレントミラー回路であるため、両者には等しい電流が流れる。この時、ＮＭＯＳトランジスタ１２と２２のソース電位がほぼ等しい電圧になるため、電流経路に流れる電流値は、ＮＭＯＳトランジスタ２３の閾値電圧と、抵抗器１３の抵抗値Ｒ１とによって決まる。
このようなバイアス回路１は、例えば、携帯端末機器のようにバッテリで駆動される機器に用いられる。
携帯端末機器のようなモバイル電子機器に用いられる半導体集積回路には、アナログ回路が集積化されている。ＢＧＲ回路９０は、安定した基準電圧を生成できるため、アナログ回路の基準電圧を生成する回路として多く用いられている。
ＢＧＲ回路９０に代表されるようなアナログ回路を動作させるためには、所定の電流値のバイアス電流、又は、所定の電圧値のバイアス電圧が必要である。このようなバイアス電流又はバイアス電圧を供給するために、バイアス回路１が用いられる。
ここで、バイアス回路１には、主に次の２つの特性を有することが要求される。１つは、電源電圧ＶＤＤの変動に対して高い安定性を保つことである。すなわち、高いＰＳＲＲ（Power Supply Rejection Ratio：電源電圧変動除去比）を持つことである。もう１つは、電源電圧ＶＤＤの立ち上がりに対して高速起動性（高速応答性）を有することである。すなわち、出力電圧ＶＢが急峻に所望の電位に立ち上がることである。
高いＰＳＲＲを実現するための一般的な手段は、図１に示すようにバイパスコンデンサ１４を挿入することである。バイパスコンデンサ１４は、電源電圧ＶＤＤが変動した場合においても、出力電圧ＶＢを電源電圧ＶＤＤと同様に変動させることによって、ＰＭＯＳトランジスタ１１にかかるゲートソース電圧ＶＧＳを一定に保ち、ＰＭＯＳトランジスタ１１と２１をそれぞれ含む２つの電流経路に流れる電流を安定化させている。
次に、図２を用いて、電源電圧ＶＤＤの立ち上がりに対するバイアス回路１の高速起動の必要性について説明する。
図２は、バイアス回路１、ＢＧＲ回路９０、及びＬＤＯ(Low Drop Out)電源回路９１を含む回路を示す図である。
ＬＤＯ電源回路９１は、入力電圧ＶＩＮが入力されることによって動作し、所定の出力電圧ＶＬＤＯを出力する。ＬＤＯ電源回路９１の出力電圧ＶＬＤＯは、バイアス回路１、及びＢＧＲ回路９０の電源電圧として入力される。
また、ＬＤＯ電源回路９１の出力電圧ＶＬＤＯは、分圧回路９２によって分圧される。
ＬＤＯ電源回路９１は、ＢＧＲ回路９０の出力電圧ＶＢＧＲと、分圧回路９２の出力電圧が等しくなるように内部でフィードバック制御を行うことにより、所望の出力電圧ＶＬＤＯを出力する。所望の出力電圧ＶＬＤＯは、分圧回路９２の２つの抵抗比を適切に設定することで得られる。
図３は、バイアス回路１、ＢＧＲ回路９０、及びＬＤＯ電源回路９１の起動時における入力電圧ＶＩＮ、出力電圧ＶＬＤＯ、及び出力電圧ＶＢＧＲの波形を示す図である。ここでは、入力電圧ＶＩＮが携帯端末機器のバッテリに接続されていないＶＩＮ＝０（ｔ０）の状態から、バッテリに接続され徐々に電圧が供給される時の様子を示している。特に、図３は入力電圧ＶＩＮが供給された瞬間の拡大図を示している。
なお、出力電圧ＶＬＤＯは、図１に示すバイアス回路１における電源電圧ＶＤＤとして入力される電圧である。
出力電圧ＶＬＤＯを立ち上げて一定にするためには、先にＢＧＲ回路９０を立ち上げ、ＢＧＲ回路９０の出力電圧ＶＢＧＲを参照しながら、ＬＤＯ電源回路９１の出力電圧ＶＬＤＯを調節する必要がある。このため、理想的には図３の実線で示すように、時刻ｔ１までで出力電圧ＶＢＧＲを先に立ち上げることにより、その後の時刻ｔ２で出力電圧ＶＬＤＯが内部フィードバック制御により一定値に安定する。
ここで、例えば、高いＰＳＲＲを確保するために、バイパスコンデンサ１４の静電容量Ｃｐを非常に大きくして動作の安定化を図った場合を考える。このような場合には、バイアス回路１の起動（出力電圧ＶＢの立ち上がり完了）が遅くなり、その結果、ＢＧＲ回路９０の出力電圧ＶＢＧＲの立ち上がりが遅くなる。
このため、図３の破線で示すように出力電圧ＶＢＧＲが所定の基準電圧Ｖ１に到達するまでの時間（ｔ０〜ｔ３）が長くなり、ＬＤＯ電源回路９１の出力電圧を上昇させるためのフィードバック制御が長時間にわたって継続することになる。
この場合、ＬＤＯ電源回路９１の出力電圧ＶＬＤＯが、破線で示すように所定の電圧Ｖ２よりも上昇するため、ＬＤＯ電源回路９１に含まれるトランジスタの耐圧を超えてしまい、ＬＤＯ電源回路９１が破壊される可能性がある。
このような理由から、バイアス回路１には高速起動性が要求される。
ここで、例えば、バイアス回路１の高速起動性を実現するために、バイアス回路１がバイパスコンデンサ１４を含まない場合を考える。
この場合は、バイアス回路１の起動は速くなり、出力電圧ＶＢＧＲは高速に立ち上がるが、時刻ｔ４以降の短い破線で示すように、出力電圧ＶＢＧＲは、起動完了後の電源電圧ＶＤＤ（＝ＶＬＤＯ）の変動の影響を受けやすくなり、高いＰＳＲＲを得ることが困難になる。
以上のように、バイアス回路１のＰＭＯＳトランジスタ１１のソース-ドレイン間にバイパスコンデンサ１４を挿入すれば高速起動性が損なわれ、また、バイパスコンデンサ１４を用いなければ高いＰＳＲＲを確保することが困難になる。すなわち、高いＰＳＲＲと高速起動性の両立を実現することが困難になる。
従って、以下で説明する実施の形態では、高いＰＳＲＲと高速起動性の両立を実現したバイアス回路を提供する。
＜実施の形態１＞
図４は、実施の形態１のバイアス回路１００を示す図である。
バイアス回路１００は、ＰＭＯＳトランジスタ１１、ＮＭＯＳトランジスタ１２、抵抗器１３、ＰＭＯＳトランジスタ２１、ＮＭＯＳトランジスタ２２及び２３、スタートアップ回路８０、及び出力端子１００Ａを含む。
バイアス回路１００は、さらに、ＰＭＯＳトランジスタ１３１、ＮＭＯＳトランジスタ１３２及び１３３、バイパスコンデンサ１４０、スイッチ１５０、及びコンパレータ１５１を含む。
実施の形態１のバイアス回路１００において、前提技術のバイアス回路１と同様の構成要素には同一符号を付し、その説明を省略する。
実施の形態１のバイアス回路１００は、例えば、前提技術のバイアス回路１と同様に、図２に示すＬＤＯ電源回路９１の出力電圧ＶＬＤＯが電源電圧ＶＤＤとして供給され、出力端子１００Ａから所定の出力電圧（バイアス電圧）ＶＢを出力する。出力端子１００Ａは、例えば、前提技術のバイアス回路１の出力端子１Ａと同様に、図２に示すＢＧＲ回路９０に接続されており、バイアス回路１００は、ＢＧＲ回路９０に所定の出力電圧ＶＢを供給する。
ここで、バイアス回路１００の起動が完了するとは、バイアス回路１００が出力する出力電圧ＶＢが立ち上がり、安定することをいう。
また、実施の形態１のバイアス回路１００では、ＰＭＯＳトランジスタ１１、ＮＭＯＳトランジスタ１２、及び抵抗器１３を含む電流経路をPath1とする。ＰＭＯＳトランジスタ２１と、ＮＭＯＳトランジスタ２２及び２３とを含む電流経路をPath2とする。
また、ＰＭＯＳトランジスタ１３１と、ＮＭＯＳトランジスタ１３２及び１３３を含む電流経路をPath3とする。
Path1、Path2、Path3は、それぞれ、第１電流経路、第２電流経路、第３電流経路の一例である。
ＰＭＯＳトランジスタ１１は、第１トランジスタの一例であり、ＰＭＯＳトランジスタ２１は、第２トランジスタの一例である。ＰＭＯＳトランジスタ１１と２１で構成するカレントミラー回路は、第１カレントミラー回路の一例である。
また、バイアス回路１００の出力電圧ＶＢを示す出力ノードをノードＶＢとする。ノードＶＢは、第１ノードの一例である。
また、ＮＭＯＳトランジスタ１２及び抵抗器１３で構成される回路は、第１基準電流素子の一例であり、ＮＭＯＳトランジスタ２２及び２３によって構成される回路は、第２基準電流素子の一例である。
また、ＮＭＯＳトランジスタ１２及び抵抗器１３と、ＮＭＯＳトランジスタ２２及び２３とによって構成される回路は、基準電流生成部の一例である。この基準電流生成部に含まれるＮＭＯＳトランジスタ１２と２２は、第３カレントミラー回路の一例である。この基準電流生成部では、抵抗器１３の一端（図中上側の端子）の電位と、ＮＭＯＳトランジスタ２３のドレインの電位とが等しくなるように動作点が決まる。
この結果、Path2には、ＮＭＯＳトランジスタ２３の閾値電圧Ｖｔｈと、抵抗器１３の抵抗値Ｒ１とによって決まる電流Ｉ２（Ｉ２＝Ｖｔｈ／Ｒ１）が流れる。
なお、Path1に流れる電流Ｉ１は、ＮＭＯＳトランジスタ１２及び２２のカレントミラー回路の電流比によって決まる。
スタートアップ回路８０は、実施の形態１では、出力端子８０Ａ、ＮＭＯＳトランジスタ８１、抵抗器８２、及びＮＭＯＳトランジスタ８３を含む。
ＮＭＯＳトランジスタ８１のドレインは、出力端子８０Ａに接続されており、ＮＭＯＳトランジスタ８１のソースは接地されている。ＮＭＯＳトランジスタ８１のゲートは、抵抗器８２とＮＭＯＳトランジスタ８３のドレインとの間に接続されている。ここで、ＮＭＯＳトランジスタ８１のゲート電圧をＶＳとし、抵抗器８２の抵抗値をＲＳとする。
抵抗器８２は、一端（図中上側の端子）が電源ＶＤＤに接続され、他端（図中下側の端子）がＮＭＯＳトランジスタ８１のゲートと、ＮＭＯＳトランジスタ８３のドレインとに接続されている。
ＮＭＯＳトランジスタ８３のソースは接地されており、ゲートは、ＮＭＯＳトランジスタ１２及び２２のゲートと、ＮＭＯＳトランジスタ２２のドレインと、ＮＭＯＳトランジスタ１３２のゲートに接続されている。
ここで、ＮＭＯＳトランジスタ８３のゲート電圧をＶＬとする。
スタートアップ回路８０は、バイアス回路１００の起動時に、電源電圧ＶＤＤが上昇すると、ＮＭＯＳトランジスタ８１のゲート電圧ＶＳが上昇するため、まずＮＭＯＳトランジスタ８１がオンになる。これにより、出力端子８０Ａの電圧は接地電圧（Ｌ(Low)レベル）に低下する。
また、出力端子８０Ａの出力電圧ＶＢがＬレベルになると、ＰＭＯＳトランジスタ１１及び２１がオンになり、これによって電圧ＶＬがＨ(High)レベルになるためＮＭＯＳトランジスタ１２及び２２がオンになり、まずPath1に電流が流れる。この直後に、ＮＭＯＳトランジスタ２３がオンになることにより、Path2に電流が流れる。
次に、電圧ＶＬがＨレベルになると、ＮＭＯＳトランジスタ８３がオンになるので、ＮＭＯＳトランジスタ８１のゲート電圧ＶＳは接地電圧（Ｌレベル）になり、ＮＭＯＳトランジスタ８１はオフになる。
すなわち、スタートアップ回路８０のＮＭＯＳトランジスタ８１は、バイアス回路１００の起動直後にオンになり、ＰＭＯＳトランジスタ１１及び２１に電流が流れＶＬがＨレベルになると、オフに切り替わる。このため、Path1、Path2に流れる電流は、スタートアップによって一度電流が流れると、ＰＭＯＳトランジスタ１１及び２１、及びＮＭＯＳトランジスタ１２及び２２の２つのカレントミラーによって電流がＩ２になるようにフィードバックがかかり、安定した一定電流になる。これにより、出力電圧ＶＢは一定電圧になる。
一方、ＰＭＯＳトランジスタ１３１のソースは電源ＶＤＤに接続される。ＰＭＯＳトランジスタ１３１のドレインは、自己のゲート、ＮＭＯＳトランジスタ１３２のドレイン、バイパスコンデンサ１４０の他端（図中下側の端子）、及び、スイッチ１５０の一端（図中左側の端子）に接続されている。
ＮＭＯＳトランジスタ１３２のドレインは、ＰＭＯＳトランジスタ１３１のドレイン及びゲート、バイパスコンデンサ１４０の他端（図中下側の端子）、及び、スイッチ１５０の一端（図中左側の端子）に接続されている。
ＮＭＯＳトランジスタ１３２のソースは、ＮＭＯＳトランジスタ１３３のドレイン及びゲートに接続されている。ＮＭＯＳトランジスタ１３２のゲートは、ノードＶＬを介して、ＮＭＯＳトランジスタ１２及び２２のゲート、ＮＭＯＳトランジスタ２２のドレイン、及びＮＭＯＳトランジスタ８３のゲートに接続されている。
ＮＭＯＳトランジスタ１３３のソースは接地されており、ゲートは、自己のドレインに接続されている。
ここで、Path3を構成するＰＭＯＳトランジスタ１３１、及びＮＭＯＳトランジスタ１３２、１３３は、Path2を構成するＰＭＯＳトランジスタ２１、及びＮＭＯＳトランジスタ２２、２３と同様である。
ＰＭＯＳトランジスタ１３１は、ゲートとドレインが接続されている。ＰＭＯＳトランジスタ１３１は、ＰＭＯＳトランジスタ２１とカレントミラー回路を構築する。このカレントミラー回路は、第２カレントミラー回路の一例である。
また、ＮＭＯＳトランジスタ１３２は、ＮＭＯＳトランジスタ２２とカレントミラー回路を構築する。このカレントミラー回路は、第４カレントミラー回路の一例である。
また、ＮＭＯＳトランジスタ１３２のグランド側にＮＭＯＳトランジスタ１３３を縦積みしたのは、ＮＭＯＳトランジスタ２２に対するＮＭＯＳトランジスタ２３と同様の縦積みの構成を実現することにより、ＮＭＯＳトランジスタ２３とＮＭＯＳトランジスタ１３３に等しい電流が流れるようにするためである。
ＮＭＯＳトランジスタ１３２と１３３によって構築される回路は、第３基準電流素子の一例である。
バイパスコンデンサ１４０の一端（図中上側の端子）は電源ＶＤＤに接続される。バイパスコンデンサ１４０の他端（図中下側の端子）は、ＰＭＯＳトランジスタ１３１のゲート及びドレイン、ＮＭＯＳトランジスタ１３２のドレイン、スイッチ１５０の一端（図中左側の端子）、及びコンパレータ１５１の反転入力端子に接続されている。
ここで、バイパスコンデンサ１４０の他端の電圧をＶＣとし、このノードをノードＶＣとする。ノードＶＣは、第２ノードの一例である。
スイッチ１５０の一端（図中左側の端子）は、ノードＶＣに接続され、他端（図中右側の端子）はノードＶＢに接続される。スイッチ１５０の制御端子は、コンパレータ１５１の出力端子に接続されている。スイッチ１５０は、コンパレータ１５１の出力がＨレベルであるときにオンにされ、コンパレータの出力がＬレベルであるときにオフにされる。
スイッチ１５０は、例えば、ゲートがコンパレータ１５１の出力端子に接続されるＮＭＯＳトランジスタによって実現される。スイッチ１５０は、第１スイッチの一例である。
コンパレータ１５１の反転入力端子は、ノードＶＣに接続され、非反転入力端子は、ノードＶＢに接続され、出力端子は、スイッチ１５０の制御端子に接続される。コンパレータ１５１は、ノードＶＢとノードＶＣの電位を比較し、ノードＶＢの電位がノードＶＣの電位よりも低いときは、Ｌレベルの信号を出力端子から出力する。また、コンパレータ１５１は、ノードＶＢの電位がノードＶＣの電位以上であるときは、Ｈレベルの信号を出力する。
ここで、図４に示すバイアス回路１００の動作について説明する。
電源電圧ＶＤＤが上昇し、スタートアップ回路８０が起動すると、まず、コンパレータ１５１の出力がＬレベルになるように設定される。コンパレータ１５１の出力をＬレベルにするためには、ノードＶＢの電位よりもノードＶＣの電位の方が高くなるように設定するが、これは、例えば、次の（１）又は（２）のようにして実現する。
（１）スタートアップ回路８０の起動時に一時的に流れる電流が、コンパレータ１５１の内部に用いる電流よりも大きくなるようにすることにより、スタートアップ回路８０がコンパレータ１５１よりも速く動作するように設定する。これにより、ノードＶＢの電位がノードＶＣの電位よりも速く応答し、ＶＢ＜ＶＣの関係になる。この結果、スタートアップ回路８０の起動時に、コンパレータ１５１の出力はＬレベルになる。
（２）Path1に流れる電流がPath3に流れる電流よりも大きくなるようにする。これにより、ノードＶＢの電位がノードＶＣの電位よりも速く応答し、ＶＢ＜ＶＣの関係になる。この結果、スタートアップ回路８０の起動時に、コンパレータ１５１の出力はＬレベルになる。
なお、バイアス回路１００を（１）と（２）の両方を満たすように設定してもよい。
起動時にスタートアップ回路８０に一度電流が流れると、ＰＭＯＳトランジスタ１１及び２１に電流が流れ、ＶＢの電位が下降する。次にＮＭＯＳトランジスタ２２及び１２のカレントミラーによって電流がコピーされる。Path2, Path1間で電流のフィードバックがかかり、最終的には安定した一定電流Ｉ２＝Ｖｔｈ／Ｒ１が得られる。スタートアップ回路８０の起動時は、コンパレータ４５１の出力がＬレベルであるため、バイアス回路１００の起動は、スイッチ１５０がオフの状態、すなわち、出力電圧ＶＢからバイパスコンデンサ１４０を切り離した状態で、出力電圧ＶＢの高速起動が実現できる。
一方、Path2に電流が流れると、ＮＭＯＳトランジスタ２２と１３２で構成される第２カレントミラー回路によりPath3に電流Ｉ３が流れ始める。
Path3はPath2と同様の回路構成を有するため、Path3に流れる電流Ｉ３は、Path2に流れる電流Ｉ２と等しい。ノードＶＣの電位は、Path3に電流が流れていない初期状態では電源電圧ＶＤＤであり、Path3に電流が流れることにより、電源電圧ＶＤＤから徐々に下がる。ノードＶＣの電位が安定電位ＶＣに到達するまでに要する時間をｔとすると、ｔ＝Ｃｐ×（ＶＤＤ−ＶＣ）／Ｉ３で規定される。バイパスコンデンサＣｐを接続しているため、ノードＶＣの電位の変化はノードＶＢに比べ時間ｔだけ遅くなる。
その後、ノードＶＣの電位が下降して、ＶＣ≦ＶＢになると、コンパレータ１５１の出力信号がＨレベルに切り替わり、スイッチ１５０がオンになる。これにより、ノードＶＢとノードＶＣは接続され、等電位になる。
スイッチ１５０がオンになると、ＰＭＯＳトランジスタ１１のゲート-ソース間にバイパスコンデンサ１４０が接続された状態になるので、ＰＭＯＳトランジスタ１１にかかるゲートソース電圧ＶＧＳを一定に保つことができる。
この結果、ＰＭＯＳトランジスタ１１と２１をそれぞれ含むPath1, Path2に流れる電流を安定化させることができ、高いＰＳＲＲを実現することができる。
以上のように、実施の形態１のバイアス回路１００によれば、Path1, Path2に含まれるＰＭＯＳトランジスタ１１、１２による第１カレントミラー回路のノードＶＢと、バイパスコンデンサ１４０とをスイッチ１５０で切り離すことにより、出力電圧ＶＢの高速起動が実現できる。
また、Path3のＰＭＯＳトランジスタ１３１のゲート-ソース間にバイパスコンデンサ１４０を接続し、出力電圧ＶＢが立ち上がったときに、スイッチ１５０をオンにしてノードＶＢとノードＶＣを接続するので、出力電圧ＶＢが立ち上がった後は、高いＰＳＲＲを実現することができる。
このため、実施の形態１によれば、高いＰＳＲＲと高速起動性の両立を図ったバイアス回路１００を提供することができる。
次に、図５を用いて、実施の形態１のバイアス回路１００のシミュレーション結果について説明する。ここでは、図２に示す前提技術のバイアス回路１の代わりに、図４に示す実施の形態１のバイアス回路１００を用いた場合について説明する。
図５は、実施の形態１のバイアス回路１００のシミュレーション結果を示す図である。図５（Ａ）には、電源電圧ＶＤＤ（上段）とＢＧＲ回路９０の出力電圧ＶＢＧＲ（下段）の動作波形を示す。また、図５（Ｂ）には図５（Ａ）に示す初期（立ち上がり時）の動作波形を時間軸方向に拡大した動作波形を示す。図５（Ｂ）においても、上段が電源電圧ＶＤＤであり、下段がＢＧＲ回路９０の出力電圧ＶＢＧＲである。
また、図５（Ｃ）には図５（Ａ）に示す電源電圧ＶＤＤが変動した際の動作波形を時間軸方向に拡大した動作波形を示す。図５（Ｃ）においても、上段が電源電圧ＶＤＤであり、下段がＢＧＲ回路９０の出力電圧ＶＢＧＲである。
また、図５（Ａ）〜（Ｃ）には、比較のために、前提技術のバイアス回路１（図１参照）を用いて、バイアスコンデンサ１４（図１参照）の有り／無しの場合について計算した出力電圧ＶＢＧＲのシミュレーション結果も示す。
図５（Ａ）及び（Ｂ）の上段に示すように、バイアス回路１００の立ち上がり時に、電源電圧ＶＤＤは線形的に上昇する。また、図５（Ａ）及び（Ｂ）の下段に示すように、バイアス回路１００の出力電圧ＶＢＧＲは、高速で立ち上がっている（特に図５（Ｂ）下段参照）。
これは、前提技術のバイアス回路１でバイパスコンデンサ１４を取り外した場合と同様の速さである。
また、図５（Ｂ）の下段に破線で示すのは、前提技術のバイアス回路１（バイパスコンデンサ１４有り）の場合の出力電圧ＶＢＧＲであるが、実施の形態１のバイアス回路１００の出力電圧ＶＢＧＲの立ち上がりに比べて大幅に遅れている。
以上より、実施の形態１のバイアス回路１００は、高速起動性を達成できていることが分かった。
また、図５（Ａ）及び（Ｃ）の上段に示すように、電源電圧ＶＤＤが変動した場合は、図５（Ｃ）の下段に示すように、実施の形態１のバイアス回路１００を用いた場合のＢＧＲ回路９０の出力電圧ＶＢＧＲの変動は、微小である。
この変動は、時刻ｔ＝２０．０ｍｓ前後でバイパスコンデンサ１４０が接続されることによって生じたノイズと同程度であり、ＶＢＧＲの電位変動が±０．５％以下であり問題の無いレベルに安定している。バイパスコンデンサ１４０の静電容量は、ノードＶＢの電位が完全に立ち上がった後にスイッチ１５０がオンできるように、前述の変形式
Ｃｐ＝（ｔ・Ｉ３）／（ＶＤＤ−ＶＣ）によって設計する。 また、図５（Ｃ）の下段に破線で示すのは、前提技術のバイアス回路１（バイパスコンデンサ１４有り）の場合の出力電圧ＶＢＧＲであり、こちらも安定している。
また、図５（Ｃ）の下段に一点鎖線で示すのは、前提技術のバイアス回路１でバイパスコンデンサ１４を取り外した場合の出力電圧ＶＢＧＲであり、変動が大きい。
以上より、実施の形態１のバイアス回路１００は、高いＰＳＲＲを達成できていることが分かった。実施の形態１のバイアス回路１００のＰＳＲＲは、前提技術のバイアス回路１（バイパスコンデンサ１４有り）とほぼ同じ特性を示す。
図４に示す回路では、Path1, Path2に、基準電流生成部の一例として、ＮＭＯＳトランジスタ１２及び抵抗器１３と、ＮＭＯＳトランジスタ２２及び２３とによって構築される回路を含む形態について説明した。
しかしながら、基準電流生成部の回路構成は、図４の回路に限定されるものではなく、基準電流生成部は、Path1, Path2のＰＭＯＳトランジスタ１１、２１の下流側で、基準電流を生成できる回路であれば、他の回路構成であってもよい。
また、この場合には、Path3のＰＭＯＳトランジスタ１３１の下流側に配設される第３トランジスタは、Path2のＰＭＯＳトランジスタ２１の下流側と同様の回路であればよい。
また、以上では、Path3はPath2と同様の回路構成を有し、Path３に流れる電流Ｉ３は、Path2に流れる電流Ｉ２と等しい形態について説明した。
しかしながら、電流Ｉ３の値は、ＮＭＯＳトランジスタ２２と１３２によって構成される第２カレントミラー回路の電流比（トランジスタのサイズの比）を変えた場合、すなわち、電流Ｉ３と電流Ｉ２の電流値が異なる場合であってもよい。
＜実施の形態２＞
図６は、実施の形態２のバイアス回路２００を示す図である。
実施の形態２のバイアス回路２００は、実施の形態１のバイアス回路１００に、インバータ１５２、スイッチ１５３及び１５４を追加したものである。その他の構成は、実施の形態１のバイアス回路１００と同様であるため、同様の構成要素には同一符号を付し、その説明を省略する。
インバータ１５２の入力端子は、コンパレータ１５１の出力端子に接続されており、インバータ１５２の出力端子は、スイッチ１５３の制御端子に接続されている。
スイッチ１５３は、一端（図中左側の端子）がＰＭＯＳトランジスタ１３２のゲートに接続されており、他端（図中右側の端子）がＰＭＯＳトランジスタ１２及び２２のゲートと、ＰＭＯＳトランジスタ２２のドレインとに接続されている。スイッチ１５３の制御端子は、インバータ１５２の出力端子に接続されている。スイッチ１５３は、第２スイッチの一例である。
スイッチ１５３は、実施の形態１のバイアス回路１００のノードＶＬの間に挿入されたものである。
スイッチ１５３は、例えば、ゲートがインバータ１５２の出力端子に接続されるＮＭＯＳトランジスタによって実現される。スイッチ１５３は、インバータ１５２の出力がＨレベルのときにオンにされ、Ｌレベルのときにオフにされる。すなわち、スイッチ１５３は、スイッチ１５０とは逆位相でオン／オフが行われる。
ここで、スイッチ１５３の一端（図中左側の端子）と、ＰＭＯＳトランジスタ１３２のゲートとの間のノードをＶＮとする。
スイッチ１５４の一端（図中上側の端子）は、ノードＶＮに接続され、他端（図中下側の端子）は接地される。スイッチ１５４の制御端子は、コンパレータ１５１の出力端子に接続されている。スイッチ１５４は、第３スイッチの一例である。
スイッチ１５４は、例えば、ゲートがコンパレータ１５１の出力端子に接続されるＮＭＯＳトランジスタによって実現される。スイッチ１５４は、コンパレータ１５１の出力がＨレベルのときにオンにされ、Ｌレベルのときにオフにされる。
以上のようなバイアス回路２００の起動時は、ノードＶＢの電位がノードＶＣの電位よりも低いため、スイッチ１５０とスイッチ１５４はオフであり、かつ、スイッチ１５３はオンである。このため、立ち上がり時の動作は、実施の形態１のバイアス回路１００と同様である。
ところが、ノードＶＣの電位がノードＶＢの電位以下に下がることによってコンパレータ１５１の出力がＨレベルに切り替わると、スイッチ１５０と１５４がオンになるとともに、スイッチ１５３がオフにされる。
スイッチ１５０がオンになることにより、ノードＶＢはノードＶＣに接続され、バイアス回路２００の出力端子２００Ａから出力される出力電圧ＶＢは安定する。
また、スイッチ１５３がオフになるとともにスイッチ１５４がオンになることにより、ノードＶＮの電位がＬレベルになるため、ＮＭＯＳトランジス１３２がオフになる。これにより、Path3には電流Ｉ３が流れなくなり、起動後に省電力化が可能になる。
このため、実施の形態２によれば、高いＰＳＲＲと高速起動性の両立を図るとともに、省電力化を図ったバイアス回路２００を提供することができる。
＜実施の形態３＞
図７は、実施の形態３のバイアス回路３００を示す図である。
実施の形態３のバイアス回路３００は、実施の形態１のバイアス回路１００のＮＭＯＳトランジスタ１３３を抵抗器３３３に置き換えたものである。その他の構成は、実施の形態１のバイアス回路１００と同様であり、同様の構成要素には同一符号を付し、その説明を省略する。
抵抗器３３３の一端（図中上側の端子）はＮＭＯＳトランジスタ１３２のソースに接続されており、他端（図中下側の端子）は接地されている。抵抗器３３３の抵抗値はＲ１であり、これは抵抗器１３の抵抗値と等しい。
バイアス回路３００の動作は、Path3に流れる電流Ｉ３がPath1に流れる電流Ｉ１と同様になること以外は、実施の形態１のバイアス回路１００と同様である。すなわち、Path3にはPath1の電流Ｉ１のレプリカ電流としての電流Ｉ３が流れる。
実施の形態３によれば、実施の形態１と同様に、高いＰＳＲＲと高速起動性の両立を図ったバイアス回路３００を提供することができる。
また、Path3に流れる電流Ｉ３をＩ１とＩ２のどちらに合わせるかは、実施の形態１のバイアス回路１００のようにＮＭＯＳトランジスタ１３３を形成することが適しているか、又は、実施の形態３のバイアス回路３００のように抵抗器３３３を形成することが適しているかによって決めればよい。
＜実施の形態４＞
図８は、実施の形態４のバイアス回路４００を示す図である。
実施の形態４のバイアス回路４００は、実施の形態１のバイアス回路１００に対して、電源ＶＤＤとＧＮＤとの間における各構成要素の接続、及び、ＰＭＯＳトランジスタとＮＭＯＳトランジスタを入れ替えて逆にしたものである。
バイアス回路４００は、ＮＭＯＳトランジスタ４１１、ＰＭＯＳトランジスタ４１２及び４１３、ＮＭＯＳトランジスタ４２１、ＰＭＯＳトランジスタ４２２、抵抗器４２３、スタートアップ回路(Start Up)４８０、及び出力端子４００Ａを含む。
バイアス回路４００は、さらに、ＮＭＯＳトランジスタ４３１、ＰＭＯＳトランジスタ４３２及び４３３、バイパスコンデンサ４４０、スイッチ４５０、及びコンパレータ４５１を含む。
実施の形態４のバイアス回路４００は、例えば、前提技術のバイアス回路１と同様に、図２に示すＬＤＯ電源回路９１の出力電圧ＶＬＤＯが電源電圧ＶＤＤとして供給され、出力端子４００Ａから所定の出力電圧（バイアス電圧）ＶＢ２を出力する。出力端子４００Ａは、例えば、前提技術のバイアス回路１の出力端子１Ａと同様に、図２に示すＢＧＲ回路９０に接続されており、バイアス回路４００は、ＢＧＲ回路９０に所定の出力電圧ＶＢ２を供給する。
ここで、実施の形態４のバイアス回路４００では、ＮＭＯＳトランジスタ４１１と、ＰＭＯＳトランジスタ４１２及び４１３とを含む電流経路をPath1とする。ＮＭＯＳトランジスタ４２１、ＰＭＯＳトランジスタ４２２、及び抵抗器４２３を含む電流経路をPath2とする。
また、ＮＭＯＳトランジスタ４３１と、ＰＭＯＳトランジスタ４３２及び４３３を含む電流経路をPath3とする。
Path1、Path2、Path3は、それぞれ、第１電流経路、第２電流経路、第３電流経路の一例である。
ＮＭＯＳトランジスタ４１１のドレインは、ＰＭＯＳトランジスタ４１２のドレイン及びゲート、ＰＭＯＳトランジスタ４２２のゲート、ＰＭＯＳトランジスタ４３２のゲート、及びスタートアップ回路４８０の出力端子に接続されている。ＮＭＯＳトランジスタ４１１のドレインは、スタートアップ回路４８０の出力端子４８０Ａを介して、図６に示すＮＭＯＳトランジスタ８３のゲートに接続されている。
ＮＭＯＳトランジスタ４１１のソースは接地されており、ゲートは、ノードＶＢ２に接続されている。
ノードＶＢ２には、ＮＭＯＳトランジスタ４１１及び４２１のゲート、バイアス回路４００の出力端子４００Ａ、スイッチ４５０の他端（図中右側の端子）、スタートアップ回路４８０の出力端子４８０Ａ、及びコンパレータ４５０の反転入力端子が接続されている。
ノードＶＢ２は、スタートアップ回路４８０の出力端子４８０Ａを介して、図６に示すＮＭＯＳトランジスタ８１のドレインに接続されている。
ＮＭＯＳトランジスタ４１１は、ＮＭＯＳトランジスタ４２１とカレントミラー回路を構成する。
ＰＭＯＳトランジスタ４１２のソースは、ＰＭＯＳトランジスタ４１３のドレイン及びゲートに接続されている。
ＰＭＯＳトランジスタ４１２は、ＰＭＯＳトランジスタ４２２とカレントミラー回路を構成する。また、ＰＭＯＳトランジスタ４１２は、ＮＭＯＳトランジスタ４１１と縦積みされており、互いのドレイン-ソース間の主経路が直列に接続されている。
ここで、図８に示すようにスタートアップ回路４８０の出力端子４８０Ａが接続されるノードをノードＶＨとする。
ＰＭＯＳトランジスタ４１３のソースは電源ＶＤＤに接続されている。 ＰＭＯＳトランジスタ４１３は、ＰＭＯＳトランジスタ４１２と縦積みされており、互いのドレイン-ソース間の主経路が直列に接続されている。
ＮＭＯＳトランジスタ４２１のソースは接地されている。ＮＭＯＳトランジスタ４２１のドレイン及びゲートは、ノードＶＢ２に接続されており、
ＮＭＯＳトランジスタ４２１は、ＮＭＯＳトランジスタ４１１とカレントミラー回路を構成する。
ＰＭＯＳトランジスタ４２２のドレインは、ノードＶＢ２を介して、ＮＭＯＳトランジスタ４１１のゲートと、ＮＭＯＳトランジスタ４２１のドレイン及びゲートと、コンパレータ４５１の反転入力端子とに接続されている。
ＰＭＯＳトランジスタ４２２のソースは、抵抗器４２３の他端（図中下側の端子）に接続されている。また、ＰＭＯＳトランジスタ４２２のゲートは、ＰＭＯＳトランジスタ４１２のゲートと、ノードＶＨを介して、ＰＭＯＳトランジスタ４３２のゲートに接続されている。
ＰＭＯＳトランジスタ４２２は、ＰＭＯＳトランジスタ４１２とカレントミラー回路を構成する。
抵抗器４２３は、一端（図中上側の端子）が電源ＶＤＤに接続され、他端（図中下側の端子）がＰＭＯＳトランジスタ４２２のソースに接続されている。抵抗器４１３の抵抗値はＲ２である。
ＮＭＯＳトランジスタ４１１は、第１トランジスタの一例であり、ＮＭＯＳトランジスタ４２１は、第２トランジスタの一例である。ＮＭＯＳトランジスタ４１１と４２１は、第１カレントミラー回路の一例である。
また、バイアス回路４００の出力電圧ＶＢ２を示す出力ノードをノードＶＢ２とする。ノードＶＢ２は、第１ノードの一例である。
また、ＰＭＯＳトランジスタ４１２及び４１３で構成される回路は、第１基準電流素子の一例であり、ＰＭＯＳトランジスタ４２２及び抵抗器４２３で構成される回路は、第２基準電流素子の一例である。
また、ＰＭＯＳトランジスタ４１２及び４１３と、ＰＭＯＳトランジスタ４２２及び抵抗器４２３とによって構成される回路は、基準電流生成部の一例である。この基準電流生成部に含まれるＰＭＯＳトランジスタ４１２と４２２は、第３カレントミラー回路の一例である。この基準電流生成部では、ＰＭＯＳトランジスタ４１３のドレインの電位と、抵抗器４２３の他端（図中下側の端子）の電位とが等しくなるように動作点が決まる。
この結果、Path1には、ＰＭＯＳトランジスタ４１３の閾値電圧Ｖｔｈｐと、抵抗器４２３の抵抗値Ｒ２とによって決まる電流Ｉ１（Ｉ１＝Ｖｔｈｐ／Ｒ２）が流れる。
なお、Path2に流れる電流Ｉ２は、ＰＭＯＳトランジスタ４１２及び４２２のカレントミラー回路の電流比によって決まる。
スタートアップ回路４８０は、バイアス回路４００の起動時に、電源電圧ＶＤＤが上昇すると、一時的にノードＶＨを電源電圧ＶＤＤに持ち上げ、ＮＭＯＳトランジスタ４２１及び４１１に電流を流す回路である。図８には、スタートアップ回路(Start Up)４８０の内部の詳細を省略することによって簡略化して示すが、スタートアップ回路４８０の構成は、図４に示すスタートアップ回路８０に対して、電源ＶＤＤとＧＮＤとの間における各構成要素の接続、及び、ＰＭＯＳトランジスタとＮＭＯＳトランジスタを入れ替えて逆にしたものである。
ＮＭＯＳトランジスタ４３１のソースは接地される。ＮＭＯＳトランジスタ４３１のドレインは、自身のゲート、及びＰＭＯＳトランジスタ４３２のドレインに接続されている。ＮＭＯＳトランジスタ４３１のゲートは、自身のドレイン、及びバイパスコンデンサ４４０の一端（図中上側の端子）、スイッチ４５０の一端（図中左側の端子）、及びコンパレータ４５１の非反転入力端子に接続されている。
ここで、バイパスコンデンサ４４０の一端が接続されるノードをＶＣ２とする。ノードＶＣ２は、第２ノードの一例である。
ＰＭＯＳトランジスタ４３２のゲートはノードＶＨに、ソースは、ＰＭＯＳトランジスタ４３３のドレイン及びゲートに接続されている。ＰＭＯＳトランジスタ４３３のソースは電源ＶＤＤに接続されている。ここで、Path3を構成するＮＭＯＳトランジスタ４３１、及びＰＭＯＳトランジスタ４３２、４３３は、Path1を構成するＮＭＯＳトランジスタ４１１、及びＰＭＯＳトランジスタ４１２、４１３と、同様の構成である。
ＮＭＯＳトランジスタ４３１は、ゲートとドレインが接続されている。ＮＭＯＳトランジスタ４３１は、ＮＭＯＳトランジスタ４１１とカレントミラー回路を構築する。このカレントミラー回路は、第２カレントミラー回路の一例である。
ＰＭＯＳトランジスタ４３２は、ＰＭＯＳトランジスタ４１２とカレントミラー回路を構築する。このカレントミラー回路は、第４カレントミラー回路の一例である。
また、ＰＭＯＳトランジスタ４３２の電源ＶＤＤ側にＰＭＯＳトランジスタ４３３を縦積みしたのは、ＰＭＯＳトランジスタ４１２に対するＰＭＯＳトランジスタ４１３と同様の縦積みの構成を実現することにより、ＰＭＯＳトランジスタ４１３とＰＭＯＳトランジスタ４３３に等しい電流が流れるようにするためである。
ＰＭＯＳトランジスタ４３２と４３３によって構築される回路は、第３基準電流素子の一例である。
バイパスコンデンサ４４０の一端（図中上側の端子）はノードＶＣ２に接続される。バイパスコンデンサ４４０の他端（図中下側の端子）は、接地される。
スイッチ４５０の一端（図中左側の端子）は、ノードＶＣ２に接続され、他端（図中右側の端子）はノードＶＢ２に接続される。スイッチ４５０の制御端子は、コンパレータ４５１の出力端子に接続されている。スイッチ４５０は、コンパレータ４５１の出力がＨレベルであるときにオンにされ、コンパレータの出力がＬレベルであるときにオフにされる。
スイッチ４５０は、例えば、ゲートがコンパレータ４５１の出力端子に接続されるＮＭＯＳトランジスタによって実現される。スイッチ４５０は、第１スイッチの一例である。
コンパレータ４５１の非反転入力端子は、ノードＶＣ２に接続され、反転入力端子は、ノードＶＢ２に接続され、出力端子は、スイッチ４５０の制御端子に接続される。コンパレータ４５１は、ノードＶＢ２とノードＶＣ２の電位を比較し、ノードＶＣ２の電位がノードＶＢ２の電位よりも低いときは、Ｌレベルの信号を出力する。また、コンパレータ４５１は、ノードＶＣ２の電位がノードＶＢ２の電位以上であるときは、Ｈレベルの信号を出力する。
ここで、図８に示すバイアス回路４００の動作について説明する。
電源電圧ＶＤＤが上昇し、スタートアップ回路４８０が起動すると、まず、コンパレータ４５１の出力がＬレベルになるように設定される。コンパレータ４５１の出力をＬレベルにするためには、ノードＶＢ２の電位よりもノードＶＣ２の電位の方が低くなるように設定するが、これは、例えば、次の（３）又は（４）のようにして実現する。
（３）スタートアップ回路４８０の起動時に一時的に流れる電流が、コンパレータ４５１の内部に用いる電流よりも大きくなるようにすることにより、スタートアップ回路４８０がコンパレータ４５１よりも速く動作するように設定する。これにより、ノードＶＢ２の電位がノードＶＣ２の電位よりも速く応答し、ＶＢ２＞ＶＣ２の関係になる。この結果、スタートアップ回路４８０の起動時に、コンパレータ４５１の出力はＬレベルになる。
（４）Path1に流れる電流がPath3に流れる電流よりも大きくなるようにする。これにより、ノードＶＢ２の電位がノードＶＣ２の電位よりも速く応答し、ＶＢ２＞ＶＣ２の関係になる。この結果、スタートアップ回路４８０の起動時に、コンパレータ４５１の出力はＬレベルになる。
なお、バイアス回路４００を（３）と（４）の両方を満たすように設定してもよい。
起動時にスタートアップ回路４８０に電源電圧ＶＤＤから一度電流が流れると、ＮＭＯＳトランジスタ４２１及び４１１に電流が流れ、ＶＢ２の電位が上昇する。次にＰＭＯＳトランジスタ４１２及び４２２のカレントミラーによって電流がコピーされる。Path1, Path2間で電流のフィードバックがかかり、最終的には安定した一定電流Ｉ１＝Ｖｔｈｐ／Ｒ２が得られる。スタートアップ回路４８０の起動時は、コンパレータ４５１の出力がＬレベルであるため、バイアス回路４００の起動は、スイッチ４５０がオフの状態、すなわち、出力電圧ＶＢ２からバイパスコンデンサ４４０を切り離した状態で、高速に出力ノードＶＢ２を立ち上げることができ、高速起動性を実現することができる。
一方、Path1に電流が流れると、ＰＭＯＳトランジスタ４１２と４３２で構成されるカレントミラーによりPath3に電流が流れ始め、ノードＶＣの電位が上昇して、ＶＣ２≧ＶＢ２になると、コンパレータ４５１の出力信号がＨレベルに切り替わり、スイッチ４５０がオンになる。これにより、ノードＶＢ２とノードＶＣ２は接続され、等電位になる。
スイッチ４５０がオンになると、ＮＭＯＳトランジスタ４１１のゲート-ソース間にバイパスコンデンサ４４０が接続された状態になるので、ＮＭＯＳトランジスタ４２１にかかるゲートソース電圧ＶＧＳを一定に保つことができる。
この結果、電源電圧ＶＤＤが変動しても、ＮＭＯＳトランジスタ４１１と４２１をそれぞれ含むPath1, Path2に流れる電流を安定化させることができ、高いＰＳＲＲを実現することができる。
以上のように、実施の形態４のバイアス回路４００によれば、Path1, Path2に含まれるＮＭＯＳトランジスタ４１１、４２１による第１カレントミラー回路のノードＶＢ２と、バイパスコンデンサ４４０とをスイッチ４５０で切り離すことにより、出力電圧ＶＢ２の高速起動が実現できる。
また、ノードＶＣ２とＧＮＤとの間にバイパスコンデンサ４４０を接続し、ノードＶＣ２の電位がノードＶＢ２の電位よりも高くなったときに、スイッチ４５０をオンにしてノードＶＢ２とノードＶＣ２を接続するので、出力電圧ＶＢ２が立ち上がった後は、高いＰＳＲＲを実現することができる。
このため、実施の形態４によれば、高いＰＳＲＲと高速起動性の両立を図ったバイアス回路４００を提供することができる。
また、実施の形態４では、図９に示す実施の形態４の変形例のバイアス回路４０１のように、インバータ４５２、スイッチ４５３及び４５４を追加してもよい。これは、図８のバイアス回路４００に、インバータ４５２、スイッチ４５３及び４５４を追加したことと同様である。
インバータ４５２の入力端子は、コンパレータ４５１の出力端子に接続され、出力端子は、スイッチ４５３の制御端子に接続される。
スイッチ４５３の一端（図中左側の端子）は、ＰＭＯＳトランジスタ４３２のゲートと、スイッチ４５４の他端（図中下側の端子）とに接続される。スイッチ４５３の他端（図中右側の端子）は、ノードＶＨに接続される。スイッチ４５３の制御端子はインバータ４５２の出力端子に接続される。スイッチ４５３は、第２スイッチの一例である。
スイッチ４５４の一端（図中上側の端子）は電源ＶＤＤに接続される。スイッチ４５４の制御端子は、コンパレータ４５１の出力端子によって制御される。スイッチ４５４は、第３スイッチの一例である。
なお、ＰＭＯＳトランジスタ４３２のゲートに接続されるノードをＶＰとする。
バイアス回路４０１の起動時など、コンパレータ４５１の出力がＬレベルのときは、スイッチ４５０がオフ、スイッチ４５３がオン、スイッチ４５４がオフである。すなわち、ノードＶＢ２の電位がノードＶＣ２の電位よりも高い（コンパレータ４５１の出力がＬレベルである）間は、図８に示すバイアス回路４００と同様の動作を行う。
また、ノードＶＣ２の電位がノードＶＢ２以上になると、スイッチ４５０がオン、スイッチ４５３がオフ、スイッチ４５４がオンになるため、ノードＶＢ２とノードＶＣ２が接続され、ＮＭＯＳトランジスタ４２１にかかるゲートソース電圧ＶＧＳを一定に保つためのバイパスコンデンサ４４０を付与させることができる。
この結果、ＮＭＯＳトランジスタ４１１と４２１をそれぞれ含むPath1, Path2に流れる電流を安定化させることができ、高いＰＳＲＲを実現することができる。
また、このとき、ＰＭＯＳトランジスタ４３２はオフされるため、Path3には電流が流れなくなる。
従って、実施の形態４の変形例によるバイアス回路４０１によれば、高いＰＳＲＲと高速起動性の両立を図るとともに、低消費電力化を図ることができる。
＜実施の形態５＞
図１０は、実施の形態５のバイアス回路５００を示す図である。
バイアス回路５００は、実施の形態１のバイアス回路１００からコンパレータ１５１を取り除き、比較回路５１０と制御回路５２０を追加したものである。その他の構成は、実施の形態１のバイアス回路１００と同様であるため、同様の構成要素には同一符号を付し、その説明を省略する。また、図１０には、バイアス回路５００に加えて、ＢＧＲ回路９０を示す。
実施の形態１乃至４のバイアス回路１００乃至４０１を含むような電源回路又はシステムには、パワーオンリセット(POR: Power On Reset)信号を生成する回路が内蔵されていることが多く、この回路にはコンパレータが含まれている。パワーオンリセット信号は、電源回路又はシステムに含まれるマイクロコンピュータ等をリセットまたは、パワーダウン等のために用いられる信号である。
実施の形態５のバイアス回路５００は、パワーオンリセット信号を用いて、スイッチ１５０のオン／オフを切り替える。スイッチ１５０のオン／オフの切り替えは、実施の形態１と同様である。すなわち、バイアス回路５００の起動開始直後は、スイッチ１５０をオフにして高速起動性を実現し、出力電圧ＶＢが立ち上がり、ＶＢＧＲが立ち上がった後は、スイッチ１５０をオンにして高いＰＳＲＲを得る。
比較回路５１０は、コンパレータ５１１と分圧回路５１２を含む。
コンパレータ５１１は、パワーオンリセット信号を生成する回路に含まれるものであり、実施の形態５では、パワーオンリセット信号を生成する回路と、バイアス回路５００内部で用いるコンパレータを兼用している。
コンパレータ５１１の反転入力端子には、ＢＧＲ回路９０の出力端子が接続され、非反転入力端子には、分圧回路５１２の出力端子（直列接続された２つの抵抗器の中点）が接続される。コンパレータ５１１の出力端子は、ＰＯＲ信号出力端子５３０と、スイッチ１５０の制御端子とに接続されている。
分圧回路５１２は、直列接続された２つの抵抗器を含み、電源ＶＤＤから入力される電源電圧ＶＤＤを分圧する。分圧回路５１２の２つの抵抗器の中点は、分圧回路５１２の出力端子であり、コンパレータ５１１の非反転入力端子が接続される。
制御回路５２０は、ＮＭＯＳトランジスタ５２１、抵抗器５２２、及びＮＭＯＳトランジスタ５２３を含む。
ＮＭＯＳトランジスタ５２１のゲートは、ＢＧＲ回路９０の出力端子に接続されている。ＮＭＯＳトランジスタ５２１のドレインは、抵抗器５２２の他端（図中下側の端子）と、ＮＭＯＳトランジスタ５２３のゲートとに接続されている。ＮＭＯＳトランジスタ５２１のソースは接地されている。
抵抗器５２２の一端（図中上側の端子）は電源ＶＤＤに接続されている。
ＮＭＯＳトランジスタ５２３のドレインは、ＰＯＲ信号出力端子５３０と、スイッチ１５０の制御端子とに接続されている。ＮＭＯＳトランジスタ５２３のソースは接地されている。
このようなバイアス回路５００を起動させると、電源電圧ＶＤＤが徐々に上昇し始め、出力電圧ＶＢがＬレベルから徐々に上昇し始める。これにより、ＢＧＲ回路９０の出力電圧ＶＢＧＲも徐々に上昇する。
ＢＧＲ回路９０の出力電圧ＶＢＧＲが低く、ＮＭＯＳトランジスタ５２１がオフである間は、ＮＭＯＳトランジスタ５２３のゲート端子に抵抗５２２を介して電源ＶＤＤが供給されるため、ＮＭＯＳトランジスタ５２３がオンになることにより、コンパレータ５１１の出力に関係なく、ＰＯＲ信号出力端子５３０の信号レベルをＬレベルにする。
このため、バイアス回路５００の起動直後は、スイッチ１５０はオフされ、Path1, Path2に含まれるＰＭＯＳトランジスタ１１、２１による第１カレントミラー回路のノードＶＢと、バイパスコンデンサ１４０とをスイッチ１５０で切り離すことにより、出力電圧ＶＢの高速起動が実現できる。
また、ＢＧＲ回路９０の出力電圧ＶＢＧＲが上昇するとともに、電源電圧ＶＤＤが上昇し（図５（Ａ），（Ｂ）参照）、コンパレータ５１１の反転入力端子に入力されるＢＧＲ回路９０の出力電圧ＶＢＧＲよりも、分圧回路５１２から非反転入力端子に入力される電源電圧ＶＤＤの分圧が高くなると、コンパレータ５１１の出力はＨレベルになる。
また、ＢＧＲ回路９０の出力電圧ＶＢＧＲが上昇することにより、ＮＭＯＳトランジスタ５２１はオンになる。これにより、ＮＭＯＳトランジスタ５２３は、ゲート電圧がＬレベルになるため、オフになり、ＰＯＲ信号出力端子５３０は制御回路５２０の制約を受けず、コンパレータ５１１の出力がそのまま現れる。
この結果、スイッチ１５０がオンになる。スイッチ１５０がオンになるのは、バイス電圧５００の出力電圧ＶＢが立ち上がり、かつ、ＢＧＲ回路９０の出力電圧ＶＢＧＲが安定した状態にあるときである。
従って、実施の形態５のバイアス回路５００は、出力電圧ＶＢが立ち上がったときに、スイッチ１５０をオンにしてノードＶＢとノードＶＣを接続するので、出力電圧ＶＢが立ち上がった後は、高いＰＳＲＲを実現することができる。
このため、実施の形態５によれば、高いＰＳＲＲと高速起動性の両立を図ったバイアス回路５００を提供することができる。
以上、本発明の例示的な実施の形態のバイアス回路について説明したが、本発明は、具体的に開示された実施の形態に限定されるものではなく、特許請求の範囲から逸脱することなく、種々の変形や変更が可能である。
以上の実施の形態に関し、さらに以下の付記を開示する。
（付記１）
電源端子と基準電位端子との間の第１電流経路及び第２電流経路にそれぞれ配設される第１基準電流素子及び第２基準電流素子を有する基準電流生成部と、
前記第１電流経路において前記第１基準電流素子と直列に接続される第１トランジスタと、前記第２電流経路において前記第２基準電流素子と直列に接続される第２トランジスタとを有し、前記第１トランジスタ及び前記第２トランジスタの制御端子に接続される第１ノードから所定のバイアス電圧を出力する第１カレントミラー回路と、
前記電源端子と前記基準電位端子との間の第３電流経路に配設される第３基準電流素子と、
前記第３電流経路において前記第３基準電流素子と直列に接続され、前記第１トランジスタ又は前記第２トランジスタと第２カレントミラー回路を構築する第３トランジスタと、
前記第３トランジスタの制御端子に接続される第２ノードと、前記電源端子との間に接続されるバイパスコンデンサと、
前記第１ノードに接続され、前記第１ノードの電位を制御して前記第１トランジスタを起動する起動回路と、
前記第１ノードと前記第２ノードとの間に接続され、前記第１ノードの電位が立ち上がるとオンになる第１スイッチと
を含む、バイアス回路。
（付記２）
前記第１ノードに接続される一方の入力端子と、前記第２ノードに接続される他方の入力端子と、前記第１スイッチの制御端子に接続される出力端子とを有し、前記一方の入力端子の入力電圧が前記他方の入力電圧以上になると、前記第１スイッチをオンにさせる信号を前記出力端子から出力する比較器をさらに含む、付記１記載のバイアス回路。
（付記３）
前記基準電流生成部の制御端子と前記第３基準電流素子の制御端子との間に接続され、前記第１スイッチがオンになるとオフにされる第２スイッチと、
前記第３基準電流素子の制御端子と、前記基準電位端子との間に接続され、前記第１スイッチがオンになるとオンにされる第３スイッチと
をさらに含む、付記１又は２に記載のバイアス回路。
（付記４）
前記第１スイッチをオンにする制御信号を反転し、前記第２スイッチをオフにする制御信号を出力するインバータをさらに含む、付記３に記載のバイアス回路。
（付記５）
電源端子と基準電位端子との間の第１電流経路及び第２電流経路にそれぞれ配設される第１基準電流素子及び第２基準電流素子を有する基準電流生成部と、
前記第１電流経路において前記第１基準電流素子と直列に接続される第１トランジスタと、前記第２電流経路において前記第２基準電流素子と直列に接続される第２トランジスタとを有し、前記第１トランジスタ及び前記第２トランジスタの制御端子に接続される第１ノードから所定のバイアス電圧を出力する第１カレントミラー回路と、
前記電源端子と前記基準電位端子との間の第３電流経路に配設される第３基準電流素子と、
前記第３電流経路において前記第３基準電流素子と直列に接続され、前記第１トランジスタ又は前記第２トランジスタと第２カレントミラー回路を構築する第３トランジスタと、
前記第３トランジスタの制御端子に接続される第２ノードと、前記基準電位端子との間に接続されるバイパスコンデンサと、
前記基準電流生成部の制御端子に接続され、前記基準電流生成部の制御端子の電位を制御して前記基準電流生成部を起動する起動回路と、
前記第１ノードと前記第２ノードとの間に接続され、前記第２ノードの電位が立ち上がるとオンになる第１スイッチと
を含む、バイアス回路。
（付記６）
前記第１ノードに接続される一方の入力端子と、前記第２ノードに接続される他方の入力端子と、前記第１スイッチの制御端子に接続される出力端子とを有し、前記他方の入力端子の入力電圧が前記一方の入力電圧以上になると、前記第１スイッチをオンにさせる信号を前記出力端子から出力する比較器をさらに含む、付記５記載のバイアス回路。
（付記７）
前記基準電流生成部の制御端子と前記第３基準電流素子の制御端子との間に接続され、前記第１スイッチがオンになるとオフにされる第２スイッチと、
前記第３基準電流素子の制御端子と、前記電源端子との間に接続され、前記第１スイッチがオンになるとオンにされる第３スイッチと
をさらに含む、付記５又は６に記載のバイアス回路。
（付記８）
インバータ
前記第１スイッチをオンにする制御信号を反転し、前記第２スイッチをオフにする制御信号を出力するインバータをさらに含む、付記３に記載のバイアス回路。
１００ バイアス回路
１１ ＰＭＯＳトランジスタ
１２ ＮＭＯＳトランジスタ
１３ 抵抗器
２１ ＰＭＯＳトランジスタ
２２、２３ ＮＭＯＳトランジスタ
８０ スタートアップ回路
１００Ａ 出力端子
１３１ ＰＭＯＳトランジスタ
１３２、１３３ ＮＭＯＳトランジスタ
１４０ バイパスコンデンサ
１５０ スイッチ
１５１ コンパレータ
２００ バイアス回路
１５２ インバータ
１５３、１５４ スイッチ
３００ バイアス回路
３３３ 抵抗器
４００ バイアス回路
４１１ ＮＭＯＳトランジスタ
４１２、４１３ ＰＭＯＳトランジスタ
４２１ ＮＭＯＳトランジスタ
４２２ ＰＭＯＳトランジスタ
４２３ 抵抗器
４８０ スタートアップ回路
４００Ａ 出力端子
４３１ ＮＭＯＳトランジスタ
４３２、４３３ ＰＭＯＳトランジスタ
４４０ バイパスコンデンサ
４５０ スイッチ
４５１ コンパレータ
４０１ バイアス回路
４５２ インバータ
４５３、４５４ スイッチ
５００ バイアス回路
５１０ 比較回路
５２０ 制御回路

Claims (6)

  1. 電源端子と基準電位端子との間の第１電流経路及び第２電流経路にそれぞれ配設される第１基準電流素子及び第２基準電流素子を有する基準電流生成部と、
    前記第１電流経路において前記第１基準電流素子と直列に接続される第１トランジスタと、前記第２電流経路において前記第２基準電流素子と直列に接続される第２トランジスタとを有し、前記第１トランジスタ及び前記第２トランジスタの制御端子に接続される第１ノードから所定のバイアス電圧を出力する第１カレントミラー回路と、
    前記電源端子と前記基準電位端子との間の第３電流経路に配設される第３基準電流素子と、
    前記第３電流経路において前記第３基準電流素子と直列に接続され、前記第１トランジスタ又は前記第２トランジスタと第２カレントミラー回路を構築する第３トランジスタと、
    前記第３トランジスタの制御端子に接続される第２ノードと、前記電源端子との間に接続されるバイパスコンデンサと、
    前記第１ノードに接続され、前記第１ノードの電位を制御して前記第１トランジスタを起動する起動回路と、
    前記第１ノードと前記第２ノードとの間に接続され、前記第１ノードの電位が立ち上がるとオンになる第１スイッチと
    を含む、バイアス回路。
  2. 前記第１ノードに接続される一方の入力端子と、前記第２ノードに接続される他方の入力端子と、前記第１スイッチの制御端子に接続される出力端子とを有し、前記一方の入力端子の入力電圧が前記他方の入力電圧以上になると、前記第１スイッチをオンにさせる信号を前記出力端子から出力する比較器をさらに含む、請求項１記載のバイアス回路。
  3. 前記基準電流生成部の制御端子と前記第３基準電流素子の制御端子との間に接続され、前記第１スイッチがオンになるとオフにされる第２スイッチと、
    前記第３基準電流素子の制御端子と、前記基準電位端子との間に接続され、前記第１スイッチがオンになるとオンにされる第３スイッチと
    をさらに含む、請求項１又は２に記載のバイアス回路。
  4. 電源端子と基準電位端子との間の第１電流経路及び第２電流経路にそれぞれ配設される第１基準電流素子及び第２基準電流素子を有する基準電流生成部と、
    前記第１電流経路において前記第１基準電流素子と直列に接続される第１トランジスタと、前記第２電流経路において前記第２基準電流素子と直列に接続される第２トランジスタとを有し、前記第１トランジスタ及び前記第２トランジスタの制御端子に接続される第１ノードから所定のバイアス電圧を出力する第１カレントミラー回路と、
    前記電源端子と前記基準電位端子との間の第３電流経路に配設される第３基準電流素子と、
    前記第３電流経路において前記第３基準電流素子と直列に接続され、前記第１トランジスタ又は前記第２トランジスタと第２カレントミラー回路を構築する第３トランジスタと、
    前記第３トランジスタの制御端子に接続される第２ノードと、前記基準電位端子との間に接続されるバイパスコンデンサと、
    前記基準電流生成部の制御端子に接続され、前記基準電流生成部の制御端子の電位を制御して前記基準電流生成部を起動する起動回路と、
    前記第１ノードと前記第２ノードとの間に接続され、前記第２ノードの電位が立ち上がるとオンになる第１スイッチと
    を含む、バイアス回路。
  5. 前記第１ノードに接続される一方の入力端子と、前記第２ノードに接続される他方の入力端子と、前記第１スイッチの制御端子に接続される出力端子とを有し、前記他方の入力端子の入力電圧が前記一方の入力電圧以上になると、前記第１スイッチをオンにさせる信号を前記出力端子から出力する比較器をさらに含む、請求項４記載のバイアス回路。
  6. 前記基準電流生成部の制御端子と前記第３基準電流素子の制御端子との間に接続され、前記第１スイッチがオンになるとオフにされる第２スイッチと、
    前記第３基準電流素子の制御端子と、前記電源端子との間に接続され、前記第１スイッチがオンになるとオンにされる第３スイッチと
    をさらに含む、請求項４又は５に記載のバイアス回路。
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