JP2014206825A - バイアス回路 - Google Patents
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Abstract
高い電源電圧変動除去比と高速起動性の両立を図ったバイアス回路を提供する。
【解決手段】
バイアス回路は、電源端子と基準電位端子の間の第1及び第2電流経路に配設される第1及び第2基準電流素子を有する基準電流生成部と、第1及び第2電流経路で第1及び第2基準電流素子と直列接続される第1及び第2トランジスタの制御端子に接続される第1ノードから所定バイアス電圧を出力する第1カレントミラー回路と、第3電流経路で第3基準電流素子と直列に接続され、第1又は第2トランジスタと第2カレントミラー回路を構築する第3トランジスタと、第3トランジスタの制御端子に接続される第2ノードと電源端子の間に接続されるバイパスコンデンサと、第1ノードの電位を制御して第1トランジスタを起動する起動回路と、第1ノードと第2ノードの間に接続され、第1ノードの電位が立ち上がるとオンになる第1スイッチとを含む。
【選択図】図4
Description
図4は、実施の形態1のバイアス回路100を示す図である。
NMOSトランジスタ133のソースは接地されており、ゲートは、自己のドレインに接続されている。
Cp=(t・I3)/(VDD−VC)によって設計する。 また、図5(C)の下段に破線で示すのは、前提技術のバイアス回路1(バイパスコンデンサ14有り)の場合の出力電圧VBGRであり、こちらも安定している。
図6は、実施の形態2のバイアス回路200を示す図である。
図7は、実施の形態3のバイアス回路300を示す図である。
図8は、実施の形態4のバイアス回路400を示す図である。
ノードVB2は、スタートアップ回路480の出力端子480Aを介して、図6に示すNMOSトランジスタ81のドレインに接続されている。
NMOSトランジスタ421は、NMOSトランジスタ411とカレントミラー回路を構成する。
図10は、実施の形態5のバイアス回路500を示す図である。
以上の実施の形態に関し、さらに以下の付記を開示する。
(付記1)
電源端子と基準電位端子との間の第1電流経路及び第2電流経路にそれぞれ配設される第1基準電流素子及び第2基準電流素子を有する基準電流生成部と、
前記第1電流経路において前記第1基準電流素子と直列に接続される第1トランジスタと、前記第2電流経路において前記第2基準電流素子と直列に接続される第2トランジスタとを有し、前記第1トランジスタ及び前記第2トランジスタの制御端子に接続される第1ノードから所定のバイアス電圧を出力する第1カレントミラー回路と、
前記電源端子と前記基準電位端子との間の第3電流経路に配設される第3基準電流素子と、
前記第3電流経路において前記第3基準電流素子と直列に接続され、前記第1トランジスタ又は前記第2トランジスタと第2カレントミラー回路を構築する第3トランジスタと、
前記第3トランジスタの制御端子に接続される第2ノードと、前記電源端子との間に接続されるバイパスコンデンサと、
前記第1ノードに接続され、前記第1ノードの電位を制御して前記第1トランジスタを起動する起動回路と、
前記第1ノードと前記第2ノードとの間に接続され、前記第1ノードの電位が立ち上がるとオンになる第1スイッチと
を含む、バイアス回路。
(付記2)
前記第1ノードに接続される一方の入力端子と、前記第2ノードに接続される他方の入力端子と、前記第1スイッチの制御端子に接続される出力端子とを有し、前記一方の入力端子の入力電圧が前記他方の入力電圧以上になると、前記第1スイッチをオンにさせる信号を前記出力端子から出力する比較器をさらに含む、付記1記載のバイアス回路。
(付記3)
前記基準電流生成部の制御端子と前記第3基準電流素子の制御端子との間に接続され、前記第1スイッチがオンになるとオフにされる第2スイッチと、
前記第3基準電流素子の制御端子と、前記基準電位端子との間に接続され、前記第1スイッチがオンになるとオンにされる第3スイッチと
をさらに含む、付記1又は2に記載のバイアス回路。
(付記4)
前記第1スイッチをオンにする制御信号を反転し、前記第2スイッチをオフにする制御信号を出力するインバータをさらに含む、付記3に記載のバイアス回路。
(付記5)
電源端子と基準電位端子との間の第1電流経路及び第2電流経路にそれぞれ配設される第1基準電流素子及び第2基準電流素子を有する基準電流生成部と、
前記第1電流経路において前記第1基準電流素子と直列に接続される第1トランジスタと、前記第2電流経路において前記第2基準電流素子と直列に接続される第2トランジスタとを有し、前記第1トランジスタ及び前記第2トランジスタの制御端子に接続される第1ノードから所定のバイアス電圧を出力する第1カレントミラー回路と、
前記電源端子と前記基準電位端子との間の第3電流経路に配設される第3基準電流素子と、
前記第3電流経路において前記第3基準電流素子と直列に接続され、前記第1トランジスタ又は前記第2トランジスタと第2カレントミラー回路を構築する第3トランジスタと、
前記第3トランジスタの制御端子に接続される第2ノードと、前記基準電位端子との間に接続されるバイパスコンデンサと、
前記基準電流生成部の制御端子に接続され、前記基準電流生成部の制御端子の電位を制御して前記基準電流生成部を起動する起動回路と、
前記第1ノードと前記第2ノードとの間に接続され、前記第2ノードの電位が立ち上がるとオンになる第1スイッチと
を含む、バイアス回路。
(付記6)
前記第1ノードに接続される一方の入力端子と、前記第2ノードに接続される他方の入力端子と、前記第1スイッチの制御端子に接続される出力端子とを有し、前記他方の入力端子の入力電圧が前記一方の入力電圧以上になると、前記第1スイッチをオンにさせる信号を前記出力端子から出力する比較器をさらに含む、付記5記載のバイアス回路。
(付記7)
前記基準電流生成部の制御端子と前記第3基準電流素子の制御端子との間に接続され、前記第1スイッチがオンになるとオフにされる第2スイッチと、
前記第3基準電流素子の制御端子と、前記電源端子との間に接続され、前記第1スイッチがオンになるとオンにされる第3スイッチと
をさらに含む、付記5又は6に記載のバイアス回路。
(付記8)
インバータ
前記第1スイッチをオンにする制御信号を反転し、前記第2スイッチをオフにする制御信号を出力するインバータをさらに含む、付記3に記載のバイアス回路。
11 PMOSトランジスタ
12 NMOSトランジスタ
13 抵抗器
21 PMOSトランジスタ
22、23 NMOSトランジスタ
80 スタートアップ回路
100A 出力端子
131 PMOSトランジスタ
132、133 NMOSトランジスタ
140 バイパスコンデンサ
150 スイッチ
151 コンパレータ
200 バイアス回路
152 インバータ
153、154 スイッチ
300 バイアス回路
333 抵抗器
400 バイアス回路
411 NMOSトランジスタ
412、413 PMOSトランジスタ
421 NMOSトランジスタ
422 PMOSトランジスタ
423 抵抗器
480 スタートアップ回路
400A 出力端子
431 NMOSトランジスタ
432、433 PMOSトランジスタ
440 バイパスコンデンサ
450 スイッチ
451 コンパレータ
401 バイアス回路
452 インバータ
453、454 スイッチ
500 バイアス回路
510 比較回路
520 制御回路
Claims (6)
- 電源端子と基準電位端子との間の第1電流経路及び第2電流経路にそれぞれ配設される第1基準電流素子及び第2基準電流素子を有する基準電流生成部と、
前記第1電流経路において前記第1基準電流素子と直列に接続される第1トランジスタと、前記第2電流経路において前記第2基準電流素子と直列に接続される第2トランジスタとを有し、前記第1トランジスタ及び前記第2トランジスタの制御端子に接続される第1ノードから所定のバイアス電圧を出力する第1カレントミラー回路と、
前記電源端子と前記基準電位端子との間の第3電流経路に配設される第3基準電流素子と、
前記第3電流経路において前記第3基準電流素子と直列に接続され、前記第1トランジスタ又は前記第2トランジスタと第2カレントミラー回路を構築する第3トランジスタと、
前記第3トランジスタの制御端子に接続される第2ノードと、前記電源端子との間に接続されるバイパスコンデンサと、
前記第1ノードに接続され、前記第1ノードの電位を制御して前記第1トランジスタを起動する起動回路と、
前記第1ノードと前記第2ノードとの間に接続され、前記第1ノードの電位が立ち上がるとオンになる第1スイッチと
を含む、バイアス回路。 - 前記第1ノードに接続される一方の入力端子と、前記第2ノードに接続される他方の入力端子と、前記第1スイッチの制御端子に接続される出力端子とを有し、前記一方の入力端子の入力電圧が前記他方の入力電圧以上になると、前記第1スイッチをオンにさせる信号を前記出力端子から出力する比較器をさらに含む、請求項1記載のバイアス回路。
- 前記基準電流生成部の制御端子と前記第3基準電流素子の制御端子との間に接続され、前記第1スイッチがオンになるとオフにされる第2スイッチと、
前記第3基準電流素子の制御端子と、前記基準電位端子との間に接続され、前記第1スイッチがオンになるとオンにされる第3スイッチと
をさらに含む、請求項1又は2に記載のバイアス回路。 - 電源端子と基準電位端子との間の第1電流経路及び第2電流経路にそれぞれ配設される第1基準電流素子及び第2基準電流素子を有する基準電流生成部と、
前記第1電流経路において前記第1基準電流素子と直列に接続される第1トランジスタと、前記第2電流経路において前記第2基準電流素子と直列に接続される第2トランジスタとを有し、前記第1トランジスタ及び前記第2トランジスタの制御端子に接続される第1ノードから所定のバイアス電圧を出力する第1カレントミラー回路と、
前記電源端子と前記基準電位端子との間の第3電流経路に配設される第3基準電流素子と、
前記第3電流経路において前記第3基準電流素子と直列に接続され、前記第1トランジスタ又は前記第2トランジスタと第2カレントミラー回路を構築する第3トランジスタと、
前記第3トランジスタの制御端子に接続される第2ノードと、前記基準電位端子との間に接続されるバイパスコンデンサと、
前記基準電流生成部の制御端子に接続され、前記基準電流生成部の制御端子の電位を制御して前記基準電流生成部を起動する起動回路と、
前記第1ノードと前記第2ノードとの間に接続され、前記第2ノードの電位が立ち上がるとオンになる第1スイッチと
を含む、バイアス回路。 - 前記第1ノードに接続される一方の入力端子と、前記第2ノードに接続される他方の入力端子と、前記第1スイッチの制御端子に接続される出力端子とを有し、前記他方の入力端子の入力電圧が前記一方の入力電圧以上になると、前記第1スイッチをオンにさせる信号を前記出力端子から出力する比較器をさらに含む、請求項4記載のバイアス回路。
- 前記基準電流生成部の制御端子と前記第3基準電流素子の制御端子との間に接続され、前記第1スイッチがオンになるとオフにされる第2スイッチと、
前記第3基準電流素子の制御端子と、前記電源端子との間に接続され、前記第1スイッチがオンになるとオンにされる第3スイッチと
をさらに含む、請求項4又は5に記載のバイアス回路。
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