JPH04343467A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH04343467A JPH04343467A JP3115215A JP11521591A JPH04343467A JP H04343467 A JPH04343467 A JP H04343467A JP 3115215 A JP3115215 A JP 3115215A JP 11521591 A JP11521591 A JP 11521591A JP H04343467 A JPH04343467 A JP H04343467A
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- Japan
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- transistor
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- 239000004065 semiconductor Substances 0.000 title claims description 11
- 238000012546 transfer Methods 0.000 claims description 12
- 230000008054 signal transmission Effects 0.000 abstract description 16
- 238000000034 method Methods 0.000 abstract description 3
- 238000012937 correction Methods 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 11
- 238000013461 design Methods 0.000 description 3
- 238000011161 development Methods 0.000 description 3
- 238000011156 evaluation Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路装置に関
し、特に所定の信号伝達特性をもつ内部回路を備えた半
導体集積回路装置に関する。
し、特に所定の信号伝達特性をもつ内部回路を備えた半
導体集積回路装置に関する。
【０００２】
【従来の技術】従来のこの種の半導体集積回路装置の内
部回路の一例について、その基本構成素子であるインバ
ータ回路について図６（Ａ），（Ｂ）を参照しながら説
明する。
部回路の一例について、その基本構成素子であるインバ
ータ回路について図６（Ａ），（Ｂ）を参照しながら説
明する。
【０００３】図６（Ａ）に示された内部回路１ａは、電
源電位供給端と接地電位点との間に、ゲートに共に入力
信号ＩＮを入力するＰ型及びＮ型のトランジスタＱ１１
，Ｑ１２を直列接続したインバータ回路によって構成さ
れ、出力信号ＯＵＴは、これらトランジスタＱ１１，Ｑ
１２の共通ドレインから出力される。この内部回路１ａ
の直流信号伝達特性は、図６（Ｂ）に示すように、入力
信号ＩＮが電圧Ｖａより低いと出力信号ＯＵＴは高レベ
ルとなり、電圧Ｖａより高いと低レベルとなる。すなわ
ち、電圧Ｖａがこの内部回路１ａのしきい値電圧である
。
源電位供給端と接地電位点との間に、ゲートに共に入力
信号ＩＮを入力するＰ型及びＮ型のトランジスタＱ１１
，Ｑ１２を直列接続したインバータ回路によって構成さ
れ、出力信号ＯＵＴは、これらトランジスタＱ１１，Ｑ
１２の共通ドレインから出力される。この内部回路１ａ
の直流信号伝達特性は、図６（Ｂ）に示すように、入力
信号ＩＮが電圧Ｖａより低いと出力信号ＯＵＴは高レベ
ルとなり、電圧Ｖａより高いと低レベルとなる。すなわ
ち、電圧Ｖａがこの内部回路１ａのしきい値電圧である
。
【０００４】この内部回路１ａのしきい値電圧（Ｖａ）
を含む直流信号伝達特性は、トランジスタＱ１１，Ｑ１
２のサイズ等の諸元によって定まる能力（電圧駆動能力
，オン抵抗等）の比で決定される。設計時には、これら
トランジスタのサイズの比を設定して所定の信号伝達特
性を得るようにしている。
を含む直流信号伝達特性は、トランジスタＱ１１，Ｑ１
２のサイズ等の諸元によって定まる能力（電圧駆動能力
，オン抵抗等）の比で決定される。設計時には、これら
トランジスタのサイズの比を設定して所定の信号伝達特
性を得るようにしている。
【０００５】
【発明が解決しようとする課題】この従来の半導体集積
回路装置では、その内部回路１ａの直流信号伝達特性が
、設計時のトランジスタＱ１１，Ｑ１２のサイズの比に
よって設計されているため、設計時の不確定要素（例え
ばプロセス上のばらつき等）によっては、所望の特性が
得られず、試作後の評価結果を基に、マスク修正を繰り
返す必要が生じ、開発期間が増大するという問題があっ
た。
回路装置では、その内部回路１ａの直流信号伝達特性が
、設計時のトランジスタＱ１１，Ｑ１２のサイズの比に
よって設計されているため、設計時の不確定要素（例え
ばプロセス上のばらつき等）によっては、所望の特性が
得られず、試作後の評価結果を基に、マスク修正を繰り
返す必要が生じ、開発期間が増大するという問題があっ
た。
【０００６】本発明の目的は、開発期間を短縮すること
ができる半導体集積回路装置を提供することにある。
ができる半導体集積回路装置を提供することにある。
【０００７】
【課題を解決するための手段】本発明の半導体集積回路
装置は、第１及び第２のトランジスタを含み、これら第
１及び第２のトランジスタの諸元で決定される信号伝達
特性をもつ内部回路と、前記第１及び第２のトランジス
タの一方と接続し制御信号によりオン，オフして前記信
号伝達特性を切換える第３のトランジスタとを有してい
る。
装置は、第１及び第２のトランジスタを含み、これら第
１及び第２のトランジスタの諸元で決定される信号伝達
特性をもつ内部回路と、前記第１及び第２のトランジス
タの一方と接続し制御信号によりオン，オフして前記信
号伝達特性を切換える第３のトランジスタとを有してい
る。
【０００８】また、第３のトランジスタを、ゲートにそ
れぞれ対応する制御信号を入力し互いに並列接続された
複数のトランジスタで構成し、これら各トランジスタと
対応し、かつ互いに異なるしきい値電圧をもつ複数のイ
ンバータを備えこれら各インバータに外部からの制御電
圧を供給してこれら各インバータの出力端から前記制御
信号を出力する切換制御回路を設けて構成される。
れぞれ対応する制御信号を入力し互いに並列接続された
複数のトランジスタで構成し、これら各トランジスタと
対応し、かつ互いに異なるしきい値電圧をもつ複数のイ
ンバータを備えこれら各インバータに外部からの制御電
圧を供給してこれら各インバータの出力端から前記制御
信号を出力する切換制御回路を設けて構成される。
【０００９】また、切換制御回路を、複数段のバイナリ
カウンタで形成し、最前段の入力端に外部からの制御ク
ロック信号を入力し、これら各段の出力端から対応する
制御信号を出力する回路として構成される。
カウンタで形成し、最前段の入力端に外部からの制御ク
ロック信号を入力し、これら各段の出力端から対応する
制御信号を出力する回路として構成される。
【００１０】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００１１】図１（Ａ），（Ｂ）はそれぞれ本発明の第
１の実施例を示す回路図及びこの実施例の切換回路の入
出力特性図である。
１の実施例を示す回路図及びこの実施例の切換回路の入
出力特性図である。
【００１２】この実施例は、ゲートにそれぞれ入力信号
ＩＮを入力し、互いに直列に接続されて電源電位供給端
と接地電位点との間に設けられたＰ型のトランジスタＱ
１及びＮ型のトランジスタＱ２，Ｑ３を備えトランジス
タＱ１，Ｑ２の接続点から出力信号ＯＵＴを出力し、直
流信号伝達特性がトランジスタＱ１とトランジスタＱ２
，Ｑ３の能力比（サイズの比）等の諸元で決定される内
部回路１と、ゲートにそれぞれ対応する制御信号ＣＳ１
〜ＣＳ５を入力してオン，オフし、トランジスタＱ３に
並列接続されて内部回路１の直流信号伝達特性を切換え
るトランジスタＱ４〜Ｑ８と、互いに異なるしきい値電
圧Ｖ１〜Ｖ５をもつインバータＩＶ１〜ＩＶ５を備え、
これらインバータＩＶ１〜ＩＶ５の入力に端子Ｔｖを介
して外部からの制御電圧Ｖｉｎを入力してこれらインバ
ータＩＶ１〜ＩＶ５の出力端からそれぞれ対応する制御
信号ＣＳ１〜ＣＳ５を出力する切換制御回路２とを有す
る構成となっている。
ＩＮを入力し、互いに直列に接続されて電源電位供給端
と接地電位点との間に設けられたＰ型のトランジスタＱ
１及びＮ型のトランジスタＱ２，Ｑ３を備えトランジス
タＱ１，Ｑ２の接続点から出力信号ＯＵＴを出力し、直
流信号伝達特性がトランジスタＱ１とトランジスタＱ２
，Ｑ３の能力比（サイズの比）等の諸元で決定される内
部回路１と、ゲートにそれぞれ対応する制御信号ＣＳ１
〜ＣＳ５を入力してオン，オフし、トランジスタＱ３に
並列接続されて内部回路１の直流信号伝達特性を切換え
るトランジスタＱ４〜Ｑ８と、互いに異なるしきい値電
圧Ｖ１〜Ｖ５をもつインバータＩＶ１〜ＩＶ５を備え、
これらインバータＩＶ１〜ＩＶ５の入力に端子Ｔｖを介
して外部からの制御電圧Ｖｉｎを入力してこれらインバ
ータＩＶ１〜ＩＶ５の出力端からそれぞれ対応する制御
信号ＣＳ１〜ＣＳ５を出力する切換制御回路２とを有す
る構成となっている。
【００１３】この実施例の切換制御回路２の各インバー
タの入出力特性は図１（Ｂ）に示すような特性となって
いる。
タの入出力特性は図１（Ｂ）に示すような特性となって
いる。
【００１４】次にこの実施例の動作及び内部回路１の直
流信号伝達特性の切換方法について説明する。
流信号伝達特性の切換方法について説明する。
【００１５】端子Ｔｖに供給される制御電圧Ｖｉｎのレ
ベルに応じてインバータＩＶ１〜ＩＶ５の出力のうちの
所定のものが高レベル、他は低レベルとなるので、トラ
ンジスタＱ４〜Ｑ８のうちのオンのものとオフのものの
数を切換えることができる。これらトランジスタＱ４〜
Ｑ８とトランジスタＱ３とは全て並列接続されているの
で、トランジスタＱ３がオンになるときのこれらトラン
ジスタＱ３〜Ｑ８全体の見かけ上のトランジスタサイズ
が切換わり、直流信号伝達特性を切替えることができる
。
ベルに応じてインバータＩＶ１〜ＩＶ５の出力のうちの
所定のものが高レベル、他は低レベルとなるので、トラ
ンジスタＱ４〜Ｑ８のうちのオンのものとオフのものの
数を切換えることができる。これらトランジスタＱ４〜
Ｑ８とトランジスタＱ３とは全て並列接続されているの
で、トランジスタＱ３がオンになるときのこれらトラン
ジスタＱ３〜Ｑ８全体の見かけ上のトランジスタサイズ
が切換わり、直流信号伝達特性を切替えることができる
。
【００１６】例えば制御電圧ＶｉｎがＶ２以上Ｖ３以下
の時には、インバータＩＶ１，ＩＶ２の出力が低レベル
、インバータＩＶ３〜ＩＶ５の出力が高レベルとなるた
め、トランジスタＱ４，Ｑ５はオフ、トランジスタＱ６
〜Ｑ８はオンとなり、内部回路１のしきい値電圧は、図
２（Ａ）に示すようにＶ１０より△Ｖ１だけ低いＶ２０
になる。また、制御電圧ＶｉｎがＶ１以下の時は、イン
バータＩＶ１〜ＩＶ５の出力が全て高レベルになり、ト
ランジスタＱ４〜Ｑ８が全てオンとなるため、内部回路
１のしきい値電圧は、図２（Ｂ）に示すように最小の値
Ｖ３０になる。
の時には、インバータＩＶ１，ＩＶ２の出力が低レベル
、インバータＩＶ３〜ＩＶ５の出力が高レベルとなるた
め、トランジスタＱ４，Ｑ５はオフ、トランジスタＱ６
〜Ｑ８はオンとなり、内部回路１のしきい値電圧は、図
２（Ａ）に示すようにＶ１０より△Ｖ１だけ低いＶ２０
になる。また、制御電圧ＶｉｎがＶ１以下の時は、イン
バータＩＶ１〜ＩＶ５の出力が全て高レベルになり、ト
ランジスタＱ４〜Ｑ８が全てオンとなるため、内部回路
１のしきい値電圧は、図２（Ｂ）に示すように最小の値
Ｖ３０になる。
【００１７】このように、この実施例では、端子Ｔｖに
与えられる制御電圧Ｖｉｎのレベルによって内部回路１
の直流信号伝達特性を変えることができる。また、この
実施例では直流信号伝達特性を変化させるためのトラン
ジスタを５段で構成しているが、実際の回路では必要な
直流信号伝達特性の調整範囲等によって決定される。
与えられる制御電圧Ｖｉｎのレベルによって内部回路１
の直流信号伝達特性を変えることができる。また、この
実施例では直流信号伝達特性を変化させるためのトラン
ジスタを５段で構成しているが、実際の回路では必要な
直流信号伝達特性の調整範囲等によって決定される。
【００１８】図３は本発明の第２の実施例示す回路図で
ある。
ある。
【００１９】この実施例は、トランジスタＱ４〜Ｑ８の
各ゲートに供給する制御信号ＣＫ１〜ＣＫ５を、複数段
のバイナリカウンタ２１〜２５で形成され、最前段のバ
イナリカウンタ２１の入力端に制御クロック信号ＣＫを
入力する構成の切換制御回路２ａにより発生するように
したものである。
各ゲートに供給する制御信号ＣＫ１〜ＣＫ５を、複数段
のバイナリカウンタ２１〜２５で形成され、最前段のバ
イナリカウンタ２１の入力端に制御クロック信号ＣＫを
入力する構成の切換制御回路２ａにより発生するように
したものである。
【００２０】制御クロック信号ＣＫのレベル変化に従っ
て各制御信号ＣＫ１〜ＣＫ５は図４に示すように変化す
る。従って、制御クロック信号ＣＫのくり返し周期が変
るごとにオンとなるトランジスタＱ４〜Ｑ８の数が異な
るので、そのたびに内部回路１の直流信号伝達特性を切
換えることができる。
て各制御信号ＣＫ１〜ＣＫ５は図４に示すように変化す
る。従って、制御クロック信号ＣＫのくり返し周期が変
るごとにオンとなるトランジスタＱ４〜Ｑ８の数が異な
るので、そのたびに内部回路１の直流信号伝達特性を切
換えることができる。
【００２１】例えば、最初の周期では全ての制御信号Ｃ
Ｋ１〜ＣＫ５が低レベルであるのでトランジスタＱ４〜
Ｑ８は全てオフとなり、内部回路１のしきい値電圧は図
５（Ａ）に示すようにＶ１０となる。また６番目の周期
では制御信号ＣＫ１，ＣＫ３が高レベルとなり、トラン
ジスタＱ４，Ｑ６がオンとなるので、図５（Ｂ）に示す
ような特性となる。同様に１３番目の周期では制御信号
ＣＫ３，ＣＫ４が高レベルとなり、トランジスタＱ６，
Ｑ７がオンとなるので図５（Ｃ）に示すような特性とな
る。
Ｋ１〜ＣＫ５が低レベルであるのでトランジスタＱ４〜
Ｑ８は全てオフとなり、内部回路１のしきい値電圧は図
５（Ａ）に示すようにＶ１０となる。また６番目の周期
では制御信号ＣＫ１，ＣＫ３が高レベルとなり、トラン
ジスタＱ４，Ｑ６がオンとなるので、図５（Ｂ）に示す
ような特性となる。同様に１３番目の周期では制御信号
ＣＫ３，ＣＫ４が高レベルとなり、トランジスタＱ６，
Ｑ７がオンとなるので図５（Ｃ）に示すような特性とな
る。
【００２２】この実施例において、トランジスタＱ２〜
Ｑ８のチャネル幅をＷ２〜Ｗ８とし、これらチャネル幅
Ｗ２〜Ｗ８を、例えば、Ｗ８＝２×Ｗ７＝４×Ｗ６＝８
×Ｗ５＝１６×Ｗ４，Ｗ３＝９×Ｗ４，Ｗ２＝４０×Ｗ
４となるように設定すれば、制御パルス信号ＣＫの周期
に応じてトランジスタＱ３〜Ｑ８全体の見かけ上のチャ
ネル幅を７．３×Ｗ４〜２０×Ｗ４の間で細かく変化さ
せることもでき、トランジスタＱ１のチャネル幅Ｗ１と
の比によって内部回路１のしきい値電圧を含む直流信号
伝達特性を細かく変化させることができる。
Ｑ８のチャネル幅をＷ２〜Ｗ８とし、これらチャネル幅
Ｗ２〜Ｗ８を、例えば、Ｗ８＝２×Ｗ７＝４×Ｗ６＝８
×Ｗ５＝１６×Ｗ４，Ｗ３＝９×Ｗ４，Ｗ２＝４０×Ｗ
４となるように設定すれば、制御パルス信号ＣＫの周期
に応じてトランジスタＱ３〜Ｑ８全体の見かけ上のチャ
ネル幅を７．３×Ｗ４〜２０×Ｗ４の間で細かく変化さ
せることもでき、トランジスタＱ１のチャネル幅Ｗ１と
の比によって内部回路１のしきい値電圧を含む直流信号
伝達特性を細かく変化させることができる。
【００２３】この実施例においても、直流信号伝達特性
を変えるためのトランジスタＱ４〜Ｑ８の数は、第１の
実施例と同様に、実際の回路で必要な特性の調整範囲に
よって決定される。
を変えるためのトランジスタＱ４〜Ｑ８の数は、第１の
実施例と同様に、実際の回路で必要な特性の調整範囲に
よって決定される。
【００２４】
【発明の効果】以上説明したように本発明は、内部回路
の信号伝達特性を左右するトランジスタに複数のトラン
シスタを接続し、これらトランジスタのオン，オフを外
部からの信号により制御してこれらトランジスタの全体
の諸元を制御し、信号伝達特性を制御する構成とするこ
とにより、試作品完成後でも外部からの信号により内部
回路の信号伝達特性を制御することができるので、プロ
セスばらつき等による特性のばらつきがあっても、この
特性のばらつきに対し修正ができ、従って開発期間を大
幅に短縮することができ、不確定要素を取込んだ高度設
計を実現することができる効果がある。
の信号伝達特性を左右するトランジスタに複数のトラン
シスタを接続し、これらトランジスタのオン，オフを外
部からの信号により制御してこれらトランジスタの全体
の諸元を制御し、信号伝達特性を制御する構成とするこ
とにより、試作品完成後でも外部からの信号により内部
回路の信号伝達特性を制御することができるので、プロ
セスばらつき等による特性のばらつきがあっても、この
特性のばらつきに対し修正ができ、従って開発期間を大
幅に短縮することができ、不確定要素を取込んだ高度設
計を実現することができる効果がある。
【図１】本発明の第１の実施例を示す回路図及びこの実
施例の切換制御回路の入出力特性図である。
施例の切換制御回路の入出力特性図である。
【図２】図１に示された実施例の内部回路の直流信号伝
達特性を示す特性図である。
達特性を示す特性図である。
【図３】本発明の第２の実施例を示す回路図である。
【図４】図３に示された実施例の切換制御回路の入出力
信号の波形図である。
信号の波形図である。
【図５】図３に示された実施例の内部回路の直流信号伝
達特性を示す特性図である。
達特性を示す特性図である。
【図６】従来の半導体集積回路装置の一例を示す回路図
及びその直流信号伝達特性を示す特性図である。
及びその直流信号伝達特性を示す特性図である。
１，１ａ 内部回路
２，２ａ 切換制御回路
Ｑ１〜Ｑ８ トランジスタ
ＩＶ１〜ＩＶ５ インバータ
Claims (3)
- 【請求項１】 第１及び第２のトランジスタを含み、
これら第１及び第２のトランジスタの諸元で決定される
信号伝達特性をもつ内部回路と、前記第１及び第２のト
ランジスタの一方と接続し制御信号によりオン，オフし
て前記信号伝達特性を切換える第３のトランジスタとを
有することを特徴とする半導体集積回路装置。 - 【請求項２】 第３のトランジスタを、ゲートにそれ
ぞれ対応する制御信号を入力し互いに並列接続された複
数のトランジスタで構成し、これら各トランジスタと対
応し、かつ互いに異なるしきい値電圧をもつ複数のイン
バータを備えこれら各インバータに外部からの制御電圧
を供給してこれら各インバータの出力端から前記制御信
号を出力する切換制御回路を設けた請求項１記載の半導
体集積回路装置。 - 【請求項３】 切換制御回路を、複数段のバイナリカ
ウンタで形成し、最前段の入力端に外部からの制御クロ
ック信号を入力し、これら各段の出力端から対応する制
御信号を出力する回路とした請求項２記載の半導体集積
回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11521591A JP3146513B2 (ja) | 1991-05-21 | 1991-05-21 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11521591A JP3146513B2 (ja) | 1991-05-21 | 1991-05-21 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04343467A true JPH04343467A (ja) | 1992-11-30 |
| JP3146513B2 JP3146513B2 (ja) | 2001-03-19 |
Family
ID=14657217
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11521591A Expired - Fee Related JP3146513B2 (ja) | 1991-05-21 | 1991-05-21 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3146513B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009536491A (ja) * | 2006-05-05 | 2009-10-08 | エヌエックスピー ビー ヴィ | 電子回路及びそのための方法 |
-
1991
- 1991-05-21 JP JP11521591A patent/JP3146513B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009536491A (ja) * | 2006-05-05 | 2009-10-08 | エヌエックスピー ビー ヴィ | 電子回路及びそのための方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3146513B2 (ja) | 2001-03-19 |
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|---|---|---|---|
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