KR100280408B1

KR100280408B1 - 풀스케일입력버퍼

Info

Publication number: KR100280408B1
Application number: KR1019970066512A
Authority: KR
Inventors: 최훈배
Original assignee: 김영환; 현대반도체주식회사
Priority date: 1997-12-06
Filing date: 1997-12-06
Publication date: 2001-02-01
Also published as: KR19990047934A

Abstract

본 발명은 아날로그신호 처리장치에서 많이 사용되는 단위 이득 버퍼의 설계기술에 관한 것으로, 입력전압에 대한 출력전압의 스윙폭을 최대한 확장시키기 위하여, 파워세이브전압(PWRSV)을 입력으로 하여 엔모스 입력단(12)과 피모스 입력단(13)에 바이어스전압을 공급하는 바이어스전압 공급부(11)와; 전원단자(V_DD)측과 접지단측에 각각의 미러형 피모스 트랜지스터와 엔모스 트랜지스터를 구비하고, 입력전압(INPUT)과 반대 방향으로 증가되는 출력전압을 발생하는 엔모스 입력단(12)과; 전원단자(V_DD)측과 접지단측에 각각의 미러형 피모스 트랜지스터와 엔모스 트랜지스터를 구비하고, 입력전압(INPUT)과 반대 방향으로 증가되는 출력전압을 발생하는 피모스 입력단(13)과; 전원단자(V_DD)와 접지단자 사이에 직렬접속된 피모스 트랜지스터(PM12),(PM13) 및 엔모스 트랜지스터(NM13)를 구비하여, 상기 엔모스 입력단(12)과 피모스 입력단(13)의 출력전압을 피모스 트랜지스터(PM13)의 게이트측으로 공급받고 피모스 트랜지스터(PM13) 및 엔모스 트랜지스터(NM13)의 드레인 공통접속점을 통해 출력전압(OUTPUT)을 발생하는 출력단(14)으로 구성한 것이다.

Description

풀 스케일 입력버퍼{FULL-SCALE INPUT BUFFER}

본 발명은 아날로그신호 처리장치에서 많이 사용되는 단위 이득 버퍼(unit-gain buff)의 설계기술에 관한 것으로, 특히 입력전압에 대한 스윙 폭을 접지레벨에서 전원단자전압 레벨까지 확장한 풀 스케일(full-scale) 입력버퍼에 관한 것이다.

도 1a은 종래 기술에 의한 입력버퍼의 입출력 관계를 간단하게 나타낸 회로도이고, 도 1b는 그 입력버퍼의 입출력 특성을 보인 그래프이다.

도 2는 종래기술에 의한 입력버퍼의 회로도로서 이에 도시한 바와 같이, 소오스가 전원단자(V_DD)에 공통접속되고 게이트가 상호 접속되어 전류미러로 동작하는 피모스 트랜지스터(PM1),(PM2), 상기 피모스 트랜지스터(PM1),(PM2)와 연계하여 접지단측에서 전류미러로 동작하는 엔모스 트랜지스터(NM1,NM2),(NM3,NM4), 입력단에 바이어스전압을 공급하는 피모스 트랜지스터(PM3), 상기 피모스 트랜지스터(PM3)와 엔모스 트랜지스터(NM2),(NM3)의 사이에 차동결합되어 입력전압(INPUT)을 받아들이는 피모스 트랜지스터(PM4),(PM5)로 입력단(1)이 구성되고, 전원단자(V_DD)와 접지단자 사이에 직렬접속되고, 상기 입력단(1)의 제어를 받아 출력전압(OUTPUT)을 발생하는 피모스 트랜랜지스터(PM6) 및 엔모스 트랜지스터(NM5)로 구성된 출력단(2)으로 구성된 것으로, 이의 작용을 첨부한 도 3 및 도 4를 참조하여 설명하면 다음과 같다.

입력전압(INPUT)이 상승되면, 이에 의해 피모스 트랜지스터(PM4)의 오프 정도가 심화되어 노드(PT7)의 전압이 하강되고, 이에 의해 전류미러를 구성하는 엔모스 트랜지스터(NM1),(NM2)를 통해 흐르는 전류량도 감소된다.

이에 따라 피모스 트랜지스터(PM1),(PM2)의 게이트 공통접속점인 노드(PT5)의 전압이 상승되어 그 피모스 트랜지스터(PM1),(PM2)가 오프된다. 이에 의해 노드(PT9)의 전압이 하강되어 피모스 트랜지스터(PM6)가 온되는 반면 엔모스 트랜지스터(NM5)가 오프되어 출력전압(OUTPUT)이 상승된다.

그러나, 상기 입력전압(INPUT)이 하강되는 경우에는 상기 각부가 상기와 반대로 작용하여 상기 출력전압(OUTPUT)이 하강된다.

도 3은 상기 도 2에서 피모스 트랜지스터의 드레쉬홀드 전압에 의해 출력전압(OUTPUT)의 변동폭(range)은 전원단자전압(Vdd)이 3V 일 때, 0.2~2.6V로 제한되는 것을 보여주고 있다.

또한, 도 4는 상기 도 2에서 입력단을 엔모스 트랜지스터로 구현하는 경우 출력전압(OUTPUT)의 변동폭은 전원단자전압(Vdd)이 3.3V 일 때 0.6~3.1V로 제한됨을 보여주고 있다.

이와 같이 종래기술에 의한 입력버퍼에 있어서는 입력전압에 대해 출력전압이 풀스윙되지 않는 결함이 있었다. 따라서, 입력전압 대 출력전압이 비대칭적으로 나타나고, 이로 인하여 신호의 전달특성이 나빠지는 결함이 있었다.

따라서, 본 발명이 이루고자 하는 기술적 과제는 입력전압에 대한 스윙 폭을 접지레벨에서 전원단자전압 레벨까지 확장한 풀 스케일 입력버퍼를 제공함에 있다.

도 1a는 통상적인 입력버퍼의 입출력 관계를 보인 개략도.

도 1b는 도 1a의 이상적인 응답 특성을 보인 그래프.

도 2는 종래기술에 의한 입력버퍼의 회로도.

도 3은 도 2에서 입력전압에 대한 출력전압의 응답 파형도.

도 4는 도 2에서 입력전압에 대한 출력전압의 또 다른 응답 파형도.

도 5는 본 발명에 의한 풀 스케일 입력버퍼의 일실시 예시 회로도.

도 6은 본 발명에 의한 출력전압의 응답 특성을 보인 파형도.

***도면의 주요 부분에 대한 부호의 설명***

11 : 바이어스전압 공급부 12 : 엔모스 입력단

13 : 피모스 입력단 14 : 출력단

NM1-NM13 : 엔모스 트랜지스터 PM1-PM13 : 피모스 트랜지스터

도 5는 본 발명의 목적을 달성하기 위한 풀 스케일 입력버퍼의 일실시 예시 회로도로서 이에 도시한 바와 같이, 파워세이브전압(PWRSV)을 입력으로 하여 엔모스 입력단(12)과 피모스 입력단(13)에 바이어스전압을 공급하는 바이어스전압 공급부(11)와; 전원단자(V_DD)측과 접지단측 사이에 각각의 미러형 피모스 트랜지스터와 엔모스 트랜지스터를 구비하여, 입력전압(INPUT)이 상승할 때 출력단(14) 모스트랜지스터(PM13),(NM13)의 게이트 전압을 상응되게 뮤트시켜 출력전압(OUTPUT)이 상승되게 하고, 입력전압(INPUT)이 하강할 때 그 뮤트동작을 중지하는 엔모스 입력단(12)과; 전원단자(V_DD)측과 접지단측 사이에 각각의 미러형 피모스 트랜지스터와 엔모스 트랜지스터를 구비하여, 입력전압(INPUT)이 하강할 때 상기 모스트랜지스터(PM13),(NM13)의 게이트측으로 출력하는 전압을 점차 상승시켜 출력전압(OUTPUT)이 점차 하강되게 하고, 입력전압(INPUT)이 상승할 때 그 출력 동작을 중지하는 피모스 입력단(13)과; 전원단자(V_DD)와 접지단자 사이에 직렬접속된 피모스 트랜지스터(PM12),(PM13) 및 엔모스 트랜지스터(NM13)를 구비하여, 상기 엔모스 입력단(12)과 피모스 입력단(13)의 출력단으로부터 피모스 트랜지스터(PM13) 및 엔모스 트랜지스터(NM13)의 게이트측으로 공급되는 전압에 따라 출력전압(OUTPUT)을 상승시키거나 하강시키는 출력단(14)으로 구성한 것으로, 이와 같이 구성한 본 발명의 작용을 첨부한 도 6을 참조하여 상세히 설명하면 다음과 같다.

먼저, 입력전압(INPUT)이 상승할 때 엔모스 입력단(12)에 의한 출력전압(OUTPUT)의 상승 과정을 설명한다.

상기 입력전압(INPUT)의 상승에 의해 엔모스 트랜지스터(NM3)의 턴온 정도가 강화되어 노드(PT1),(PT2)의 전압이 하강되고, 이에 의해 엔모스 트랜지스터(NM3),(NM4)를 통해 흐르는 전류량은 상승된다.

이때, 상기 노드(PT2)의 전압 강하에 의해 피모스 트랜지스터(PM6)가 턴온된다. 또한, 상기 노드(PT1)의 전압 강하에 의해 피모스 트랜지스터(PM3)가 턴온되므로 노드(PT4)의 전압이 상승되어 엔모스 트랜지스터(NM7)가 턴온된다. 이로 인하여 노드(PT9)의 전압이 하강되어 피모스 트랜지스터(PM13)가 턴온 정도가 강화되므로 출력전압(OUTPUT)이 상승된다.

이와 같이 입력전압(INPUT)이 상승할 때, 상기 피모스 입력단(13)의 노드(PT7)의 전압이 하강되어 피모스 트랜지스터(PM10),(PM11) 양단의 미러전류가 감소되고, 노드(PT5)의 전압이 상승되어 피모스 트랜지스터(PM8)가 오프된다.

한편, 상기 입력전압(INPUT)이 하강하면 상기 각부가 상기와 상반되게 동작한다. 따라서, 상기 엔모스 입력단(12)의 피모스 트랜지스터(PM6),(PM7)가 오프되므로 상기 출력단(14) 모스트랜지스터(PM13),(NM113)의 게이트 전압 뮤트동작이 중지된다. 이때, 피모스 입력단(13)의 피모스 트랜지스터(PM8)가 온되는 반면, 엔모스 트랜지스터(NM11)가 오프되므로 상기 모스트랜지스터(PM13),(NM113)의 게이트 전압이 점차 상승되어 출력전압(OUTPUT)이 그 엔모스 트랜지스터(NM13)를 통해 뮤트되고, 이에 의해 출력전압(OUTPUT)이 점차 하강된다.

한편, 파워세이브전압(PWRSV)이 직접 출력단(14)내의 피모스 트랜지스터(PM12)의 바이어스 전압으로 공급되고, 바이어스전압 공급부(11)를 통해 엔모스 입력단(12)의 엔모스 트랜지스터(NM5), 피모스 입력단(13)의 피모스 트랜지스터(PM9)의 바이어스 전압으로 공급되는데, 이 파워세이브전압(PWRSV)이 "하이"로 공급되는 경우, 이에 의해 그 엔모스 입력단(12)과 피모스 입력단(13)의 바이어스 전압이 모스트랜지스터 드레쉬홀드 전압 이하로 낮추어지는 반면, 출력전압(PUTOUT)이 전원단자 전압(V_DD)까지 끌어 올려진다.

결국, 상기의 설명에서와 같이 각기 별도로 동작하는 엔모스 입력단(12)과 피모스 입력단(13)을 이용하여 출력단(14)을 구동하고, 상기 파워세이브전압(PWRSV)을 이용함으로써, 입력전압(INPUT)에 대한 출력전압(OUTPUT)의 변동폭을 도 6에서와 같이 0.2~3.1V까지 확장할 수 있게 된다. 즉, 출력전압(OUTPUT)이 입력전압(INPUT)에 따라 스윙될 때 충분히 스윙되어 풀 스케일 입력버퍼를 구현할 수 있게 되는 것이다.

이상에서 세히 설명한 바와 같이, 본 발명은 하나의 출력단에 대해 피모스 입력단과 엔모스 입력단을 별도로 구비하고, 바이어스전압 공급부를 통해 각부에 바이어스 전압을 공급함으로써 출력전압이 충분히 스윙된다. 따라서, 입력전압 대 출력전압이 대칭적으로 나타나고, 이로 인하여 신호의 전달특성이 개선된 풀 스케일 입력버퍼를 구현할 수 있는 효과가 있다.

Claims

파워세이브전압(PWRSV)을 입력으로 하여 엔모스 입력단(12)과 피모스 입력단(13)에 바이어스전압을 공급하는 바이어스전압 공급부(11)와; 전원단자(V_DD)측과 접지단측 사이에 각각의 미러형 피모스 트랜지스터와 엔모스 트랜지스터를 구비하여, 입력전압(INPUT)이 상승할 때 출력단(14) 모스트랜지스터(PM13),(NM13)의 게이트 전압을 상응되게 뮤트시켜 출력전압(OUTPUT)이 상승되게 하는 엔모스 입력단(12)과; 전원단자(V_DD)측과 접지단측 사이에 각각의 미러형 피모스 트랜지스터와 엔모스 트랜지스터를 구비하여, 입력전압(INPUT)이 하강할 때 상기 모스트랜지스터(PM13),(NM13)의 게이트측으로 출력하는 전압을 점차 상승시켜 출력전압(OUTPUT)이 점차 하강되게 하는 피모스 입력단(13)과; 전원단자(V_DD)와 접지단자 사이에 상기 파워세이브전압(PWRSV)에 의해 바이어스는 피모스 트랜지스터(PM12)와 피모스 트랜지스터(PM13) 및 엔모스 트랜지스터(NM13)가 직렬 접속되어, 상기 엔모스 입력단(12)과 피모스 입력단(13)의 출력단으로부터 피모스 트랜지스터(PM13) 및 엔모스 트랜지스터(NM13)의 게이트측으로 공급되는 전압에 따라 출력전압(OUTPUT)을 발생하는 출력단(14)으로 구성한 것을 특징으로 하는 풀 스케일 입력버퍼.