KR20110074127A

KR20110074127A - 반도체 장치의 내부전압 생성회로

Info

Publication number: KR20110074127A
Application number: KR1020090131003A
Authority: KR
Inventors: 이상규; 박명진
Original assignee: 주식회사 하이닉스반도체
Priority date: 2009-12-24
Filing date: 2009-12-24
Publication date: 2011-06-30

Abstract

반도체 장치의 내부전압 생성회로는, 온도 변화에 대응하는 임계전압을 갖는 온도 보상용 NMOS 트랜지스터를 포함하여 내부 전압단의 전압레벨을 검출하며, 임계전압에 대응하는 전압레벨을 갖는 검출전압을 출력하는 전압 검출부와, 전류 싱킹형 전류 미러부를 포함하며 기준전압과 검출전압을 비교하여 비교결과에 따라 활성화 되는 클럭 출력 인에이블 신호를 출력하는 비교부와, 클럭 출력 인에이블 신호에 응답하여 클럭신호를 발생하는 클럭 발생부와, 클럭신호의 제어에 따라 전하 펌핑(Charge Pumping)을 수행하여 내부전압을 생성하며, 생성된 내부전압을 내부 전압단으로 출력하는 전하 펌핑부를 구비한다.

내부전압, 전하펌핑, 전압검출, 반도체 장치, 임계전압

Description

반도체 장치의 내부전압 생성회로{INTERNAL VOLTAGE GENERATOR FOR SEMICONDUCTOR APPARATUS}

본 발명은 반도체 장치에 관한 것으로서, 내부전압을 생성하는 기술에 관한 것이다.

일반적으로 반도체 장치 및 반도체 메모리 장치는 전력소모를 감소시키고 효율적으로 전원을 이용하기 위해서, 외부에서 인가되는 전원전압을 이용하여 내부전압을 생성하는 내부전압 생성회로를 구비하고 있다.

전하 펌핑(Charge Pumping)을 수행하여 내부전압을 생성하는 내부전압 생성회로는 전하 펌핑(Charge Pumping)을 통해서 전원전압 보다 높은 전압레벨의 승압전압 또는 접지전압 보다 낮은 전압레벨의 네거티브 전압을 생성한다.

한편, 온도가 상승하거나 하강하면 내부전압 생성회로에서 생성되는 내부전압의 전압레벨이 변동되는 경우가 발생한다. 특히, 승압전압 및 네거티브 전압은 반도체 메모리 장치의 워드라인 제어전압 등과 같이 내부회로를 제어하는데 사용되 므로, 온도에 따라 전압이 변동하는 경우 승압전압 및 네거티브 전압을 이용하여 동작하는 반도체 장치가 정상적인 동작을 수행하지 못한다.

본 발명은 안정적인 내부전압을 생성할 수 있는 반도체 장치의 내부전압 생성회로를 제공한다.

본 발명의 일 실시예에 따르면, 온도 변화에 대응하는 임계전압을 갖는 온도 보상용 PMOS 트랜지스터를 포함하여 내부 전압단의 전압레벨을 검출하며, 상기 임계전압에 대응하는 전압레벨을 갖는 검출전압을 출력하는 전압 검출부; 전류 소싱형 전류 미러부를 포함하며, 기준전압과 상기 검출전압을 비교하여 비교결과에 따라 활성화 되는 클럭 출력 인에이블 신호를 출력하는 비교부; 상기 클럭 출력 인에이블 신호에 응답하여 클럭신호를 발생하는 클럭 발생부; 및 상기 클럭신호의 제어에 따라 전하 펌핑(Charge Pumping)을 수행하여 내부전압을 생성하며, 생성된 상기 내부전압을 상기 내부 전압단으로 출력하는 전하 펌핑부를 구비하는 반도체 장치의 내부전압 생성회로가 제공된다.

또한, 본 발명의 다른 실시예에 따르면, 온도 변화에 대응하는 임계전압을 갖는 온도 보상용 NMOS 트랜지스터를 포함하여 내부 전압단의 전압레벨을 검출하며, 상기 임계전압에 대응하는 전압레벨을 갖는 검출전압을 출력하는 전압 검출부; 전류 싱킹형 전류 미러부를 포함하며, 기준전압과 상기 검출전압을 비교하여 비교결과에 따라 활성화 되는 클럭 출력 인에이블 신호를 출력하는 비교부; 상기 클럭 출력 인에이블 신호에 응답하여 클럭신호를 발생하는 클럭 발생부; 및 상기 클럭신호의 제어에 따라 전하 펌핑(Charge Pumping)을 수행하여 내부전압을 생성하며, 생성된 상기 내부전압을 상기 내부 전압단으로 출력하는 전하 펌핑부를 구비하는 반도체 장치의 내부전압 생성회로가 제공된다.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부한 도면을 참조하여 설명하기로 한다.

도 1은 본 발명의 일 실시예에 따른 반도체 장치의 내부전압 생성회로의 구성도이다.

본 실시예에 따른 반도체 장치의 내부전압 생성회로는 제안하고자 하는 기술적인 사상을 명확하게 설명하기 위한 간략한 구성만을 포함하고 있다.

도 1을 참조하면, 반도체 장치의 내부전압 생성회로는 전압 검출부(10)와, 비교부(20)와, 클럭 발생부(30)와, 전하 펌핑부(40)를 구비한다.

상기와 같이 구성되는 반도체 장치의 내부전압 생성회로의 세부구성과 주요동작을 살펴보면 다음과 같다.

전압 검출부(10)는 온도 변화에 대응하는 임계전압(Threshold Voltage, Vth) 을 갖는 온도 보상용 PMOS 트랜지스터(MP0)를 포함하여 내부 전압단(VNEG)의 전압레벨을 검출하며, 임계전압(Threshold Voltage, Vth)에 대응하는 전압레벨을 갖는 검출전압(VDIV)을 출력한다. 온도 보상용 PMOS 트랜지스터(MP0)는 온도가 상승 할수록 임계전압의 절대값이 작아지거나 커지도록 제조될 수 있다. 전압 검출부(10)는 전원전압단(VDD)과 제1 노드(N1) 사이에 접속되어 인에이블 신호(EN)의 제어를 받는 온도 보상용 PMOS 트랜지스터(MP0)와, 제1 노드(N1)와 내부 전압단(VNEG) 사이에 접속되는 복수의 전압강하소자(R1~R5)로 구성된다. 검출전압(VDIV)의 전압레벨은 복수의 전압강하소자(R1~R5)에 의한 전압 분배비에 따라 결정된다. 따라서 온도가 상승하거나 하강하면 온도 보상용 PMOS 트랜지스터(MP0)의 임계전압의 변동으로 인하여 검출전압(VDIV)의 전압레벨도 변하게 된다.

비교부(20)는 전류 소싱형 전류 미러부(MP1,MP2)를 포함하며, 기준전압(VREF)과 검출전압(VDIV)을 비교하여 비교결과에 따라 활성화 되는 클럭 출력 인에이블 신호(CLK_EN)를 출력한다. 비교부(20)는 전류 소싱형 전류 미러부(MP1,MP2)와, 전류 소싱형 전류 미러부(MP1,MP2)에서 출력되는 미러 전류를 제공받으며 기준전압(VREF) 및 검출전압(VDIV)을 입력으로 하는 차동 입력부(MN1,MN2)와, 차동 입력부(MN1,MN2) 및 접지전압단(VSS) 사이에 접속되며 인에이블 신호(EN)에 응답하여 바이어스 전류를 싱킹하는 바이어스부(MN3)로 구성된다. 여기에서 전류 소싱형 전류 미러부(MP1,MP2)는 복수의 PMOS 트랜지스터로 구성되며, 차동 입력부(MN1,MN2)는 복수의 NMOS 트랜지스터로 구성된다. 온도 변동이 발생하여 검출전압(VDIV)의 전압레벨이 변하게 되면, 비교부(20)는 기준전압(VREF)을 기준으로 검출전압(VDIV) 을 비교하여, 비교결과에 따라 클럭 출력 인에이블 신호(CLK_EN)를 활성화 한다.

클럭 발생부(30)는 클럭 출력 인에이블 신호(CLK_EN)에 응답하여 클럭신호(CLK,CLKB)를 발생한다. 클럭 발생부(30)는 클럭 출력 인에이블 신호(CLK_EN)가 활성화 되었을 때, 클럭신호(CLK,CLKB)를 출력한다. 여기에서 클럭신호(CLK,CLKB)가 출력된다는 것은 토글링(Toggling) 하는 클럭신호(CLK,CLKB)가 출력된다는 의미이다.

전하 펌핑부(40)는 토글링하는 클럭신호(CLK,CLKB)의 제어에 따라 전하 펌핑(Charge Pumping)을 수행하여 내부전압을 생성하며, 생성된 내부전압을 내부 전압단(VNEG)으로 출력한다. 여기에서 내부전압은 전하 펌핑(Charge Pumping)을 통해서 생성되는 전압이다. 즉, 내부전압은 전원전압(VDD) 보다 높은 레벨을 갖는 승압전압일 수도 있으며, 접지전압(VSS) 보다 낮은 레벨을 갖는 네거티브 전압일 수도 있다.

본 실시예에 따른 반도체 장치의 내부전압 생성회로는 전압 검출부(10)에서 온도 변화에 따른 검출전압(VDIV)을 출력하고, 비교부(20)에서 기준전압(VREF)을 기준으로 하여 검출전압(VDIV)을 비교한 후 클럭 출력 인에이블 신호(CLK_EN)를 활성화 시킨다. 즉, 온도 변화에 따라 클럭 출력 인에이블 신호(CLK_EN)의 활성화 시점이 조절된다. 클럭 출력 인에이블 신호(CLK_EN)의 활성화 시점이 빨라지면 클럭 발생부(30)에서 클럭신호(CLK,CLKB)가 출력되는 시점도 빨라진다. 따라서 전하 펌핑부(40)의 전하 펌핑(Charge Pumping) 동작도 상대적으로 빠르게 발생하여 내부 전압단(VNEG)의 전압레벨을 안정화 시킨다. 이와 반대로, 클럭 출력 인에이블 신 호(CLK_EN)의 활성화 시점이 느려지면 클럭 발생부(30)에서 클럭신호(CLK,CLKB)가 출력되는 시점도 느려진다. 따라서 전하 펌핑부(40)의 전하 펌핑(Charge Pumping) 동작도 상대적으로 느리게 발생하여 내부 전압단(VNEG)의 전압레벨이 안정화 시킨다. 즉, 온도 변동에 의해서 내부 전압단(VNEG)의 전압레벨이 목표된 레벨 보다 낮거나 높아질 수 있는데, 온도 변동에 따라 전하 펌핑부(40)의 전하 펌핑(Charge Pumping) 시점이 조절되어 내부 전압단(VNEG)의 전압 레벨이 목표된 레벨을 유지하게 된다.

도 2는 본 발명의 다른 실시예에 따른 반도체 장치의 내부전압 생성회로의 구성도이다.

도 2를 참조하면, 반도체 장치의 내부전압 생성회로는 전압 검출부(60)와, 비교부(50)와, 클럭 발생부(70)와, 전하 펌핑부(80)를 구비한다.

전압 검출부(60)는 온도 변화에 대응하는 임계전압(Threshold Voltage, Vth)을 갖는 온도 보상용 NMOS 트랜지스터(MN0)를 포함하여 내부 전압단(VNEG)의 전압레벨을 검출하며, 임계전압(Threshold Voltage, Vth)에 대응하는 전압레벨을 갖는 검출전압(VDIV)을 출력한다. 온도 보상용 NMOS 트랜지스터(NP0)는 온도가 상승 할수록 임계전압의 절대값이 작아지거나 커지도록 제조될 수 있다. 전압 검출부(60)는 기준전압단(VREF)과 제1 노드(N1) 사이에 접속되어 인에이블 신호(EN)의 제어를 받는 온도 보상용 NMOS 트랜지스터(MN0)와, 제1 노드(N1)와 내부 전압단(VNEG) 사이에 접속되는 복수의 전압강하소자(R1~R3)로 구성된다. 검출전압(VDIV)의 전압레벨은 복수의 전압강하소자(R1~R3)에 의한 전압 분배비에 따라 결정된다. 따라서 온도가 상승하거나 하강하면 온도 보상용 NMOS 트랜지스터(NP0)의 임계전압의 변동으로 인하여 검출전압(VDIV)의 전압레벨도 변하게 된다.

비교부(50)는 전류 싱킹형 전류 미러부(MN1,MN2)를 포함하며, 기준전압(VREF1)과 검출전압(VDIV)을 비교하여 비교결과에 따라 활성화 되는 클럭 출력 인에이블 신호(CLK_EN)를 출력한다. 비교부(50)는 인에이블 신호(EN)에 응답하여 바이어스 전류를 소싱하는 바이어스부(MP3)와, 바이어스 전류를 제공받으며 기준전압(VREF1) 및 검출전압(VDIV)을 입력으로 하는 차동 입력부 (MP1,MP2)와, 차동 입력부 (MP1,MP2)와 접지전압단(VSS) 사이에 접속되는 전류 싱킹형 전류 미러부(MN1,MN2)로 구성된다. 여기에서 전류 싱킹형 전류 미러부(MN1,MN2)는 복수의 NMOS 트랜지스터로 구성되며, 차동 입력부(MP1,MP2)는 복수의 NMOS 트랜지스터로 구성된다. 온도 변동이 발생하여 검출전압(VDIV)의 전압레벨이 변하게 되면, 비교부(50)는 기준전압(VREF1)을 기준으로 검출전압(VDIV)을 비교하여, 비교결과에 따라 클럭 출력 인에이블 신호(CLK_EN)를 활성화 한다.

클럭 발생부(70)는 클럭 출력 인에이블 신호(CLK_EN)에 응답하여 클럭신 호(CLK,CLKB)를 발생한다. 클럭 발생부(70)는 클럭 출력 인에이블 신호(CLK_EN)가 활성화 되었을 때, 클럭신호(CLK,CLKB)를 출력한다. 여기에서 클럭신호(CLK,CLKB)가 출력된다는 것은 토글링(Toggling) 하는 클럭신호(CLK,CLKB)가 출력된다는 의미이다.

전하 펌핑부(80)는 토글링하는 클럭신호(CLK,CLKB)의 제어에 따라 전하 펌핑(Charge Pumping)을 수행하여 내부전압을 생성하며, 생성된 내부전압을 내부 전압단(VNEG)으로 출력한다. 여기에서 내부전압은 전하 펌핑(Charge Pumping)을 통해서 생성되는 전압이다. 본 실시예에서 생성된 내부전압은 접지전압(VSS) 보다 낮은 레벨을 갖는 네거티브 전압이다.

본 실시예에 따른 반도체 장치의 내부전압 생성회로는 전압 검출부(60)에서 온도 변화에 따른 검출전압(VDIV)을 출력하고, 비교부(50)에서 기준전압(VREF1)을 기준으로 하여 검출전압(VDIV)을 비교한 후 클럭 출력 인에이블 신호(CLK_EN)를 활성화 시킨다. 즉, 온도 변화에 따라 클럭 출력 인에이블 신호(CLK_EN)의 활성화 시점이 조절된다. 클럭 출력 인에이블 신호(CLK_EN)의 활성화 시점이 빨라지면 클럭 발생부(70)에서 클럭신호(CLK,CLKB)가 출력되는 시점도 빨라진다. 따라서 전하 펌핑부(80)의 전하 펌핑(Charge Pumping) 동작도 상대적으로 빠르게 발생하여 내부 전압단(VNEG)의 전압레벨이 안정화 된다(내부 전압단의 네거티브 전압 레벨이 목표된 레벨보다 상승한 경우임). 이와 반대로, 클럭 출력 인에이블 신호(CLK_EN)의 활성화 시점이 느려지면 클럭 발생부(70)에서 클럭신호(CLK,CLKB)가 출력되는 시점도 느려진다. 따라서 전하 펌핑부(80)의 전하 펌핑(Charge Pumping) 동작도 상대적으 로 느리게 발생하여 내부 전압단(VNEG)의 전압레벨이 안정화 된다(내부 전압단의 네거티브 전압 레벨이 목표된 레벨보다 하강한 경우임). 즉, 온도 변동에 의해서 내부 전압단(VNEG)의 전압레벨이 목표된 레벨 보다 낮거나 높아질 수 있는데, 온도 변동에 따라 전하 펌핑부(80))의 전하 펌핑(Charge Pumping) 시점이 조절되어 내부 전압단(VNEG)의 전압 레벨이 목표된 레벨을 유지하게 된다.

특히 본 실시예의 전압 검출부(60)는 온도 보상용 NMOS 트랜지스터(MN0)를 구비하고 반도체 장치에서 상대적으로 낮은 전압이면서 안정된 전압인 기준전압(VREF)을 이용하여 검출전압(VDIV)을 생성하므로, 온도 변동에 따른 임계전압의 변화가 보다 더 안정적이다. 또한, 온도 보상용 NMOS 트랜지스터(MN0)는 PMOS 트랜지스터에 비해 웰(WELL) 개수가 더 작은 공정을 통해서 제조될 수 있으므로 면적 측면에서 더욱 유리하다. 참고적으로 MOS 트랜지스터는 제조공정 및 설계 특성에 따라 온도에 비례하거나 온도에 반비례하는 임계전압을 가지도록 제조되거나 설계될 수 있을 것이다.

이상, 본 발명의 실시예에 따라 구체적인 설명을 하였다. 참고적으로 본 발명의 기술적 사상과는 직접 관련이 없는 부분이지만, 본 발명을 보다 자세히 설명하기 위하여 추가적인 구성을 포함한 실시예를 예시할 수 있다. 또한, 신호 및 회로의 활성화 상태를 나타내기 위한 액티브 하이(Active High) 또는 액티브 로우(Active Low)의 구성은 실시예에 따라 달라질 수 있다. 이러한 회로의 변경은 너무 경우의 수가 많고, 이에 대한 변경은 통상의 전문가라면 누구나 쉽게 유추할 수 있기에 그에 대한 열거는 생략하기로 한다.

이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

*도면의 주요 부분에 대한 부호의 설명

10, 60 :전압 검출부

20, 50 : 비교부

도면에서 PMOS 트랜지스터와 NMOS 트랜지스터는 각각 MPi, MNi (i=0,1,2, … ) 으로 표시함.

Claims

온도 변화에 대응하는 임계전압을 갖는 온도 보상용 PMOS 트랜지스터를 포함하여 내부 전압단의 전압레벨을 검출하며, 상기 임계전압에 대응하는 전압레벨을 갖는 검출전압을 출력하는 전압 검출부;

전류 소싱형 전류 미러부를 포함하며, 기준전압과 상기 검출전압을 비교하여 비교결과에 따라 활성화 되는 클럭 출력 인에이블 신호를 출력하는 비교부;

상기 클럭 출력 인에이블 신호에 응답하여 클럭신호를 발생하는 클럭 발생부; 및

상기 클럭신호의 제어에 따라 전하 펌핑(Charge Pumping)을 수행하여 내부전압을 생성하며, 생성된 상기 내부전압을 상기 내부 전압단으로 출력하는 전하 펌핑부

를 구비하는 반도체 장치의 내부전압 생성회로.
제1항에 있어서,

상기 전압 검출부는,

전원전압단과 제1 노드 사이에 접속되어 인에이블 신호의 제어를 받는 상기 온도 보상용 PMOS 트랜지스터; 및

상기 제1 노드와 상기 내부 전압단 사이에 접속되는 복수의 전압강하소자를 포함하며,

상기 검출전압의 전압레벨은 상기 복수의 전압강하소자에 의한 전압 분배비에 따라 결정되는 것을 특징으로 하는 반도체 장치의 내부전압 생성회로.
제1항에 있어서,

상기 비교부는,

상기 전류 소싱형 전류 미러부;

상기 전류 소싱형 전류 미러부에서 출력되는 미러 전류를 제공받으며, 상기 기준전압 및 상기 검출전압을 입력으로 하는 차동 입력부; 및

상기 차동 입력부와 접지전압단 사이에 접속되며 인에이블 신호에 응답하여 바이어스 전류를 싱킹하는 바이어스부를 포함하는 것을 특징으로 하는 반도체 장치의 내부전압 생성회로.
제3항에 있어서,

상기 전류 소싱형 전류 미러부는 복수의 PMOS 트랜지스터로 구성되며, 상기 차동 입력부는 복수의 NMOS 트랜지스터로 구성되는 것을 특징으로 하는 반도체 장치의 내부전압 생성회로.
제1항 내지 제4항 중 어느 하나의 항에 있어서,

상기 내부전압은 전원전압 보다 높은 레벨을 갖는 승압전압인 것을 특징으로 하는 반도체 장치의 내부전압 생성회로.
제1항 내지 제4항 중 어느 하나의 항에 있어서,

상기 내부전압은 접지전압 보다 낮은 레벨을 갖는 네거티브 전압인 것을 특징으로 하는 반도체 장치의 내부전압 생성회로.
온도 변화에 대응하는 임계전압을 갖는 온도 보상용 NMOS 트랜지스터를 포함하여 내부 전압단의 전압레벨을 검출하며, 상기 임계전압에 대응하는 전압레벨을 갖는 검출전압을 출력하는 전압 검출부;

전류 싱킹형 전류 미러부를 포함하며, 기준전압과 상기 검출전압을 비교하여 비교결과에 따라 활성화 되는 클럭 출력 인에이블 신호를 출력하는 비교부;

상기 클럭 출력 인에이블 신호에 응답하여 클럭신호를 발생하는 클럭 발생부; 및

상기 클럭신호의 제어에 따라 전하 펌핑(Charge Pumping)을 수행하여 내부전압을 생성하며, 생성된 상기 내부전압을 상기 내부 전압단으로 출력하는 전하 펌핑 부

를 구비하는 반도체 장치의 내부전압 생성회로.
제7항에 있어서,

상기 전압 검출부는,

기준전압단과 제1 노드 사이에 접속되어 인에이블 신호의 제어를 받는 상기 온도 보상용 NMOS 트랜지스터; 및

상기 제1 노드와 상기 내부 전압단 사이에 접속되는 복수의 전압강하소자를 포함하며,

상기 검출전압의 전압레벨은 상기 복수의 전압강하소자에 의한 전압 분배비에 따라 결정되는 것을 특징으로 하는 반도체 장치의 내부전압 생성회로.
제7항에 있어서,

상기 비교부는,

인에이블 신호에 응답하여 바이어스 전류를 소싱하는 바이어스부;

상기 바이어스 전류를 제공받으며, 상기 기준전압 및 상기 검출전압을 입력으로 하는 차동 입력부; 및

상기 차동 입력부와 접지전압단 사이에 접속되는 상기 전류 싱킹형 전류 미 러부를 포함하는 것을 특징으로 하는 반도체 장치의 내부전압 생성회로.
제9항에 있어서,

상기 전류 싱킹형 전류 미러부는 복수의 NMOS 트랜지스터로 구성되며, 상기 차동 입력부는 복수의 PMOS 트랜지스터로 구성되는 것을 특징으로 하는 반도체 장치의 내부전압 생성회로.
제7항 내지 제10항에 중 어느 하나의 항에 있어서,

상기 내부전압은 접지전압 보다 낮은 레벨을 갖는 네거티브 전압인 것을 특징으로 하는 반도체 장치의 내부전압 생성회로.