KR20080107745A - 반도체 소자의 문턱전압 검출부 및 검출방법, 이를 이용한내부전압 생성회로 - Google Patents

반도체 소자의 문턱전압 검출부 및 검출방법, 이를 이용한내부전압 생성회로 Download PDF

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Abstract

본 발명은 반도체 소자의 문턱전압의 레벨에 따라 타겟 레벨을 변화하여 승압전압을 생성하는 회로에 관한 것으로서, 셀 트랜지스터가 갖는 문턱전압 레벨을 검출하기 위한 문턱전압 검출수단과, 문턱전압 레벨 검출결과에 따라 그 타겟 레벨이 변화하는 승압전압 생성수단을 구비하는 반도체 소자를 제공한다.
문턱전압, 승압전압, 셀 트랜지스터

Description

반도체 소자의 문턱전압 검출부 및 검출방법, 이를 이용한 내부전압 생성회로{CIRCUIT AND METHOD FOR DETECTING THRESHOLD VOLTAGE OF SEMICONDUCTOR DEVICE, INTERNAL VOLTAGE GENERATING CIRCUIT USING THE SAME}
도 1은 일반적인 반도체 소자의 셀(CELL) 구성을 상세히 도시한 회로도.
도 2a는 종래기술에 따른 반도체 소자의 승압전압의 생성회로을 도시한 블록 다이어그램.
도 2b은 도 2a에 도시된 종래기술에 따른 반도체 소자의 승압전압 생성회로의 구성요소 중 승압전압 검출부를 상세히 도시한 회로도.
도 3a는 본 발명의 실시예에 따른 문턱전압 검출부를 구비하는 반도체 소자의 승압전압 생성회로를 도시한 블록도.
도 3b는 도 3a에 도시된 본 발명의 실시예에 따른 문턱전압 검출부를 구비하는 반도체 소자의 승압전압 생성회로의 구성요소 중 문턱전압 검출부와 승압전압 검출부를 상세히 도시한 회로도.
*도면의 주요부분에 대한 부호의 설명
10, 30 : 승압전압 생성회로 100, 300 : 승압전압 검출부
120, 320 : 전압생성부 122, 322 : 발진부
124, 324 : 펌핑부 102, 302 : 전압분배부
104, 304 : 전압비교부 32 : 문턱전압 검출부
본 발명은 반도체 설계 기술에 관한 것으로, 특히 반도체 소자의 문턱전압(Threshold Voltage : 이하 Vth)을 검출하기 위한 검출회로 및 검출회로를 이용하는 내부전압 생성회로에 관한 것이며, 더 자세히는 반도체 소자의 문턱전압의 레벨에 따라 타겟 레벨을 변화하여 승압전압을 생성하는 회로에 관한 것이다.
일반적으로 다이나믹램(dynamic RAM: 이하 " DRAM" 이라 함)은 데이터를 기록하는 단위 기억소자로서 한 개의 커패시터(capacitor)와 한 개의 MOS 트랜지스터(transistor)를 사용하는데, 이를 셀(cell)이라고 한다.
셀에 '1' 또는 로직'하이'(high)의 데이터(data)를 저장할 때는 커패시터에 고 전위 - 일반적으로 코어전압(VCORE)을 사용함 - 를 인가하고, '0' 또는 로직'로우'(low)의 데이터를 저장할 경우에는 커패시터에 저 전위 - 일반적으로 접지전압(VSS)을 사용함 - 를 인가함으로써 데이터를 기록한다.
이때, 각각의 셀에 포함된 MOS 트랜지스터는 스위치로서 동작하는데, 워드라인(Word Line)에 예정된 레벨이상의 전압이 인가되는 경우, MOS 트랜지스터는 턴 온(Turn On) 되어 커패시터와 비트라인(Bit Line)이 연결되도록 한다. 즉, 커패시터와 비트라인 사이에 전하공유(charge sharing)가 발생하도록 하여 커패시터에 인가되어 있던 전위가 갱신되도록 한다.
마찬가지로, 워드라인(Word Line)에 예정된 레벨이하의 전압이 인가되면 MOS 트랜지스터는 턴 오프(Turn Off) 되어 커패시터와 비트라인이 연결되지 않도록 한다. 즉, 커패시터와 비트라인 사이에 전하가 공유되지 않도록 하며, 커패시터는 전하공유시에 갱신되었던 전위를 유지한다.
도 1은 일반적인 반도체 소자의 셀(CELL) 구성을 상세히 도시한 회로도이다.
도 1을 참조하면, 일반적인 반도체 소자의 셀(CELL)은, NMOS트랜지스터(TCN)와 커패시터(CS)로 구성된 것을 알 수 있다.
구체적으로, NMOS트랜지스터(TCN)는, 게이트(gate)와 워드라인, 드레인(drain)과 커패시터(CS), 소스(source)와 비트라인이 접속되며, 그 동작은, 게이트에 접속된 워드라인이 활성화되어 승압전압(VPP)이 워드라인에 인가될 때, 그에 응답하여 드레인-소스 접속된 비트라인과 커패시터(CS)를 연결하는 것을 제어한다.
이때, 커패시터(CS)에는, 전술한 바와 같이 주로 코어전압(VCORE)이 사용되는 고전위 또는 접지전압(VSS)이 사용되는 저전위가 충전되어 있고, 비트라인에는 비트라인 프리차지 전압(VBLP)이 인가되어 있다. 또한, 일반적으로 비트라인 프리차지 전압(VBLP)의 레벨은 코어전압(VCORE)의 레벨을 반으로 나눈 것과 같다.
따라서, NMOS트랜지스터(TCN)에 의해 비트라인과 커패시터(CS)가 연결될 때, 커패시터(CS)에 충전되어 있는 전압이 코어전압(VCORE)일 경우 커패시터(CS)에서 비트라인으로 전하가 전달되고, 커패시터(CS)에 충전되어 있는 전압 접지전압(VSS)일 경우 비트라인에서 커패시터(CS)로 전하가 전달된다.
이렇게, NMOS트랜지스터(TCN)는, 비트라인과 커패시터(CS) 사이에서 스위치로서 동작하게 되며, 게이트가 접속된 워드라인에 승압전압(VPP)이 인가될 때 비트라인과 커패시터(CS) 사이에 전하가 흐르도록 제어하고, 워드라인에 승압전압(VPP)이 인가되지 않을 때 비트라인과 커패시터(CS) 사이에 전하가 흐르지 않도록 제어하는 동작을 한다.
그런데, NMOS트랜지스터(TCN)가 스위치로 동작하여 비트라인과 커패시터(CS) 사이에서 전하가 손실 없이 전달되기 위해서는 워드라인에 인가되는 승압전압(VPP)의 예정된 레벨이 다음과 같은 조건을 만족시켜야 한다.
즉, 승압전압(VPP)의 예정된 레벨은, NMOS트랜지스터(TCN)의 드레인-소스 사이에 전하가 흐르도록 제어하기 위해 필요한 최소 전압인 문턱전압(VTH)의 레벨, 비트라인과 커패시터(CS) 사이에서 전달될 수 있는 최대 전압인 코어전압(VCORE)의 레벨, 및 임의의 전압(α) - 반도체 소자의 동작에 의해 승압전압(VPP)의 레벨이 크게 하강하는 경우에도 비트라인과 커패시터(CS) 사이에서 전하가 손실 없이 전달되도록 하기 위해 추가되는 전압임 - 레벨을 더한 값이 되어야 한다.
이는, 다음과 같이 <수학식1>로 표현될 수 있다.
Figure 112007041641614-PAT00001
한편, 전술한 DRAM을 비롯한 대부분의 반도체 소자는 외부로부터 공급되는 전원전압(VDD) 및 접지전압(VSS)을 사용하여 다양한 전위의 내부전압을 생성시키기 위한 내부전압 생성회로를 칩 내에 구비함으로써 칩 내부회로의 동작에 필요한 전압을 자체적으로 공급하는 방법을 사용한다.
즉, 전술한 승압전압(VPP) 역시 반도체 소자 내부의 승압전압 생성회로를 통해 생성된다.
도 2a는 종래기술에 따른 반도체 소자의 승압전압의 생성회로을 도시한 블록 다이어그램이다.
도 2a를 참조하면, 종래기술에 따른 반도체 소자의 승압전압의 생성회로(10)는, 승압전압(VPP)의 레벨을 검출하기 위한 승압전압 검출부(100), 및 승압전압 검출부(100)의 출력신호(DET_VPP)에 응답하여 전하펌핑 동작을 수행하는 것을 제어함으로써 승압전압(VPP)을 출력하기 위한 승압전압 출력부(120)을 구비한다.
여기서, 승압전압 출력부(120)는, 승압전압 검출부(100)의 출력신호(DET_VPP)에 응답하여 예정된 주기를 갖고 토글링하는 발진신호(OSC)를 출력하는 발진부(122), 및 발진신호(OSC)에 응답하여 전하 펌핑 동작을 수행함으로써 승압전압(VPP)의 레벨을 상승시키기 위한 펌핑부(124)를 구비한다.
전술한 구성을 바탕으로 종래기술에 따른 반도체 소자의 승압전압(VPP) 생성회로(10)의 동작을 설명하면 다음과 같다.
먼저, 승압전압 검출부(100)는, 승압전압(VPP)의 레벨과 타겟 레벨을 비교하여 그 비교결과에 따라 출력신호(VPP_DET)의 레벨을 결정한다.
예를 들면, 승압전압 출력부(120)로부터 피드백 받아 입력되는 승압전압(VPP)의 레벨이 승압전압 검출부(100)로 입력되는 타켓 기준전압(VREFP)의 레벨보다 높은 레벨이 될 때, 출력신호(DET_VPP)의 레벨을 로직'하이'(High)로 천이하여 출력한다.
마찬가지로, 승압전압 출력부(120)로부터 피드백 받아 입력되는 승압전압(VPP)의 레벨이 승압전압 검출부(100)로 입력되는 타켓 기준전압(VREFP)의 레벨보다 낮은 레벨이 될 때, 출력신호(DET_VPP)의 레벨을 로직'로우'(Low)로 천이하여 출력한다.
이때, 기준전압(VREFP)은, 일반적으로 반도체 소자의 밴드 갭(Band Gap) 회로에서 생성되는 전압으로써, 반도체 소자의 PVT(PROCESS, VOLTAGE, TEMPERATURE) 변동과 상관없이 항상 안정적인 전압레벨을 유지하는 전압이다.
그리고, 승압전압 출력부(120)의 구성요소 중 발진부(122)는, 승압전압 검출부(100)의 출력신호(VPP_DET)의 레벨에 응답하여 예정된 주기를 갖고 토글링하는 발진신호(OSC)를 출력한다.
또한, 승압전압 출력부(120)의 구성요소 중 펌핑부(124)는, 발진신호(OSC)의 토글링에 응답하여 전하 펌핑 동작을 수행함으로써 승압전압(VPP)을 생성한다.
예를 들면, 승압전압 검출부(100)의 출력신호(DET_VPP) 레벨이 로직'로우'(Low)인 경우 승압전압 출력부(120)의 구성요소 중 발진부(122)에서 출력되는 발진신호(OSC)는 예정된 주기로 발진하지 않고, 로직'로우'(Low) 또는 로직'하이'(High)로 고정된다.
따라서, 승압전압 출력부(120)의 구성요소 중 펌핑부(124)는 전하 펌핑 동작을 수행하지 않으며, 이로 인해 승압전압(VPP)의 레벨은 하강 - 자연적인 방전 또는 반도체 소자 내부에서 사용으로 인해 - 한다.
마찬가지로, 승압전압 검출부(100)의 출력신호(DET_VPP) 레벨이 로직'하이'(High)인 경우 승압전압 출력부(120)의 구성요소 중 발진부(122)에서 출력되는 발진신호(OSC)는 예정된 주기로 발진한다.
따라서, 승압전압 출력부(120)의 구성요소 중 펌핑부(124)는 전하 펌핑 동작을 수행하며, 이로 인해 승압전압(VPP)의 레벨이 상승한다.
도 2b은 도 2a에 도시된 종래기술에 따른 반도체 소자의 승압전압 생성회로의 구성요소 중 승압전압 검출부를 상세히 도시한 회로도이다.
도 2b를 참조하면, 종래기술에 따른 반도체 소자의 승압전압 생성회로(10)의 구성요소 중 승압전압 검출부(100)는, 승압전압(VPP)을 예정된 비율로 분배하여 분배전압(DIV_VPP)을 생성하기 위한 전압분배부(102), 및 승압전압(VPP)의 타겟 레벨에 대응하는 기준전압(VREFP)과 분배전압(DIV_VPP)의 레벨을 비교하고, 비교결과에 대응하여 그 레벨이 결정되는 승압전압 검출신호(DET_VPP)를 출력하는 전압비교부(104)를 구비한다.
여기서, 전압분배부(102)는, 승압전압(VPP)단과 접지전압(VSS)단 사이에 예정된 저항값을 갖고 직렬로 연결된 제1 및 제2 고정저항(R1, R2)를 구비하며, 제1 고정저항(R1)과 제2 고정저항(R2)의 접속노드에서 분배전압(DIV_VPP)를 출력한다.
또한, 전압비교부(104)는, 분배전압(DIV_VPP)과 승압전압(VPP)의 타겟 레벨에 대응하는 기준전압(VREFP)의 레벨차이에 대응하여 출력노드(OUTN)에 인가되는 전압의 레벨이 변동하는 단위증폭부(1042), 및 출력노드(OUTN)에 인가된 전압의 레벨에 대응하여 승압전압 검출신호(DET_VPP)를 구동하는 구동부(1044)를 구비한다.
여기서, 단위증폭부(1042)는, 전류미러(CURRENT MIRROR)형 단위증폭기로서, 게이트를 통해 분배전압(DIV_VPP)을 입력받기 위한 제1NMOS 트랜지스터(N1)와, 게이트를 통해 승압전압(VPP)의 타겟 레벨에 대응하는 기준전압(VREFP)을 입력받기 위한 제2NMOS 트랜지스터(N2)와, 게이트로 입력되는 바이어스 전압(Vbias)에 응답하여 드레인-소스 접속된 공통노드(COMM)와 접지전압(VSS)단이 연결되는 것을 제어하는 제3NMOS 트랜지스터(N3)와, 전원전압(VDD)단과 제1NMOS 트랜지스터(N1)의 드레인이 연결된 중간노드(ZN) 사이에서 게이트와 드레인이 접속되어 다이오드로서 동작하는 제1PMOS 트랜지스터(P1), 및 게이트로 입력받은 중간노드(ZN)에 인가된 전압에 응답하여 소스-드레인 접속된 전원전압(VDD)단과 출력노드(OUTN)가 연결되는 것을 제어함으로써 출력노드(OUTN)에 인가되는 전압의 레벨을 조절하기 위한 제2PMOS 트랜지스터(P2)를 구비한다.
또한, 구동부(1044)는, 출력노드(OUTN)에 인가된 전압의 레벨에 대응하여 승압전압 검출신호(DET_VPP)를 구동하기 위한 인버터(INV)를 구비한다.
전술한 구성을 바탕으로 종래기술에 따른 반도체 소자의 승압전압(VPP) 생성회로(10)의 구성요소 중 승압전압 검출부(100)의 구체적인 동작을 설명하면 다음과 같다.
참고로, 전압분배부(102)는, 제1 및 제2 고정저항(R1, R2)를 통해 승압전압(VPP)을 예정된 비율로 분배하는데, 일반적으로 제1 및 제2 고정저항(R1, R2)은 서로 같은 저항값을 가짐으로써 분배전압(DIV_VPP)의 레벨이 승압전압(VPP)의 레벨을 반으로 나눈 것과 같도록 제어한다.
하지만, 제1 및 제2 고정저항(R1, R2)이 서로 같은 저항값을 가질 필요는 없으며, 서로 다른 저항값을 가질 수도 있다. 즉, 설계할 때 그 저항값을 변경하는 것이 가능하다.
또한, 제1 및 제2 고정저항(R1, R2)보다 더 많은 저항 - 예컨대 3개 또는 4개의 저항 - 을 사용함으로써 승압전압(VPP)의 예정된 비율을 조절하여 분배하는 것도 가능하다.
먼저, 승압전압(VPP)의 레벨이 예정된 레벨보다 충분히 높은 상태 즉, 분배전압(DIV_VPP)의 레벨이 승압전압(VPP)의 타겟 레벨에 대응하는 기준전압(VREFP)의 레벨보다 높은 상태인 경우 반도체 소자에서 승압전압(VPP)을 사용하여 워드라인을 인에이블 시키면 승압전압(VPP)의 레벨이 하강하기 시작한다. 즉, 분배전압(DIV_VPP)의 레벨이 하강하기 시작한다.
이렇게, 분배전압(DIV_VPP)의 레벨이 하강하다 보면, 어느 순간 승압전압(VPP)의 타겟 레벨에 대응하는 기준전압(VREFP)의 레벨보다 더 낮아지게 된다.
따라서, 게이트로 분배전압(DIV_VPP)을 입력받은 제1NMOS 트랜지스터(N1)의 드레인-소스에 접속된 중간노드(ZN)와 공통노드(COMM)에 흐르는 전류량보다 게이트로 기준전압(VREFP)을 입력받은 제2NMOS 트랜지스터(N2)의 드레인-소스에 접속된 출력노드(OUTN)와 공통노드(COMM)에 흐르는 전류량이 더 큰 값을 갖는다.
이로 인해, 중간노드(ZN)에 인가되는 전압의 레벨이 하강하는 것보다 출력노드(OUTN)에 인가되는 전압의 레벨이 더 많이 하강하게 되며, 이렇게, 더 적게 하강하는 중간노드(ZN)에 인가되는 전압은 제2PMOS 트랜지스터(P2)의 게이트로 입력되어 소스-드레인 접속된 전원전압(VDD)단과 출력노드(OUTN) 사이에 흐르는 전류량을 감소시킴으로써 출력노드(OUTN)에 인가되는 전압의 레벨을 더욱 크게 감소시킨다.
이렇게, 출력노드(OUTN)에 인가된 전압의 레벨이 감소하여 구동부(1044)에 구비된 인버터(INV)의 논리문턱레벨 - 인버터(INV)가 로직'하이'(High) 또는 로직'로우'(Low)를 구분할 수 있는 레벨임. 예컨대, 0.5V 이하로 입력되는 신호는 로직'로우'(Low)로 인식하여 출력되는 신호가 로직'하이'(High)가 되도록 하고, 1.2V 이상으로 입력되는 신호는 로직'하이'(High)로 인식하여 출력되는 신호가 로직'로우'(Low)가 되도록 한다 - 이하로 하강하게 되면, 구동부(1044)에 구비된 인버터(INV)에 의해 구동되는 승압전압 검출신호(DET_VPP)가 로직'하이'(High)가 된다.
그리고, 승압전압(VPP)의 레벨이 예정된 레벨보다 충분히 낮은 상태 즉, 분배전압(DIV_VPP)의 레벨이 승압전압(VPP)의 타겟 레벨에 대응하는 기준전압(VREFP)의 레벨보다 낮은 상태인 경우 승압전압 출력부(120)의 구성요소 중 펌핑부(124)에서 전하펌핑 동작을 수행하면 승압전압(VPP)의 레벨이 상승하기 시작한다. 즉, 분 배전압(DIV_VPP)의 레벨이 상승하기 시작한다.
이렇게, 분배전압(DIV_VPP)의 레벨이 상승하다 보면, 어느 순간 승압전압(VPP)의 타겟 레벨에 대응하는 기준전압(VREFP)의 레벨보다 더 높아지게 된다.
따라서, 게이트로 분배전압(DIV_VPP)을 입력받은 제1NMOS 트랜지스터(N1)의 드레인-소스에 접속된 중간노드(ZN)와 공통노드(COMM)에 흐르는 전류량보다 게이트로 기준전압(VREFP)을 입력받은 제2NMOS 트랜지스터(N2)의 드레인-소스에 접속된 출력노드(OUTN)와 공통노드(COMM)에 흐르는 전류량이 더 작은 값을 갖는다.
이로 인해, 출력노드(OUTN)에 인가되는 전압의 레벨이 하강하는 것보다 중간노드(ZN)에 인가되는 전압의 레벨이 더 많이 하강하게 되며, 이렇게, 더 많이 하강하는 중간노드(ZN)에 인가되는 전압은 제2PMOS 트랜지스터(P2)의 게이트로 입력되어 소스-드레인 접속된 전원전압(VDD)단과 출력노드(OUTN) 사이에 흐르는 전류량을 증가시킴으로써 제2NMOS 트랜지스터(N2)에 의해 출력노드(OUTN)에서 공통노드(COMM)로 흐르는 전류량보다 더 큰 전류량이 전원전압(VDD)단에서 출력노드(OUTN)로 흐르도록 한다. 즉, 출력노드(OUTN)에 인가되는 전압의 레벨을 상승시킨다.
이렇게, 출력노드(OUTN)에 인가된 전압의 레벨이 상승하여 구동부(1044)에 구비된 인버터(INV)의 논리문턱레벨 이상으로 상승하게 되면, 구동부(1044)에 구비된 인버터(INV)에 의해 구동되는 승압전압 검출신호(DET_VPP)가 로직'로우'(Low)가 된다.
전술한 바와 같이 승압전압 검출부(100)는, 승압전압(VPP)의 타겟 레벨에 대 응하여 밴드 갭 회로에서 생성된 기준전압(VREFP)의 레벨을 기준으로 승압전압(VPP)이 항상 예정된 레벨을 유지할 수 있도록 출력신호(DET_VPP)의 논리레벨을 변동하는 동작을 수행한다.
이때, 승압전압(VPP)의 예정된 레벨은 도 1 및 <수학식1>에서 살펴본 바와 같이 코어전압(VCORE)의 예정된 레벨과 셀 어레이에 사용되는 NMOS 트랜지스터(TCN)의 문턱전압(VTH) 및 임의의 전압(α)에 의해 결정된다.
예를 들어, 코어전압(VCORE)의 예정된 레벨을 1.8V 라고 하고, NMOS 트랜지스터(TCN)의 문턱전압을 0.7V 라고 하며, 임의의 전압(α)을 0.9V라고 하면, 승압전압(VPP)의 예정된 레벨은 모두 더한 값인 3.4V가 된다.
그리고, 승압전압(VPP)의 예정된 레벨이 결정되었으므로, 승압전압(VPP)을 예정된 비율로 분배하여 생성되는 분배전압(DIV_VPP)의 예정된 레벨 역시 결정이 되는데, 예정된 비율이 1/2인 경우 1.7V가 되고, 1/3인 경우 1.13V가 된다.
이때, 분배전압(DIV_VPP)을 생성하기 위한 예정된 비율은, 예정된 저항값을 갖는 고정저항을 사용하여 결정되기 때문에, 예정된 비율을 변동하기 위해서는 재설계를 통해 고정저항을 교체해야 한다. 즉, 예정된 비율을 변동하기 힘들다.
그리고, 승압전압 검출부(100)에서 분배전압(DIV_VPP)의 비교대상으로 사용되는 기준전압(VREFP)의 레벨은 분배전압(DIV_VPP)의 예정된 레벨과 같다. 물론, 분배전압(DIV_VPP)의 레벨은 승압전압(VPP)의 레벨변동에 따라 그 전압레벨이 변동하지만 기준전압(VREFP)의 레벨은 승압전압(VPP)의 레벨변동 및 PVT변동과 상관없이 항상 일정하다.
따라서, 한 번 결정된 기준전압(VREFP)의 레벨을 변동하기 위해서는 재설계를 통해 밴드 갭 회로 내부의 여러 소자 - MOS 트랜지스터, 저항, 캐패시터 등등 - 의 사이즈를 조절해야 한다. 즉, 기준전압(VREFP)의 레벨을 변동하기 힘들다.
그런데, 반도체 소자의 셀 어레이를 실제 공정을 통해 생산할 때, 각각의 웨이퍼(WAFER)에 따라 셀 어레이에 사용되는 NMOS 트랜지스터(TCN)의 문턱전압(VTH)이 변동할 수 있다.
예를 들면, 문턱전압을 0.7V로 예상하여 설계하였지만, 실제 공정을 통해 생산된 제품에서는 문턱전압(VTH)이 0.5V 내지 0.9V로 변동할 수 있다.
하지만, 설계 당시에는 문턱전압(VTH)의 레벨을 일정하게 고정하여 설계하였기 때문에 공정을 통해 문턱전압(VTH)의 레벨이 변동하는 경우는 설계에 반영될 수 없다.
예를 들면, 승압전압의 생성회로(10)에서는 이렇게 문턱전압(VTH)의 레벨이 0.5V 내지 0.9V로 변동하는 것을 인식하지 못하고 승압전압(VPP)의 예정된 레벨이 항상 3.4V가 되도록 동작한다.
이렇게, 셀 어레이에서 사용되는 문턱전압(VTH)의 레벨이 변동하는 것과 상관없이 승압전압(VPP)의 예정된 레벨을 고정하게 되면, 문턱전압(VTH)의 레벨이 예정된 레벨보다 낮은 경우 필요한 레벨보다 너무 높은 승압전압(VPP)이 셀 어레이에 공급되어 불필요한 전류를 소모하는 문제점이 발생한다.
또한, 문턱전압(VTH)의 레벨이 예정된 레벨보다 높은 경우 필요한 레벨보다 너무 낮은 승압전압(VPP)이 셀 어레이에 공급되어 반도체 소자의 동작이 불안정해 지는 문제점이 발생한다.
또한, 종래기술에서는 문턱전압(VTH)이 변동하는 것에 대응하여 승압전압(VPP)과 분배전압(DIV_VPP) 및 기준전압(VREFP)의 레벨을 변동하기 위해서는 전술한 바와 같이 설계를 다시 해야하므로, 문턱전압(VTH)의 레벨이 변동하는 것을 설계에 적용하는 것은 불가능하다는 문제점이 있다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 반도체 소자의 셀 어레이에서 사용되는 셀 트랜지스터의 문턱전압 레벨을 검출하며, 검출결과에 따라 타겟 레벨이 변화하는 내부전압을 생성할 수 있는 회로 및 방법을 제공하는데 그 목적이 있다.
그리고, 반도체 소자의 셀 어레이에서 사용되는 셀 트랜지스터의 문턱전압 레벨을 검출하기 위한 회로 및 방법을 제공하는데 그 목적이 있다.
또한, 외부로부터 입력되는 신호에 응답하여 타겟 레벨을 변화하여 내부전압을 생성할 수 있는 내부전압 생성회로 및 방법을 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 셀 트랜지스터가 갖는 문턱전압 레벨을 검출하기 위한 문턱전압 검출수단과, 문턱전압 레벨 검출결과에 따라 그 타겟 레벨이 변화하는 승압전압 생성수단을 구비하는 반도 체 소자를 제공한다.
상기의 기술적 과제를 달성하기 위한 본 발명의 또 다른 측면에 따르면, 셀 트랜지스터가 갖는 문턱전압 레벨을 검출하는 단계; 및 상기 검출하는 단계의 결과에 따라 그 타겟 레벨을 변화시켜 승압전압을 생성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 동작방법을 제공한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구형될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려 주기 위해 제공되는 것이다.
도 3a는 본 발명의 실시예에 따른 문턱전압 검출부를 구비하는 반도체 소자의 승압전압 생성회로를 도시한 블록도이다.
도 3a를 참조하면, 본 발명의 실시예에 다른 문턱전압 검출부(32)를 구비하는 반도체 소자의 승압전압(VPP) 생성회로(3)는, 셀 어레이에 구비된 셀 트랜지스터의 문턱전압(VTH)을 검출하며, 검출결과에 대응하여 그 레벨이 결정되는 검출전압(DET_CELL_TH)을 생성하기 위한 문턱전압 검출부(32)와, 검출전압(DET_CELL_TH)에 응답하여 그 타겟 레벨이 변화하는 승압전압(VPP)을 생성하기 위한 승압전압 생성부(30)을 구비한다.
여기서, 승압전압 생성부(30)는, 검출전압(DET_CELL_TH)의 레벨에 대응하여 그 타겟 레벨을 변화하여 승압전압을 검출하기 위한 승압전압 검출부(300), 및 승압전압 검출부(300)의 출력신호(DET_VPP)에 응답하여 전하펌핑 동작의 수행을 제어함으로써 타겟 레벨에 대응하는 승압전압(VPP)을 출력하기 위한 승압전압 출력부(320)을 구비한다.
또한, 승압전압 생성부(30)의 구성요소 중 승압전압 출력부(320)는, 승압전압 검출부(300)의 출력신호(DET_VPP)에 응답하여 예정된 주기를 갖고 토글링하는 발진신호(OSC)를 출력하기 위한 발진부(322), 및 발진신호(OSC)에 응답하여 전하펌핑 동작을 수행함으로써 승압전압의 레벨을 상승시키기 위한 펌핑부(324)를 구비한다.
도 3b는 도 3a에 도시된 본 발명의 실시예에 따른 문턱전압 검출부를 구비하는 반도체 소자의 승압전압 생성회로의 구성요소 중 문턱전압 검출부와 승압전압 검출부를 상세히 도시한 회로도이다.
도 3b를 참조하면, 본 발명의 실시예에 따른 문턱전압 검출부(32)를 구비하는 반도체 소자의 승압전압 생성회로(3)의 구성요소 중 문턱전압 검출부(32)는, 셀 어레이에 속한 다수의 셀 트랜지스터(TCN_1, TCN_2, … ,TCN_n)를 구비하며, 각각의 셀 트렌지스터(TCN_1 or TCN_2 or … or TCN_n)가 갖는 문턱전압(VTH)의 평균적인 레벨에 대응하여 그 크기가 변동하는 검출전류(DET_I)를 생성하는 검출전류 생성부(322), 및 검출전류(DET_I)의 크기에 대응하여 그 레벨이 결정되는 검출전압(DET_CELL_TH)을 생성하는 검출전압 생성부(324)를 구비한다.
여기서, 검출전류 생성부(322)는, 구비된 다수의 셀 트랜지스터(TCN_1, TCN_2, … ,TCN_n)의 게이트에 승압전압(VPP)을 인가하고, 바이어스에 백 바이어스 전압(VBB)을 인가하며, 드레인에 코어전압(VCORE)을 인가함으로써 소스에 접속된 검출노드(DET_NODE)에 검출전류(DET_I)가 흐르도록 제어한다.
또한, 검출전압 생성부(324)는, 검출노드(DET_NODE)와 접지전압(VSS)단 사이에 직렬로 접속되며, 검출전류(DET_I)에 응답하여 검출전압(DET_CELL_TH)을 생성하기 위한 예정된 저항값을 갖는 고정저항(R3)을 구비한다.
그리고, 본 발명의 실시예에 따른 문턱전압 검출부(32)를 구비하는 반도체 소자의 승압전압 생성회로(3)의 구성요소 중 승압전압 검출부(300)는, 검출전압(DET_CELL_TH)의 레벨에 응답하여 그 값이 결정되는 일정비율로 승압전압(VPP)을 분배함으로서 분배전압(DIV_VPP)을 생성하기 위한 전압분배부(302), 및 분배전압(DIV_VPP)과 기준전압(VREFP)의 레벨을 비교하고, 비교결과에 따라 그 논리레벨이 조절되는 승압전압 검출신호(DET_VPP)를 출력하는 전압비교부(304)를 구비한다.
여기서, 전압분배부(302)는, 승압전압(VPP)단과 분배노드(DIV_NODE) 사이에 직렬연결된 예정된 저항값을 갖는 제1 고정저항(R1)과 검출전압(DET_CELL_TH)의 레벨에 대응하여 저항값이 변동하는 가변저항(302a)을 구비하고, 분배노드(DIV_NODE)와 접지전압(VSS)단 사이에 직렬연결된 예정된 저항값을 갖는 제2 고정저항(R2)을 구비하며, 분배노드(DIV_NODE)에서 분배전압(DIV_VPP)이 생성된다.
또한, 전압비교부(304)는, 분배전압(DIV_VPP)과 승압전압(VPP)의 타겟 레벨에 대응하는 기준전압(VREFP)의 레벨차이에 대응하여 출력노드(OUTN)에 인가되는 전압의 레벨이 변동하는 단위증폭부(3042), 및 출력노드(OUTN)에 인가된 전압의 레벨에 대응하여 승압전압 검출신호(DET_VPP)를 구동하는 구동부(3044)를 구비한다.
여기서, 단위증폭부(3042)는, 전류미러(CURRENT MIRROR)형 단위증폭기로서, 게이트를 통해 분배전압(DIV_VPP)을 입력받기 위한 제1NMOS 트랜지스터(N1)와, 게이트를 통해 승압전압(VPP)의 타겟 레벨에 대응하는 기준전압(VREFP)을 입력받기 위한 제2NMOS 트랜지스터(N2)와, 게이트로 입력되는 바이어스 전압(Vbias)에 응답하여 드레인-소스 접속된 공통노드(COMM)와 접지전압(VSS)단이 연결되는 것을 제어하는 제3NMOS 트랜지스터(N3)와, 전원전압(VDD)단과 제1NMOS 트랜지스터(N1)의 드레인이 연결된 중간노드(ZN) 사이에서 게이트와 드레인이 접속되어 다이오드로서 동작하는 제1PMOS 트랜지스터(P1), 및 게이트로 입력받은 중간노드(ZN)에 인가된 전압에 응답하여 소스-드레인 접속된 전원전압(VDD)단과 출력노드(OUTN)가 연결되는 것을 제어함으로써 출력노드(OUTN)에 인가되는 전압의 레벨을 조절하기 위한 제2PMOS 트랜지스터(P2)를 구비한다.
또한, 구동부(3044)는, 출력노드(OUTN)에 인가된 전압의 레벨에 대응하여 승압전압 검출신호(DET_VPP)를 구동하기 위한 인버터(INV)를 구비한다.
전술한 구성을 바탕으로 본 발명의 실시예에 따른 문턱전압 검출부(32)를 구비하는 반도체 소자의 승압전압 생성회로(3)의 구성요소 중 문턱전압 검출부(32)와 승압전압 검출부(300)의 동작을 설명하면 다음과 같다.
먼저, 문턱전압 검출부(32)의 구성요소 중 검출전류 생성부(322)에는, 노멀동작에 사용되지 않는 테스트 셀 어레이 영역에 구비된 다수의 셀 트랜지스 터(TCN_1, TCN_2, … ,TCN_n)를 사용하여, 강제적으로 소스가 검출노드(DET_NODE)에 접속된 다수의 셀 트랜지스터(TCN_1, TCN_2, … ,TCN_n)의 게이트에 승압전압(VPP)을 인가하고, 바이어스에 백 바이어스 전압(VBB)을 인가하며, 드레인에 코어전압(VCORE)을 인가하게 된다. 이로 인해, 다수의 셀 트랜지스터(TCN_1, TCN_2, … ,TCN_n) 중 각각의 셀 트랜지스터(TCN_1 or TCN_2 or … or TCN_n)의 문턱전압(VTH) 대응하는 전류(TH_I1, TH_I2, … ,TH_In)가 각각의 셀 트랜지스터(TCN_1 or TCN_2 or … or TCN_n)의 드레인과 소스 사이에 발생하게 되며, 각각의 셀 트랜지스터(TCN_1 or TCN_2 or … or TCN_n)의 소스는 공통으로 검출노드(DET_NODE)와 연결되어 있으므로, 키르히호프의 전류법칙(KCL)에 의해 각각의 셀 트랜지스터(TCN_1 or TCN_2 or … or TCN_n)의 문턱전압(VTH) 대응하는 전류(TH_I1, TH_I2, … ,TH_In)를 모두 합한 검출전류(DET_I)가 검출노드(DET_NODE)에 흐르게 된다.
이때, 각각의 셀 트랜지스터(TCN_1 or TCN_2 or … or TCN_n)의 문턱전압(VTH) 대응하는 전류(TH_I1, TH_I2, … ,TH_In)의 크기는 공정에 따라 그 크기가 서로 다를 수 있다.
그리고, 문턱전압 검출부(32)의 구성요소 중 검출전압 생성부(324)는, 검출전류 생성부(322)에 의해 검출전류(DET_I)가 흐르는 검출노드(DET_NODE)와 접지전압(VSS)단 사이에 예정된 저항값을 갖는 고정저항(R3)을 연결함으로써 검출노드(DET_NODE)를 통해 검출전압(DET_CELL_TH)이 생성되도록 한다.
그리고, 승압전압 검출부(300)의 구성요소 중 전압분배부(302)는, 제1 고정저항(R1)과 가변저항(302a) 및 제2 고정저항(R2)을 사용하여 승압전압(VPP)을 분배 하는데, 이때, 분배전압(DIV_VPP)이 생성되는 분배노드(DIV_NODE)를 중심으로 제1 고정저항(R1)과 가변저항(302a)은 승압전압(VPP)단과 접속되며, 제2 고정저항(R2)은 접지전압(VSS)단과 접속된다.
즉, 분배노드(DIV_NODE)를 중심으로 제1 고정저항(R1)과 가변저항(302a)의 저항값을 합한 저항값에 대 제2 고정저항(R2)의 저항값의 비율에 의해 분배전압(DIV_VPP)의 레벨이 결정된다.
예를 들어, 제1 고정저항(R1)과 가변저항(302a)의 저항값을 합한 저항값 대 제2 고정저항(R2)의 저항값의 비율이 1 대 1이라면, 분배전압(DIV_VPP)의 레벨은 승압전압(VPP)의 레벨을 반으로 나눈 것과 같을 것이다.
이때, 가변저항(302a)은, 문턱전압 검출부(32)에서 출력되는 검출전압(DET_CELL_TH)의 레벨에 응답하여 그 저항값이 변한다.
즉, 검출전압(DET_CELL_TH)의 레벨이 변동하여 가변저항(302a)의 저항값이 변동하는 경우 제1 고정저항(R1)과 가변저항(302a)의 저항값을 합한 저항값에 대 제2 고정저항(R2)의 저항값의 비율이 변동하여 분배전압(DIV_VPP)의 레벨이 변동한다.
예를 들어 검출전압(DET_CELL_TH)의 레벨이 변동하기 전의 제1 고정저항(R1)과 가변저항(302a)의 저항값을 합한 저항값에 대 제2 고정저항(R2)의 저항값의 비율이 1 대 1이라고 가정한다.
이때, 문턱전압 검출부(32)의 구성요소 중 검출전류 생성부(322)에 구비된 다수의 셀 트랜지스터(TCN_1, TCN_2, … ,TCN_n) 중 각각의 셀 트렌지스터(TCN_1 or TCN_2 or … or TCN_n)가 갖는 문턱전압(VTH)의 평균적인 레벨이 예정된 레벨보다 감소하게 되면, 검출전류(DET_I)의 크기 및 검출전압(DET_CELL_TH)의 레벨이 증가하게 된다.
따라서, 가변저항(302a)의 저항값이 감소하게 되고, 제1 고정저항(R1)과 가변저항(302a)의 저항값을 합한 저항값에 대 제2 고정저항(R2)의 저항값의 비율이 1 대 1.1로 변하게 되며, 분배전압(DIV_VPP)의 레벨이 승압전압(VPP)의 레벨을 반으로 나눈 것보다 높은 레벨로 변동한다.
이로 인해, 기준전압(VREFP)의 레벨은 그대로이지만, 승압전압(VPP)의 타겟 레벨은 예정된 레벨보다 감소하게 되어 문턱전압(VTH)의 평균적인 레벨이 예정된 레벨보다 감소하게 된 것을 보상하게 된다.
마찬가지로, 문턱전압 검출부(32)의 구성요소 중 검출전류 생성부(322)에 구비된 다수의 셀 트랜지스터(TCN_1, TCN_2, … ,TCN_n) 중 각각의 셀 트렌지스터(TCN_1 or TCN_2 or … or TCN_n)가 갖는 문턱전압(VTH)의 평균적인 레벨이 예정된 레벨보다 증가하게 되면, 검출전류(DET_I)의 크기 및 검출전압(DET_CELL_TH)의 레벨이 감소하게 된다.
따라서, 가변저항(302a)의 저항값이 증가하게 되고, 제1 고정저항(R1)과 가변저항(302a)의 저항값을 합한 저항값에 대 제2 고정저항(R2)의 저항값의 비율이 1.1 대 1로 변하게 되며, 분배전압(DIV_VPP)의 레벨이 승압전압(VPP)의 레벨을 반으로 나눈 것보다 낮은 레벨로 변동한다.
이로 인해, 기준전압(VREFP)의 레벨은 그대로이지만, 승압전압(VPP)의 타겟 레벨은 예정된 레벨보다 증가하게 되어 문턱전압(VTH)의 평균적인 레벨이 예정된 레벨보다 증가하게 된 것을 보상하게 된다.
그리고, 승압전압 검출부(300)의 구성요소 중 전압비교부(302)는, 도 2b에 도시된 종래기술에 따른 승압전압 검출부(100)의 구성요소 중 전압비교부(102)와 그 구성 및 동작이 일치하며, 종래기술에서 그 동작을 상세히 설명하였으므로 여기서는 설명하지 않도록 하겠다.
전술한 바와 같이 본 발명의 실시예를 적용하면, 실제 공정을 통해 양산된 웨이퍼(WAFER) 레벨인 경우에도 반도체 소자의 셀 어레이에서 사용되는 셀 트랜지스터의 문턱전압 레벨을 검출할 수 있으며, 검출결과에 따라 타겟 레벨이 변화하는 승압전압(VPP)을 생성할 수 있다.
따라서, 셀 어레이에서 사용되는 문턱전압(VTH)의 레벨이 변동하는 것에 응답하여 승압전압(VPP)의 예정된 레벨을 변동할 수 있다.
이로 인해, 종래기술에서 문제가 되었던 문턱전압(VTH)의 레벨이 예정된 레벨보다 낮은 경우 필요한 레벨보다 너무 높은 승압전압(VPP)이 셀 어레이에 공급되는 것을 방지하여 불필요한 전류가 소모되는 것을 방지할 수 있다.
마찬가지로, 종래기술에서 문제가 되었던 문턱전압(VTH)의 레벨이 예정된 레벨보다 높은 경우 필요한 레벨보다 너무 낮은 승압전압(VPP)이 셀 어레이에 공급되는 것을 방지하여 반도체 소자의 동작이 불안정해지는 것을 방지할 수 있다.
또한, 설계를 변경하지 않고도 셀 어레이에서 사용되는 문턱전압(VTH)의 레벨이 변동하는 것에 응답하여 승압전압(VPP)의 예정된 레벨을 변동할 수 있으므로 개발시간을 단축할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
예컨대, 전술한 실시예에서 반도체 소자에서 사용되는 다수의 내부전압 중 승압전압(VPP)의 타겟 레벨을 문턱전압의 레벨에 따라 변화하는 경우를 설명하였는데, 본 발명은 승압전압(VPP) 이외에 반도체 소자에서 사용되는 다수의 다른 내부전압의 타겟 레벨을 문턱전압의 레벨에 따라 변화하는 경우도 포함한다.
또한, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
전술한 본 발명은 실제 공정을 통해 양산된 웨이퍼(WAFER) 레벨에서도 반도체 소자의 셀 어레이에서 사용되는 셀 트랜지스터의 문턱전압 레벨을 검출할 수 있으며, 검출결과에 따라 타겟 레벨이 변화하는 내부전압을 생성할 수 있는 효과가 있다.

Claims (20)

  1. 셀 트랜지스터가 갖는 문턱전압 레벨을 검출하기 위한 문턱전압 검출수단과,
    문턱전압 레벨 검출결과에 따라 그 타겟 레벨이 변화하는 승압전압 생성수단
    을 구비하는 반도체 소자.
  2. 제1항에 있어서,
    상기 문턱전압 검출수단은,
    셀 어레이에 속한 다수의 상기 셀 트랜지스터를 구비하며, 각각의 셀 트랜지스터가 갖는 문턱전압의 평균적인 레벨에 대응하여 그 크기가 변동하는 검출전류를 생성하는 검출전류 생성부; 및
    상기 검출전류의 크기에 대응하여 그 레벨이 결정되는 검출전압을 생성하는 검출전압 생성부를 구비하는 것을 특징으로 하는 반도체 소자.
  3. 제2항에 있어서,
    상기 검출전류 생성부는,
    다수의 상기 셀 트랜지스터의 게이트에 승압전압을 인가하고, 바이어스에 백 바이어스 전압을 인가하며, 드레인에 코어전압을 인가함으로써 소스에 접속된 검출 노드에 상기 검출전류가 흐르도록 제어하는 것을 특징으로 하는 반도체 소자.
  4. 제3항에 있어서,
    상기 검출전압 생성부는,
    상기 검출노드와 접지전압단 사이에 직렬로 접속되며, 상기 검출전류에 응답하여 상기 검출전압을 생성하기 위한 예정된 저항값을 갖는 고정저항을 구비하는 것을 특징으로 하는 반도체 소자.
  5. 제2항에 있어서,
    승압전압 생성수단은,
    상기 검출전압의 응답하여 타겟 레벨을 변화하여 승압전압을 검출하기 위한 승압전압 검출부; 및
    상기 승압전압 검출부의 출력신호에 응답하여 전하펌핑 동작의 수행을 제어함으로써 상기 타겟 레벨에 대응하는 승압전압을 출력하기 위한 승압전압 출력부를 구비하는 것을 특징으로 하는 반도체 소자.
  6. 제5항에 있어서,
    상기 승압전압 검출부는,
    상기 검출전압의 레벨이 상대적으로 크면 상기 타겟 레벨을 상대적으로 높게 변화하여 승압전압을 검출하는 것을 특징으로 하는 반도체 소자.
  7. 제5항에 있어서,
    상기 승압전압 검출부는,
    상기 검출전압의 레벨이 상대적으로 작으면 상기 타겟 레벨을 상대적으로 낮게 변화하여 승압전압을 검출하는 것을 특징으로 하는 반도체 소자.
  8. 제5항에 있어서,
    상기 승압전압 검출부는,
    상기 검출전압의 레벨에 응답하여 그 값이 결정되는 일정비율로 승압전압을 분배함으로써 분배전압을 생성하기 위한 전압분배부; 및
    상기 분배전압과 기준전압의 레벨을 비교하고, 비교결과에 따라 그 논리레벨이 조절되는 승압전압 검출신호를 출력하는 전압비교부를 구비하는 것을 특징으로 하는 반도체 소자.
  9. 제8항에 있어서,
    상기 전압분배부는,
    승압전압단과 분배노드 사이에 직렬연결된 예정된 저항값을 갖는 제1 고정저항과 상기 검출전압의 레벨에 대응하여 저항값이 변동하는 가변저항을 구비하고, 상기 분배노드와 접지전압단 사이에 직렬연결된 예정된 저항값을 갖는 제2 고정저항을 구비하며, 상기 분배노드에서 상기 분배전압을 생성하는 것을 특징으로 하는 반도체 소자.
  10. 제9항에 있어서,
    상기 가변저항은,
    게이트로 입력받은 상기 검출전압의 레벨에 응답하여 드레인-소스 접속된 상기 제1고정저항과 상기 분배노드 사이에 흐르는 전류량을 조절하는 NMOS트랜지스터를 구비하는 것을 특징으로 하는 반도체 소자.
  11. 제8항에 있어서,
    상기 전압비교부는,
    상기 분배전압의 레벨이 상기 기준전압의 레벨보다 예정된 전압레벨만큼 높아지면, 승압전압 검출신호를 비활성화하여 출력하는 것을 특징으로 하는 반도체 소자.
  12. 제8항에 있어서,
    상기 전압비교부는,
    상기 분배전압의 레벨이 상기 기준전압의 레벨보다 예정된 전압 레벨만큼 낮아지면, 승압전압 검출신호를 활성화하여 출력하는 것을 특징으로 하는 반도체 소자.
  13. 제8항에 있어서,
    상기 전압비교부는,
    상기 분배전압과 상기 기준전압의 레벨차이에 대응하여 출력노드에 인가되는 전압의 레벨이 변동하는 단위증폭부; 및
    상기 출력노드에 인가된 전압의 레벨에 대응하여 상기 승압전압 검출신호를 구동하는 구동부를 구비하는 것을 특징으로 하는 반도체 소자.
  14. 제5항에 있어서,
    상기 승압전압 출력부는,
    상기 승압전압 검출부의 출력신호에 응답하여 예정된 주기를 갖고 토글링하는 발진신호를 출력하는 발진부; 및
    상기 발진신호에 응답하여 전하 펌핑 동작을 수행함으로써 승압전압의 레벨을 상승시키는 펌핑부를 구비하는 것을 특징으로 하는 반도체 소자.
  15. 제2항 내지 제14항에 있어서,
    상기 셀 어레이는 테스트 셀 어레이를 포함하는 것을 특징으로 하는 반도체 소자.
  16. 셀 트랜지스터가 갖는 문턱전압 레벨을 검출하는 단계; 및
    상기 검출하는 단계의 결과에 따라 그 타겟 레벨을 변화시켜 승압전압을 생성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 동작방법.
  17. 제16항에 있어서,
    상기 검출하는 단계는,
    셀 어레이에 속한 다수의 셀 트랜지스터에서 각각의 셀 트랜지스터가 갖는 문턱전압의 크기에 대응하여 검출노드에 흐르는 검출전류의 크기가 변화하는 단계; 및
    상기 검출전류의 크기에 대응하여 그 전압레벨이 결정되는 검출전압을 출력하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 동작방법.
  18. 제17항에 있어서,
    상기 승압전압을 생성하는 단계는,
    상기 검출전압에 따라 타겟 레벨을 변화시켜 승압전압의 레벨을 검출하는 단계; 및
    상기 승압전압의 레벨을 검출하는 단계의 결과에 응답하여 전하펌핑 동작을 수행하는 것을 제어함으로써 상기 타겟 레벨에 대응하는 승압전압을 출력하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 동작방법.
  19. 제18항에 있어서,
    상기 승압전압의 레벨을 검출하는 단계는,
    상기 검출전압의 레벨에 응답하여 그 값이 결정되는 일정비율로 승압전압을 분배함으로써 분배전압을 생성하는 단계; 및
    상기 분배전압과 기준전압의 레벨을 비교하고, 비교결과에 대응하여 승압전 압 검출신호를 생성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 동작방법.
  20. 제19항에 있어서,
    상기 승압전압을 출력하는 단계는,
    상기 승압전압 검출신호에 응답하여 예정된 주기를 갖고 토글링하는 발진신호를 출력하는 단계; 및
    상기 발진신호에 응답하여 전하 펌핑 동작을 수행함으로써 승압전압의 레벨을 상승시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 동작방법.
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