JP3607760B2 - 半導体集積回路装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、半導体集積回路装置に搭載される試験回路に関するものである。
近年、半導体記憶装置あるいは種々の半導体集積回路装置の動作速度は益々高速化されている。また、このような半導体記憶装置あるいは半導体集積回路装置では、出荷に先立って動作試験が行われる。そして、高速で動作する半導体記憶装置あるいは半導体集積回路装置の動作試験を確実に行うことが必要となっている。
【０００２】
【従来の技術】
近年、例えばシンクロナスＤＲＡＭ等の半導体デバイスでは、その動作周波数が１００ＭＨＺ を超えている。また、このような半導体デバイスでは、データの入出力を共通の入出力端子で行うようにしたものがある。
【０００３】
上記のような半導体デバイスをパッケージングした後に行う動作試験は、例えば図２５に示す構成で行われる。すなわち、シンクロナスＤＲＡＭ等のメモリ１の入出力端子Ｉ／Ｏは、同軸ケーブル２を介して試験装置３内のデータ出力回路４の出力端子に接続されるとともに、試験装置３内のコンパレータ５の入力端子に接続される。
【０００４】
このような構成において動作試験を行うときには、試験装置３のデータ出力回路４から同軸ケーブル２及び入出力端子Ｉ／Ｏを介してメモリ１に書き込みデータを入力してそのメモリ１に書き込み動作を行わせる。
【０００５】
次いで、書き込まれたデータを直ちに読み出して、その読み出しデータを入出力端子Ｉ／Ｏから同軸ケーブル２を介して試験装置３内のコンパレータ５に入力する。
【０００６】
そして、コンパレータ５で書き込みデータと読み出しデータとを比較することにより、メモリ１が正常に動作しているか否かの動作試験が行われる。
ところが、上記のような動作試験では、動作周波数が高くなると、データ出力回路４から出力される書き込みデータと、メモリ１から出力される読み出しデータとが、同軸ケーブル２上でぶつかり合うバスファイトが発生する。
【０００７】
すなわち、図２６に示すように、データ出力回路４から出力される書き込みデータＷＤは、出力ハイインピーダンスＨＩＺと交互に出力され、その周期ｔ１は、近年の高速化されたメモリの動作試験においては、５ｎｓである。
【０００８】
前記書き込みデータＷＤは、同軸ケーブル２を介して遅延時間ｔ２を経てメモリ１の入出力端子Ｉ／Ｏに入力され、その入力から所定の動作遅延時間ｔ３後に前記書き込みデータＷＤに基づく読み出しデータＲＤがメモリ１の入出力端子Ｉ／Ｏから同軸ケーブル２に出力される。
【０００９】
すると、読み出しデータＲＤは、遅延時間ｔ２後に同軸ケーブル２を介してコンパレータ５に入力されるが、このときデータ出力回路４から次サイクルの書き込みデータＷＤが同軸ケーブル２に出力されるので、時間ｔ４において、同軸ケーブル２上で読み出しデータＲＤと、次サイクルの書き込みデータＷＤとがぶつかり合い、バスファイトが発生する。
【００１０】
従って、上記構成による動作試験では、動作周波数が高くなると、正常な動作試験を行うことができない。
上記のようなバスファィトを防止するために、図２７に示す構成で行う動作試験が提案されている。
【００１１】
データ出力回路４は同軸ケーブル６ａを介してメモリ１の入出力端子Ｉ／Ｏに接続され、メモリ１の入出力端子Ｉ／Ｏは同軸ケーブル６ｂを介してコンパレータ５に接続される。
【００１２】
このような構成では、データ出力回路４から出力される書き込みデータＷＤは、同軸ケーブル６ａを介してメモリ１の入出力端子Ｉ／Ｏに入力され、読み出しデータＲＤは同軸ケーブル６ｂを介してコンパレータ５に入力される。
【００１３】
従って、書き込みデータＷＤと読み出しデータＲＤとは別個の同軸ケーブル６ａ，６ｂで伝送されるので、前記のようなバスファイトは生じない。
ところが、読み出しデータＲＤがメモリ１から同軸ケーブル６ａ，６ｂに出力されるとき、同軸ケーブル６ａに出力された読み出しデータＲＤは、ハイインピーダンス状態にあるデータ出力回路４の出力端子で反射され、その反射波が同軸ケーブル６ａ，６ｂを介してコンパレータ５に入力される。
【００１４】
また、データ出力回路４から同軸ケーブル６ａに書き込みデータＷＤが出力されるとき、その書き込みデータＷＤは同軸ケーブル６ａを介してメモリ１に入力されるとともに、同軸ケーブル６ａ，６ｂを介してコンパレータ５の入力端子にも入力される。
【００１５】
すると、同軸ケーブル６ａ，６ｂの接続点のインピーダンスより、コンパレータ５の入力端子のインピーダンスの方が高いので、書き込みデータＷＤがコンパレータ５の入力端子で反射され、同軸ケーブル６ｂを介してメモリ１に入力される。
【００１６】
この結果、メモリ１からの読み出しデータＲＤの出力時には、コンパレータ５に入力される読み出しデータＲＤには、データ出力回路４からの反射波がノイズとして混入する。また、データ出力回路４からの書き込みデータＷＤの出力時には、メモリ１の入出力端子Ｉ／Ｏに入力される書き込みデータＷＤには、コンパレータ５からの反射波がノイズとして混入する。従って、正常な書き込み動作及び読み出し動作を行うことができず、有効な動作試験を行うことができない。
【００１７】
【発明が解決しようとする課題】
そこで、入出力端子を構成する入力用パッドと出力用パッドとを別個に形成し、メモリのパッケージングに先立つウェハ試験において、入力用パッドから書き込みデータを入力し、出力用パッドから読み出しデータを出力させて、動作試験を行えば、動作周波数が高くなっても、試験装置との間のケーブルによる遅延に影響されることなく、正常な動作試験が可能である。そして、ウェハ試験後には入力用パッドと出力用パッドとをボンディングワイヤで接続して、パッケージングすれば、パッケージング状態において、入出力端子を備えたメモリが構成される。
【００１８】
しかし、このような試験方法では、パッケージング後の実使用状態でメモリが正常に動作するか否かを試験することはできない。また、各入出力端子に対応してそれぞれ入力用パッドと出力用パッドとを設ける必要があるため、チップ面積が増大する。また、各入出力端子にそれぞれ入力用パッドと出力用パッドとが接続された状態となるため、各入出力端子の寄生容量が増大して、データの入出力速度を低下させる要因となる。
【００１９】
そこで、各入出力端子にそれぞれ入力用パッドと出力用パッドとを設けるのではなく、一つの試験用パッドに入力した書き込みデータをマルチプレクサを介して複数の入出力端子に入力し、複数の入出力端子から出力される読み出しデータを例えばＥＯＲ回路に入力して、そのＥＯＲ回路の出力信号を一つの試験用出力パッドから出力させる状態でウェハ試験を行い、試験後はマルチプレクサ及びＥＯＲ回路を不活性化してパッケージングする。
【００２０】
このような構成により、動作試験のために設けるパッド数を削減してチップ面積の増大及び各入出力端子の寄生容量の増大を抑制することができる。
しかし、この試験方法では、依然としてパッケージング後にメモリが正常に動作するか否かを試験することはできない。
【００２１】
従って、入出力端子を備え、かつ高速で動作する半導体記憶装置あるいは半導体集積回路装置では、パッケージングを行った後の動作試験を十分に行うことができず、このような半導体記憶装置あるいは半導体集積回路装置を組み込んだシステムの動作試験を行うことにより、半導体記憶装置あるいは半導体集積回路装置の間接的な動作試験を行うことしかできないという問題点がある。
【００２２】
この発明の目的は、入力信号の入力と、出力信号の出力とを共通の端子で行う入出力端子を備えた半導体集積回路装置のパッケージング後の動作試験を十分に行うことにある。
【００２３】
【課題を解決するための手段】
図１は、請求項１の原理説明図である。すなわち、複数の入出力端子Ｉ／Ｏにそれぞれ入力バッファ回路３１と出力バッファ回路３２が接続され、複数の入力データが前記入出力端子Ｉ／Ｏ及び入力バッファ回路３１を介して内部回路３３へ入力される。前記内部回路３３からの複数の出力データが前記出力バッファ回路３２及び前記入出力端子Ｉ／Ｏを介して出力される。前記内部回路３３と、前記入力バッファ回路３１及び出力バッファ回路３２との少なくともいずれかを制御する制御信号が、制御信号入力端子・バーｏｅから入力バッファ回路３４を介して入力される。前記制御信号入力端子・バーｏｅに入力される設定信号に基づいて、前記入出力端子Ｉ／Ｏ及び制御信号入力端子・バーｏｅのうち、少なくともいずれかの端子から入力データを入力し、前記入出力端子Ｉ／Ｏ及び制御信号入力端子・バーｏｅのうち、入力データを入力する端子以外の端子から前記出力データを出力するように、前記入力バッファ回路３１及び出力バッファ回路３４を制御する試験回路３５が備えられる。
【００２４】
（作用）
試験回路３５に設定信号が入力されると、入力データが入力される端子と、出力データが出力される端子とが分離される。
【００２５】
【発明の実施の形態】
（第一の実施の形態）
図２は、本発明を具体化した試験回路の第一の実施の形態を示す。この実施の形態の試験回路は、例えばシンクロナスＤＲＡＭに搭載されるものである。そして、外部端子・バーｏｅに入力される出力制御信号・バーＯＥが、通常の入力レベルの範囲より高い入力禁止レベルの電位となったとき、試験モードとなる。
【００２６】
試験モード時には、出力制御信号・バーＯＥが入力バッファ回路１４を介して書き込みデータＤ，バーＤとして内部回路に入力され、読み出しデータＳ，バーＳは出力バッファ回路１５を介して入出力端子Ｉ／Ｏに出力される。
【００２７】
また、通常モード時には入出力端子Ｉ／Ｏに入力される入力データＤｉｎが入力バッファ回路１４から書き込みデータＤ，バーＤとして内部回路に出力され、内部回路から読みだされた読み出しデータＳ，バーＳが出力バッファ回路１５を介して入出力端子Ｉ／Ｏから出力される。
【００２８】
図２に示す試験回路の等価回路を図３に示す。同図において、スイッチＳＷは、試験モード時に導通し、通常モード時に不導通となる。スイッチ・バーＳＷは、試験モード時に不導通となり、通常モード時に導通する。スイッチＯＥ，バーＯＥは、前記出力制御信号・バーＯＥの反転に基づいて、いずれか一方ずつが交互に導通する。
【００２９】
前記出力制御信号・バーＯＥが入力される試験モード設定回路１１を図４に示す。
出力制御信号・バーＯＥは、ダイオードＤ１を介してＰチャネルＭＯＳトランジスタＴｐ１のソース及びバックゲートに入力され、同トランジスタＴｐ１のゲートは電源Ｖｃｃに接続される。
【００３０】
前記トランジスタＴｐ１のドレインは、ＮチャネルＭＯＳトランジスタＴｎ１のドレインに接続され、同トランジスタＴｎ１のソースは抵抗Ｒ１を介して電源Ｖｓｓに接続される。
【００３１】
前記トランジスタＴｐ１，Ｔｎ１のドレインであるノードＮ１は、ＰチャネルＭＯＳトランジスタＴｐ２と、ＮチャネルＭＯＳトランジスタＴｎ２のゲートに接続される。前記トランジスタＴｐ２のソースは電源Ｖｃｃに接続され、前記トランジスタＴｎ２のソースは電源Ｖｓｓに接続される。
【００３２】
前記トランジスタＴｐ２，Ｔｎ２のドレインは互いに接続されてノードＮ２が構成され、そのノードＮ２はＰチャネルＭＯＳトランジスタＴｐ３と、ＮチャネルＭＯＳトランジスタＴｎ３のゲートに接続される。
【００３３】
前記トランジスタＴｐ３のソースは電源Ｖｃｃに接続され、前記トランジスタＴｎ３のソースは、ＮチャネルＭＯＳトランジスタＴｎ５を介して、電源Ｖｓｓに接続される。
【００３４】
前記トランジスタＴｐ３，Ｔｎ３のドレインは互いに接続されてノードＮ３が構成され、そのノードＮ３はＰチャネルＭＯＳトランジスタＴｐ４と、ＮチャネルＭＯＳトランジスタＴｎ４のゲートに接続される。
【００３５】
そして、ノードＮ３から試験モード信号Ｍが出力され、その試験モード信号Ｍがインバータ回路１６ａで反転されて、試験モード信号・バーＭが出力される。前記トランジスタＴｐ４のソースは電源Ｖｃｃに接続され、前記トランジスタＴｎ４のソースは電源Ｖｓｓに接続される。
【００３６】
前記トランジスタＴｐ４，Ｔｎ４のドレインは互いに接続されてノードＮ４が構成され、そのノードＮ４はＰチャネルＭＯＳトランジスタＴｐ５と、前記トランジスタＴｎ５のゲートに接続される。
【００３７】
前記トランジスタＴｐ５のソースは電源Ｖｃｃに接続され、ドレインはノードＮ３に接続される。前記ノードＮ４は、ＰチャネルＭＯＳトランジスタＴｐ６のドレインに接続され、同トランジスタＴｐ６のソースは電源Ｖｃｃに接続され、ゲートにはリセット信号・バーＲＳＴが入力される。
【００３８】
このように構成された試験モード設定回路１１では、電源Ｖｃｃ、電源Ｖｓｓの投入時には一定時間Ｌレベルとなるリセット信号・バーＲＳＴが入力される。すると、ノードＮ４がＨレベルにリセットされ、トランジスタＴｐ５がオフされるとともに、トランジスタＴｎ５がオンされる。
【００３９】
この状態で、電源Ｖｃｃレベルの上昇にともなってトランジスタＴｎ１がオンされると、ノードＮ１がＬレベルとなり、次いでノードＮ２がＨレベルとなってトランジスタＴｎ３がオンされると、出力信号ＭはＬレベルにリセットされ、出力信号・バーＭはＨレベルにリセットされる。
【００４０】
通常モード時には、出力制御信号・バーＯＥは電源Ｖｃｃと電源Ｖｓｓの電位の間で振幅する信号である。すると、トランジスタＴｐ１のソース電位は、そのゲート電位より低くなるので、同トランジスタＴｐ１はオフ状態に維持される。また、トランジスタＴｎ１は電源Ｖｃｃ、電源Ｖｓｓの供給に基づいてオン状態に維持されるので、ノードＮ１はＬレベルに維持される。
【００４１】
ノードＮ１がＬレベルとなると、トランジスタＴｐ２がオンされるとともに、トランジスタＴｎ２がオフされて、ノードＮ２はＨレベルとなる。ノードＮ２がＨレベルとなると、トランジスタＴｐ３がオフされるとともに、トランジスタＴｎ３がオンされて、ノードＮ３はＬレベルに維持される。
【００４２】
すると、トランジスタＴｐ４がオンされて、ノードＮ４がＨレベルとなり、リセット信号・バーＲＳＴがＨレベルとなってトランジスタＴＰ６がオフされても、トランジスタＴｎ５がオン状態に維持される。
【００４３】
従って、通常動作時には試験モード信号ＭはＬレベルとなり、試験モード信号・バーＭはＨレベルとなる。
試験モードを設定するために、外部端子・バーｏｅから、入力信号・バーＯＥとして、電源ＶｃｃよりダイオードＤ１のしきい値とトランジスタＴｐ１のしきい値分以上高い電位が供給されると、トランジスタＴｐ１がオンされ、トランジスタＴｎ１に十分なオン電流が供給されると、ノードＮ１がＨレベルとなる。
【００４４】
ノードＮ１がＨレベルとなると、ノードＮ２がＬレベルとなり、ノードＮ３がＨレベルとなる。また、ノードＮ４はＬレベルとなって、トランジスタＴｐ５がオンされ、トランジスタＴｎ５がオフされて、ノードＮ３はＨレベルにラッチされる。
【００４５】
従って、試験モード時には出力信号ＭはＨレベルとなり、出力信号・バーＭはＬレベルとなる。
このような試験モード設定回路１１は、試験モードを設定する出力信号Ｍ，バーＭのラッチ機能を備えているので、一旦、試験モードの出力信号Ｍ，バーＭが設定された後は、電源Ｖｃｃ，電源Ｖｓｓの供給を停止しないかぎり、入力信号・バーＯＥの入力レベルが変化しても、出力信号Ｍ，バーＭが切り替わることはない。
【００４６】
そして、電源投入時には、一定時間だけＬレベルとなるリセット信号・バーＲＳＴが入力されて、ノードＮ４がＨレベルにリセットされて、ノードＮ３がＬレベルにリセットされるので、出力信号Ｍ，バーＭは通常モードを設定する信号となる。
【００４７】
なお、リセット信号・バーＲＳＴが供給されない場合は、トランジスタＴｐ５のゲートと電源Ｖｃｃとの間と、ノードＮ３と電源Ｖｓｓとの間とにそれぞれ容量Ｃ１，Ｃ２を接続する構成としても、電源投入時に出力信号Ｍ，バーＭを通常モードにリセットすることが可能である。
【００４８】
図５は、電源投入時に一定時間Ｈレベルとなるリセット信号ＲＳＴに基づいて、上記リセット動作を可能とした試験モード設定回路１１を示す。このような試験モード設定回路では、入力信号・バーＯＥに基づいて上記回路と同様な出力信号Ｍ，バーＭを出力可能である。
【００４９】
また、リセット信号ＲＳＴに換えて、容量Ｃ３，Ｃ４により、電源投入時に出力信号Ｍ，バーＭを通常モードにリセットすることが可能である。
前記試験モード設定回路１１に前記リセット信号ＲＳＴ，バーＲＳＴを供給する初期設定回路１２を図６に示す。
【００５０】
電源Ｖｃｃと電源Ｖｓｓ間に抵抗Ｒ２，Ｒ３が直列に接続され、抵抗Ｒ３には容量Ｃ５が並列に接続される。
前記抵抗Ｒ２，Ｒ３間は、ＮチャネルＭＯＳトランジスタＴｎ７のゲートに接続され、同トランジスタＴｎ７のドレインは電源Ｖｃｃに接続され、ソースは抵抗Ｒ４を介して電源Ｖｓｓに接続される。前記抵抗Ｒ４には、容量Ｃ６が並列に接続される。
【００５１】
前記トランジスタＴｎ７のソースは、ＮチャネルＭＯＳトランジスタＴｎ８のゲートに接続され、同トランジスタＴｎ８のドレインは抵抗Ｒ５を介して電源Ｖｃｃに接続される。また、前記トランジスタＴｎ８のソースは、抵抗Ｒ６を介して電源Ｖｓｓに接続され、前記抵抗Ｒ５には容量Ｃ７が並列に接続される。
【００５２】
前記トランジスタＴｎ８のドレインは、インバータ回路１６ｂに入力され、そのインバータ回路１６ｂからリセット信号・バーＲＳＴが出力される。また、インバータ回路１６ｂの出力信号がインバータ回路１６ｃで反転されて、リセット信号ＲＳＴとして出力される。
【００５３】
このように構成された初期設定回路１２は、電源Ｖｃｃ，電源Ｖｓｓを投入すると、まず抵抗Ｒ５及び容量Ｃ７を介してインバータ回路１６ｂの入力電位が速やかに上昇し、同インバータ回路１６ｂの出力信号がＬレベルとなる。従って、リセット信号ＲＳＴはＨレベルとなり、リセット信号・バーＲＳＴはＬレベルとなる。
【００５４】
また、トランジスタＴｎ７のゲート電圧は、抵抗Ｒ２，Ｒ３及び容量Ｃ５による時定数により電源Ｖｃｃレベルの上昇より遅延して上昇する。すると、トランジスタＴｎ７はその時定数による遅延時間後にオンされる。
【００５５】
トランジスタＴｎ７がオンされると、トランジスタＴｎ８のゲート電圧の上昇は、抵抗Ｒ４及び容量Ｃ６による時定数に基づいて遅延する。そして、その遅延時間後にトランジスタＴｎ８がオンされる。
【００５６】
トランジスタＴｎ８がオンされると、インバータ回路１６ｂの入力電圧の低下は、抵抗Ｒ５及び容量Ｃ７の時定数により遅延する。そして、その遅延時間後にインバータ回路１６ｂの入力電圧がＬレベルとなり、リセット信号ＲＳＴはＬレベル、リセット信号・バーＲＳＴはＨレベルとなる。
【００５７】
従って、この初期設定回路１２は、電源電源Ｖｃｃ、電源Ｖｓｓの投入に基づいてリセット信号ＲＳＴはＨレベル、リセット信号・バーＲＳＴはＬレベルとなり、前記各遅延時間が経過した後に、リセット信号ＲＳＴはＬレベル、リセット信号・バーＲＳＴはＨレベルとなる。
【００５８】
前記ＯＥバッファ回路１３は、出力制御信号・バーＯＥの入力に基づいて、出力制御信号ＯＥ，バーＯＥを出力する。そして、出力制御信号ＯＥはＮＡＮＤ回路１７ａに入力され、出力制御信号・バーＯＥは各入出力端子Ｉ／Ｏ毎に設けられる入力バッファ回路１４に入力される。
【００５９】
前記入力バッファ回路１４は、前記試験モード信号Ｍ，バーＭと、入出力端子Ｉ／Ｏから入力データＤｉｎとが入力され、その入力データＤｉｎに基づく書き込みデータＤ，バーＤを内部回路に出力する。
【００６０】
前記入力バッファ回路１４の具体的構成を図７に従って説明する。ＰチャネルＭＯＳトランジスタＴｐ１１ ，Ｔｐ１２ 及びＮチャネルＭＯＳトランジスタＴｎ１１ ，Ｔｎ１２ は、ＮＯＲ回路を構成し、試験モード設定信号Ｍと、入力データＤｉｎがともにＬレベルとなったとき、ノードＮ５がＨレベルとなる。
【００６１】
ＰチャネルＭＯＳトランジスタＴｐ１３ ，Ｔｐ１４ 及びＮチャネルＭＯＳトランジスタＴｎ１３ ，Ｔｎ１４ は、ＮＯＲ回路を構成し、試験モード設定信号・バーＭと、出力制御信号・バーＯＥがともにＬレベルとなったとき、ノードＮ６がＨレベルとなる。
【００６２】
ＰチャネルＭＯＳトランジスタＴｐ１５ ，Ｔｐ１６ 及びＮチャネルＭＯＳトランジスタＴｎ１５ ，Ｔｎ１６ は、ＮＡＮＤ回路を構成し、ノードＮ５，Ｎ６がともにＨレベルとなったとき、ノードＮ７がＬレベルとなる。
【００６３】
そして、ノードＮ７が書き込みデータＤとして出力され、ノードＮ７がインバータ回路１６ｄで反転されて、書き込みデータ・バーＤとして出力される。
このような入力バッファ回路では、試験モード設定信号ＭがＬレベルとなり、同・バーＭがＨレベルとなると、入力データＤｉｎに基づく相補信号が、書き込みデータＤ，バーＤとして出力される。
【００６４】
また、試験モード設定信号ＭがＨレベルとなり、同・バーＭがＬレベルとなると、出力制御信号・バーＯＥに基づく相補信号が、書き込みデータＤ，バーＤとして出力される。
【００６５】
さて、上記のように構成された試験回路の動作を説明する。電源Ｖｃｃ、電源Ｖｓｓを投入すると、初期設定回路１２から出力されるリセット信号ＲＳＴ，バーＲＳＴに基づいて、試験モード設定回路１１の出力信号ＭはＬレベル、同・バーＭはＨレベルとなる。
【００６６】
次いで、通常レベルの出力制御信号・バーＯＥが入力されれば、試験モード設定回路１１の出力信号Ｍ，バーＭは上記レベルに維持される。すると、図３に示す等価回路では、スイッチ・バーＳＷは導通するとともに、スイッチＳＷは不導通となり、スイッチＯＥ，バーＯＥは、出力制御信号・バーＯＥに基づいていずれか一方が導通する。
【００６７】
すなわち、入力バッファ回路１４及び出力バッファ回路１５は、出力制御信号・バーＯＥに基づいて制御される。そして、書き込み動作時には入出力端子Ｉ／Ｏから入力される入力データＤｉｎが入力バッファ回路１４を介して書き込みデータＤ，バーＤとして内部回路に入力され、読み出し動作時には、内部回路から読みだされた読み出しデータＳ，バーＳが出力バッファ回路１５を介して入出力端子Ｉ／Ｏから出力される。
【００６８】
一方、外部端子・バーｏｅから、入力信号・バーＯＥとして、電源ＶｃｃよりダイオードＤ１のしきい値とトランジスタＴｐ１のしきい値分以上高い電位が供給されると、試験モード設定回路１１の出力信号ＭはＨレベル、同・バーＭはＬレベルとなる。
【００６９】
すると、図３に示す等価回路において、スイッチＳＷは導通するとともに、スイッチ・バーＳＷは不導通となる。すなわち、外部端子・バーｏｅから入力される入力信号・バーＯＥが入力バッファ回路１４を介して、書き込みデータＤ，バーＤとして内部回路に入力され、内部回路から読みだされた読み出しデータＳ，バーＳが出力バッファ回路１５を介して、入出力端子Ｉ／Ｏから出力される。
【００７０】
以上のようにこの試験回路では、入力信号・バーＯＥとして、所定の高電位を供給することにより、試験モードを設定することができる。試験モードを設定すれば、外部端子・バーｏｅから入力信号・バーＯＥを書き込みデータＤ，バーＤとして入力することができるとともに、読み出しデータＳ，バーＳを出力バッファ回路１５から入出力端子Ｉ／Ｏを介して出力することができる。
【００７１】
また、試験モードを解除すれば、入出力端子Ｉ／Ｏから書き込みデータＤ，バーＤを入力し、読み出しデータＳ，バーＳを入出力端子Ｉ／Ｏから出力することができる。
【００７２】
この試験回路を搭載したメモリは、試験モードを設定することにより、入出力端子Ｉ／Ｏを出力端子として使用し、通常モードでは出力制御信号・バーＯＥを入力するための外部端子・バーｏｅを入力データＤｉｎの入力端子として使用することができるので、入力端子と出力端子とを独立させて動作試験を行うことができる。
【００７３】
従って、その動作試験は、試験装置との間のケーブルによる遅延に関わらず、高周波数で行うことができるとともに、このような動作試験をパッケージング後に行うことができる。
【００７４】
前記試験モード設定回路１１は、図８に示す構成とすることもできる。この試験モード設定回路１１は、入力信号・バーＯＥが試験設定検出回路１８に入力される。その試験設定検出回路１８の出力信号は、データラッチ回路１９にクロック信号ＣＬＫとして入力され、インバータ回路１６ｅを介してクロック信号・バーＣＬＫとして入力される。
【００７５】
前記データラッチ回路１９の出力信号ＯＵＴは、試験モード設定信号Ｍとして出力され、インバータ回路１６ｆを介して同・バーＭとして出力される。そして、試験モード設定信号・バーＭが、データラッチ回路１９に入力信号ＩＮとして入力される。
【００７６】
前記試験設定検出回路１８の一例を図９に示す。この試験設定回路１８の入力部は、図４に示す前記試験モード設定回路１１の入力部と同一構成であり、入力信号・バーＯＥが電源Ｖｃｃ以上の所定の電位以上となったとき、ノードＮ８の電位が上昇する。
【００７７】
前記ノードＮ８は容量Ｃ８を介して電源Ｖｓｓに接続されるとともに、インバータ回路１６ｇの入力端子に接続される。そして、インバータ回路１６ｇから出力信号ＯＵＴが出力される。
【００７８】
このような試験設定検出回路１８は、通常レベルの入力信号・バーＯＥが入力されている状態では、ノードＮ８はＬレベルとなり、出力信号ＯＵＴはＨレベルとなる。
【００７９】
入力信号・バーＯＥが、試験設定信号として電源Ｖｃｃ以上の所定の高電位が入力されると、ノードＮ８がＨレベルとなり、出力信号ＯＵＴはＬレベルとなる。このとき、容量Ｃ８は入力信号・バーＯＥに混入するノイズによるノードＮ８の変動を抑制して、出力信号ＯＵＴを安定させるように動作する。
【００８０】
図１０は、図９に示す試験設定検出回路１８の変形例である。この回路は、入力部のＰチャネルＭＯＳトランジスタＴｐ１８ のゲート及びバックゲートには、電源Ｖｃｃ以外の電源ＳＶを供給している。
【００８１】
このような構成により、入力信号・バーＯＥは、電源ＳＶより一定値以上高いレベルであれば、トランジスタＴｐ１８ がオンされるので、電源ＳＶを適宜に設定することにより、トランジスタＴｐ１８ をオンさせ得る入力信号・バーＯＥの自由度が増大する。
【００８２】
図１１は、図９に示す試験設定検出回路１８の別の変形例である。この回路は、ＰチャネルＭＯＳトランジスタＴｐ１９ のゲートが電源Ｖｃｃに接続され、同トランジスタＴｐ１９ のソースに抵抗及びダイオードを介して入力信号・バーＯＥが入力される。
【００８３】
このような構成により、ＰチャネルＭＯＳトランジスタＴｐ１９ に寄生するバイポーラトランジスタを利用して、バックゲートに寄生するベースと、ソースに寄生するエミッタとの電位差が大きくなると、同トランジスタＴｐ１９ にドレイン電流が流れることにより、図９及び図１０と同様に動作する。
【００８４】
前記データラッチ回路１９の具体的構成を図１２に示す。この回路は、電源の投入時に前記初期設定回路１２からＨレベルのリセット信号ＲＳＴと、Ｌレベルのリセット信号・バーＲＳＴが入力されるため、ＰチャネルＭＯＳトランジスタＴｐ３１ 及びＮチャネルＭＯＳトランジスタＴｎ３１ がオンされて、出力信号ＯＵＴはＨレベルとなり、入力信号ＩＮはＬレベルとなる。
【００８５】
また、前記試験設定検出回路１８の動作に基づいて、クロック信号ＣＬＫ，バーＣＬＫの初期値は、クロック信号ＣＬＫがＨレベル、クロック信号・バーＣＬＫがＬレベルとなる。
【００８６】
すると、ＰチャネルＭＯＳトランジスタＴｐ２１ ，Ｔｐ２２ はオンされて、ノードＮ１１はＨレベルとなり、ノードＮ１２はＬレベルとなる。
次いで、クロック信号ＣＬＫがＬレベル、クロック信号・バーＣＬＫがＨレベルとなると、ＰチャネルＭＯＳトランジスタＴｐ２３ がオンされることにより、ノードＮ１１がＨレベル、ノードＮ１２がＬレベルにラッチされる。
【００８７】
また、ＰチャネルＭＯＳトランジスタＴｐ２６ ，Ｔｐ２７ がオンされて、ノードＮ１３がＨレベルとなり、ＮチャネルＭＯＳトランジスタＴｐ３０ がオンされて、出力信号ＯＵＴがＬレベルとなる。すると、入力信号ＩＮがＨレベルとなる。
【００８８】
次いで、クロック信号ＣＬＫがＨレベル、クロック信号・バーＣＬＫがＬレベルに反転すると、ＮチャネルＭＯＳトランジスタＴｎ２１ ，Ｔｐ２２ がオンされて、ノードＮ１１はＬレベルとなり、ノードＮ１２はＨレベルとなる。このとき、ＮチャネルＭＯＳトランジスタＴｎ２７ はオフされ、ＰチャネルＭＯＳトランジスタＴｐ２８ ，Ｔｐ２９ がオンされているので、ノードＮ１３はＨレベルに維持される。
【００８９】
次いで、クロック信号ＣＬＫがＬレベル、クロック信号・バーＣＬＫがＨレベルに反転すると、ノードＮ１３がＬレベルに反転されて、出力信号ＯＵＴがＨレベルに反転される。
【００９０】
このような動作により、このデータラッチ回路１９はクロック信号ＣＬＫがＬレベル、クロック信号・バーＣＬＫがＨレベルに反転する毎に、出力信号ＯＵＴを反転させるように動作する。
【００９１】
図１３は、図１２に示すデータラッチ回路１９の変形例を示す。このデータラッチ回路１９は、ＰチャネルＭＯＳトランジスタＴｐ３２ 、ＮチャネルＭＯＳトランジスタＴｎ３２ にリセット信号ＲＳＴ，バーＲＳＴを入力することにより出力信号ＯＵＴをＬレベルにリセットする構成としたこと以外は、図１２に示すデータラッチ回路と同様である。
【００９２】
このように構成された試験モード設定回路１１は、入力信号・バーＯＥとして所定の高電位を供給する毎に、試験設定検出回路１８からデータラッチ回路１９に入力されるクロック信号ＣＬＫがＬレベル、同・バーＣＬＫがＨレベルとなって、データラッチ回路１９の出力信号ＯＵＴが反転される。
【００９３】
従って、所定レベルの入力信号・バーＯＥを入力する毎に、試験モード設定信号Ｍ，バーＭを反転させて、試験モードと通常モードとを交互に選択することができる。図４に示す試験モード設定回路に比して、電源の供給を遮断することなく、試験モードと通常モードとの切替えを行うことができる。
（第二の実施の形態）
図１４は、この発明を具体化した試験回路の第二の実施の形態を示す。この実施の形態は、試験モード時には入出力端子Ｉ／Ｏを入力データＤｉｎを入力するための入力端子として使用し、外部端子・バーｏｅを試験結果の出力端子として使用するものである。外部端子・バーｏｅは、通常モード時には出力制御信号・バーＯＥが入力される端子である。
【００９４】
図１４に示す試験回路の等価回路を図１５に示す。スイッチＳＷは、試験モード時に導通し、スイッチ・バーＳＷは試験モード時に不導通となる。スイッチ・バーＯＥは、出力制御信号・バーＯＥに基づいて開閉される。
【００９５】
図１４において、試験モード設定回路１１、初期設定回路１２、ＯＥバッファ回路１３及び出力バッファ回路１５の構成は、前記実施の形態と同様であるのでその説明を省略する。
【００９６】
前記試験モード設定回路１１の出力信号Ｍは、ＮＡＮＤ回路１７ｂに入力される。試験モード設定回路１１の出力信号・バーＭは、エラー検出回路２２のアップロード用回路２０ａと、ＮＯＲ回路２１と、エラー検出回路２２に入力される。
【００９７】
前記アップロード用回路２０ａの出力信号は、前記ＮＡＮＤ回路１７ｂと、前記ＮＯＲ回路２１とに入力される。
前記ＮＡＮＤ回路１７ｂの出力信号は、インバータ回路２０ｂを介してＮチャネルＭＯＳトランジスタＴｎ３３ のゲートに入力され、前記ＮＯＲ回路２１の出力信号は、ＮチャネルＭＯＳトランジスタＴｎ３４ のゲートに入力される。
【００９８】
また、前記トランジスタＴｒ３３ をＰチャネルＭＯＳトランジスタに置き換えて、インバータ回路２０ｂを省略してもよい。
前記トランジスタＴｎ３３ のドレインは電源Ｖｃｃに接続され、ソースは前記トランジスタＴｎ３４ のドレインに接続される。前記トランジスタＴｎ３４ のソースは電源Ｖｓｓに接続される。
【００９９】
そして、前記トランジスタＴｎ３２ ，Ｔｎ３３ の接続点であるノードＮ１４が、外部端子・バーｏｅに接続される。
前記ＯＥバッファ回路１３の出力信号ＯＥは、ＮＡＮＤ回路１７ｃの一方の入力端子に入力され、同ＮＡＮＤ回路１７ｃの他方の入力端子には、前記試験モード設定回路１１の出力信号・バーＭが入力される。
【０１００】
前記ＮＡＮＤ回路１７ｃの出力信号は、入出力端子Ｉ／Ｏ毎に設けられる前記各出力バッファ回路１５に出力される。
入出力端子Ｉ／Ｏに入力される入力データＤｉｎは、入力バッファ回路２３を介して書き込みデータＤ，バーＤとして内部回路に出力される。また、書き込みデータＤは、前記エラー検出回路２２にも入力される。
【０１０１】
内部回路から読みだされて出力バッファ回路１５に入力される読み出しデータＳ，バーＳのうち、読み出しデータＳは前記エラー検出回路２２にも入力される。そして、エラー検出回路２２の出力信号ＥＲは、前記インバータ回路２０ａの出力端子に出力される。
【０１０２】
前記エラー検出回路２２は、各入出力端子Ｉ／Ｏ毎にそれぞれ設けられ、その出力信号ＥＲはそれぞれ前記インバータ回路２０ａの出力端子に出力される。
前記エラー検出回路２２の具体的構成を図１６に示す。前記試験モード設定信号・バーＭは、ＰチャネルＭＯＳトランジスタＴｐ４１ とＮチャネルＭＯＳトランジスタＴｎ４２ のゲートに入力され、同トランジスタＴｐ４１ のソースは電源Ｖｃｃに接続され、同トランジスタＴｐ４１ のドレイン、すなわちノードＮ１４は、トランジスタＴｎ４２ のドレインに接続される。前記トランジスタＴｎ４２ のソースは電源Ｖｓｓに接続される。
【０１０３】
前記書き込みデータＤは、ＰチャネルＭＯＳトランジスタＴｐ４２ と、ＮチャネルＭＯＳトランジスタＴｎ４３ のゲートに入力される。前記トランジスタＴｐ４２ のソースは、前記ノードＮ１４に接続され、トランジスタＴｐ４２ のドレインは前記トランジスタＴｎ４３ のドレイン、すなわちノードＮ１６に接続される。また、前記トランジスタＴｎ４３ のソースは電源Ｖｓｓに接続される。
【０１０４】
前記読み出しデータＳは、ＰチャネルＭＯＳトランジスタＴｐ４３ と、ＮチャネルＭＯＳトランジスタＴｎ４１ のゲートに入力される。前記トランジスタＴｐ４３ のソースは、前記ノードＮ１４に接続され、トランジスタＴｐ４３ のドレインは前記トランジスタＴｎ４１ のドレイン、すなわちノードＮ１５に接続される。また、トランジスタＴｎ４１ のソースは電源Ｖｓｓに接続される。
【０１０５】
前記トランジスタＴｐ４２ のドレインは、ＰチャネルＭＯＳトランジスタＴｐ４４ 及びＮチャネルＭＯＳトランジスタＴｎ４４ ，Ｔｎ４５ を介して電源Ｖｓｓに接続される。
【０１０６】
前記トランジスタＴｐ４４ のゲートは、前記ノードＮ１５に接続され、前記トランジスタＴｎ４４ のゲートには読み出しデータＳが入力され、前記トランジスタＴｎ４５ のゲートには前記書き込みデータＤが入力される。
【０１０７】
前記トランジスタＴｐ４４ ，Ｔｎ４４ のドレイン、すなわちノードＮ１７は、ＮチャネルＭＯＳトランジスタＴｎ４８ のゲートに入力され、そのゲートはＮチャネルＭＯＳトランジスタＴｎ４６ ，Ｔｎ４７ を介して電源Ｖｓｓに接続される。
【０１０８】
前記トランジスタＴｎ４６ のゲートは、前記ノードＮ１５に接続され、前記トランジスタＴｎ４７ のゲートは、前記ノードＮ１６に接続される。
前記トランジスタＴｎ４８ は、そのソースが電源Ｖｓｓに接続されドレインから前記出力信号ＥＲが出力される。
【０１０９】
前記トランジスタＴｎ４８ のゲートは、ＰチャネルＭＯＳトランジスタＴｐ４５ を介して前記ノードＮ１５に接続され、同トランジスタＴｐ４５ のゲートは、前記ノードＮ１６に接続される。
【０１１０】
このように構成されたエラー検出回路２２は、試験モード設定回路１１の出力信号・バーＭがＨレベルとなったとき、すなわち通常モードであるとき、トランジスタＴｐ４１ はオフされ、トランジスタＴｎ４２ はオンされて、ノードＮ１４はＬレベルとなる。
【０１１１】
すると、書き込みデータＤと読み出しデータＳの反転動作により、ノードＮ１５〜Ｎ１７はすべてＬレベルとなり、トランジスタＴｎ４８ はオフされる。従って、出力信号ＥＲはハイインピーダンスとなる。
【０１１２】
試験モード設定回路１１の出力信号・バーＭがＬレベルとなったとき、すなわち試験モードであるとき、トランジスタＴｐ４１ はオンされ、トランジスタＴｎ４２ はオフされて、ノードＮ１４はＨレベルとなる。
【０１１３】
この状態で、書き込みデータＤと、読み出しデータＳとがともにＨレベルあるいはともにＬレベルのときは、ノードＮ１５，Ｎ１６はともにＬレベルあるいはともにＨレベルとなる。
【０１１４】
すると、ノードＮ１７はＬレベルとなり、トランジスタＴｎ４８ はオフされて、出力信号ＥＲはハイインピーダンスとなる。
一方、書き込みデータＤと、読み出しデータＳとの一方がＨレベル、他方がＬレベルとなると、ノードＮ１５，Ｎ１６は、一方がＨレベル、他方がＬレベルとなる。
【０１１５】
すると、ノードＮ１７はＨレベルとなって、トランジスタＴｎ４８ はオンされ、出力信号ＥＲはＬレベルとなる。
なお、トランジスタＴｎ４８ のサイズは、前記アップロード回路２０ａを構成するトランジスタのサイズより十分に大きく設定され、出力信号ＥＲがＬレベルとなれば、インバータ回路２０ａの出力レベルは強制的にＬレベルとなる。
【０１１６】
次に、上記のように構成された試験回路の動作を説明する。試験モード設定回路１１の出力信号ＭがＬレベル、出力信号・バーＭがＨレベルとなって、通常モードが設定されると、ＮＡＮＤ回路１７ｃの出力信号は、外部端子に入力される出力制御信号・バーＯＥと同相となる。
【０１１７】
従って、内部回路及び出力バッファ回路１５は、出力制御信号・バーＯＥに基づいて、書き込みモードあるいは読み出しモードのいずれかとなる。
また、ＮＡＮＤ回路１７ｂの出力信号はＨレベルとなって、インバータ回路２０ｂの出力信号はＬレベルとなり、ＮＯＲ回路２１の出力信号はＬレベルとなる。
【０１１８】
従って、トランジスタＴｎ３３ ， Ｔｎ３４ はともにオフされて、そのノードＮ１４はハイインピーダンスとなる。また、エラー検出回路２２の出力信号ＥＲは、ハイインピーダンスとなる。
【０１１９】
この結果、通常モード時には、図１５に示す等価回路において、スイッチＳＷが不導通となり、スイッチ・バーＳＷが導通する状態となる。そして、出力制御信号・バーＯＥに基づいて書き込みモード及び読み出しモードが設定され、書き込みモード時には入出力端子Ｉ／Ｏに入力される入力データＤｉｎが入力バッファ回路２３から内部回路に書き込みデータＤ，バーＤとして入力される。
【０１２０】
また、読み出し動作時には内部回路から読みだされた読み出しデータＳ，バーＳが、出力バッファ回路１５を介して入出力端子Ｉ／Ｏに出力される。
試験モード設定回路１１の出力信号ＭがＨレベル、出力信号・バーＭがＬレベルとなって、試験モードが設定されると、ＮＡＮＤ回路１７ｃの出力信号は、Ｈレベルに固定され、出力バッファ回路１５は不活性状態となって、その動作が停止される。エラー検出回路２２は、試験モード設定回路１１のＬレベルの出力信号・バーＭに基づいて活性化される。
【０１２１】
また、アップロード回路２０ａの出力信号はＨレベルとなり、ＮＡＮＤ回路１７ｂの出力信号はＬレベル、インバータ回路２０ｂの出力信号はＨレベルとなって、トランジスタＴｎ３３ はオンされる。
【０１２２】
また、ＮＯＲ回路２１の出力信号はＬレベルとなり、トランジスタＴｎ３４ はオフされる。従って、ノードＮ１４はＨレベルとなる。
動作試験により、入出力端子Ｉ／Ｏから入力バッファ回路２３に入力データＤｉｎを入力し、その入力データＤｉｎに基づく書き込みデータＤ，バーＤが内部回路に書き込まれ、その書き込みデータＤ，バーＤに基づく読み出しデータＳ，バーＳが出力される。
【０１２３】
エラー検出回路２２は、書き込みデータＤと、読み出しデータＳとがともにＨレベルあるいはともにＬレベルであると、その出力信号ＥＲがハイインピーダンスに維持される。従って、書き込みデータＤと、読み出しデータＳとが一致したとき、すなわち内部回路が正常に動作しているとき、外部端子・バーｏｅにＨレベルの信号が出力される。
【０１２４】
また、書き込みデータＤと、読み出しデータＳとの一方がＨレベル、他方がＬレベルとなると、エラー検出回路２２の出力信号ＥＲはＬレベルとなる。
すると、アップロード回路２０ａの出力端子レベルは強制的にＬレベルとなり、ＮＡＮＤ回路１７ｂの出力信号はＨレベル、インバータ回路２０ｂの出力信号はＬレベルとなり、ＮＯＲ回路２１の出力信号はＨレベルとなる。
【０１２５】
従って、ノードＮ１４はＬレベルとなり、書き込みデータＤと、読み出しデータＳとが一致しないとき、すなわち内部回路が正常に動作していないとき、外部端子・バーｏｅにＬレベルの信号が出力される。
【０１２６】
このような動作により、試験モード時には、図１５に示す等価回路において、スイッチＳＷが導通し、スイッチ・バーＳＷが不導通となる。そして、エラー検出回路２２に相当するＥＯＲ回路の出力信号のいずれか一つがＬレベルとなると、外部端子・バーｏｅにＬレベルのエラー検出信号ＥＲが出力される。
【０１２７】
以上のようにこの試験回路では、入力信号・バーＯＥとして、所定の高電位を供給することにより、試験モードを設定することができる。試験モードを設定すれば、入出力端子Ｉ／Ｏから入力データＤｉｎを入力して書き込み及び読み出し動作を行い、書き込みデータＤと、読み出しデータＳとが一致するか否かをエラー検出回路２２で検出して、エラー検出信号ＥＲを外部端子・バーｏｅに出力することができる。
【０１２８】
また、試験モードを解除すれば、入出力端子Ｉ／Ｏから書き込みデータＤ，バーＤを入力し、読み出しデータＳ，バーＳを入出力端子Ｉ／Ｏから出力することができる。
【０１２９】
この試験回路を搭載したメモリは、試験モードを設定することにより、入出力端子Ｉ／Ｏを入力端子として使用し、通常モードでは出力制御信号・バーＯＥを入力するための外部端子・バーｏｅを出力端子として使用することができるので、入力端子と出力端子とを独立させて動作試験を行うことができる。
【０１３０】
従って、その動作試験は、試験装置との間のケーブルによる遅延に関わらず、高周波数で行うことができるとともに、このような動作試験をパッケージング後に行うことができる。
（第三の実施の形態）
図１７は、この発明を具体化した試験回路の第三の実施の形態を示す。この実施の形態は、試験モード時には隣接する二つの入出力端子Ｉ／Ｏの一方を入力データＤｉｎを入力するための入力端子として使用し、他方を読み出しデータの出力端子として使用するものである。
【０１３１】
試験モード設定回路１１ａは、二組の相補出力信号Ｍ１，バーＭ１，Ｍ２，バーＭ２を出力する。初期設定回路１２は、前記実施の形態と同様である。
ＯＥバッファ回路１３ａは、出力制御信号・バーＯＥと、試験モード信号・バーＭが入力される。試験モード信号・バーＭは、前記試験モード設定回路１１ａの出力信号・バーＭ１，バーＭ２のいずれがＬレベルとなったときＬレベルとなる信号である。
【０１３２】
そして、ＯＥバッファ回路１３ａは試験モード信号・バーＭがＨレベルのとき、出力制御信号ＯＥ，バーＯＥを出力し、試験モード信号・バーＭがＬレベルのとき、Ｈレベルの出力制御信号ＯＥと、Ｌレベルの出力制御信号・バーＯＥとを出力する。
【０１３３】
前記試験モード設定回路１１ａの出力信号Ｍ１，Ｍ２は、それぞれＮＯＲ回路２４ａ，２４ｂの一方の入力端子に入力される。前記ＮＯＲ回路２４ａ，２４ｂの他方の入力端子には、前記ＯＥバッファ回路１３ａから出力される出力制御信号・バーＯＥが入力される。
【０１３４】
前記ＮＯＲ回路２４ａ，２４ｂの出力信号は、隣り合う入出力端子Ｉ／Ｏ、すなわち偶数番の入出力端子Ｉ／Ｏと、奇数番の入出力端子Ｉ／Ｏに接続される出力バッファ回路１５にそれぞれ出力される。前記出力バッファ回路１５は、ＮＯＲ回路２４ａ，２４ｂの出力信号がＨレベルとなったとき、活性化される。
【０１３５】
前記偶数番及び奇数番の入出力端子Ｉ／Ｏに入力される入力データＤｉｎは、共通の入力バッファ回路２５に入力される。また、前記入力バッファ回路２５には、前記試験モード設定回路１１ａの出力信号Ｍ１，Ｍ２が入力される。
【０１３６】
前記試験モード設定回路１１ａを図１９（ａ）に従って説明する。試験設定検出回路１８、データラッチ回路１９ａ，１９ｂは、図８において使用する回路と同様である。
【０１３７】
試験設定検出回路１８の出力信号は、初段のデータラッチ回路１９ａにクロック信号として入力され、かつインバータ回路２６ａを介してクロック信号・バーＣＬＫとして入力される。
【０１３８】
データラッチ回路１９ａの出力信号は、前記出力信号Ｍ１として出力され、インバータ回路２６ｂを介して、前記出力信号・バーＭ１として出力される。
また、前記出力信号Ｍ１は、データラッチ回路１９ｂにクロック信号ＣＬＫとして入力され、前記出力信号・バーＭは、データラッチ回路１９ｂにクロック信号・バーＣＬＫとして入力される。
【０１３９】
データラッチ回路１９ｂの出力信号は、クロック信号Ｍ２として出力され、インバータ回路２６ｃを介してクロック信号・バーＣＬＫとして出力される。
また、データラッチ回路１９ａ，１９ｂには、電源投入時に初期設定回路１２からリセット信号ＲＳＴ，バーＲＳＴが入力される。
【０１４０】
このように構成された試験モード設定回路１１ａは、図１９（ｂ）に示す出力信号Ｍ１，Ｍ２を出力する。すなわち、電源の投入時にはリセット信号ＲＳＴ，バーＲＳＴにより、出力信号Ｍ１，Ｍ２はＬレベルとなる。
【０１４１】
次いで、試験設定検出回路１８に、試験モードを設定するための所定レベルの入力信号・バーＯＥが入力されて、試験設定検出回路１８の出力信号がＬレベルとなると、データラッチ回路１９ａの出力信号Ｍ１がＨレベルとなり、データラッチ回路１９ｂの出力信号Ｍ２はＬレベルに維持される。
【０１４２】
次いで、試験設定検出回路１８の出力信号が再度Ｌレベルとなると、データラッチ回路１９ａの出力信号Ｍ１がＬレベルに反転し、そのＬレベルの出力信号Ｍ１によりデータラッチ回路１９ｂの出力信号Ｍ２がＨレベルとなる。
【０１４３】
次いで、試験設定検出回路１８の出力信号が再度Ｌレベルとなると、データラッチ回路１９ａの出力信号Ｍ１がＨレベルに反転し、データラッチ回路１９ｂの出力信号Ｍ２がＨレベルに維持される。
【０１４４】
次いで、試験設定検出回路１８の出力信号が再度Ｌレベルとなると、データラッチ回路１９ａの出力信号Ｍ１がＬレベルに反転し、そのＬレベルの出力信号Ｍ１によりデータラッチ回路１９ｂの出力信号Ｍ２がＬレベルに反転されて、初期状態に復帰する。そして、試験設定検出回路１８の出力信号がＬレベルとなる毎に、上記動作が繰り返される。
【０１４５】
このような動作により、出力信号Ｍ１，Ｍ２がともにＬレベルとなると、通常モードが設定され、出力信号Ｍ１，Ｍ２のいずれか一方がＨレベル、他方がＬレベルとなると、試験モードが設定される。
【０１４６】
前記試験モード設定回路１１ａは、図２０（ａ）に示す構成とすることもできる。この試験モード設定回路１１ａは、試験設定検出回路１８の出力信号及びインバータ回路２６ａの出力信号が、データラッチ回路１９ａ，１９ｂにクロック信号ＣＬＫ，バーＣＬＫとして並列に入力される。
【０１４７】
インバータ回路２６ｂの出力信号・バーＭ１がＮＡＮＤ回路２７に入力され、そのＮＡＮＤ回路２７の出力信号がインバータ回路２６ｄを介してデータラッチ回路１９ｂに入力される。そして、インバータ回路２６ｃの出力信号・バーＭ２が前記ＮＡＮＤ回路２７に出力され、その他の構成は、図１９（ａ）に示す試験モード検出回路と同様である。
【０１４８】
このように構成された試験モード設定回路１１ａは、図２０（ｂ）に示す出力信号Ｍ１，Ｍ２を出力し、試験設定検出回路１８の出力信号がＬレベルとなる毎に、図１９（ｂ）と同様な出力信号Ｍ１，Ｍ２を出力する。
【０１４９】
前記試験モード設定回路１１ａは、図２１（ａ）に示す構成とすることもできる。この試験モード設定回路１１ａは、データラッチ回路１９ａの出力信号をデータラッチ回路１９ｂに入力し、データラッチ回路１９ｂの出力信号をインバータ回路２６ｃを介してデータラッチ回路１９ａに入力する構成以外は、前記図２０（ａ）と同様である。
【０１５０】
このように構成された試験モード設定回路１１ａは、試験設定検出回路１８の出力信号がＬレベルとなる毎に、図２１（ｂ）に示す出力信号Ｍ１，Ｍ２を出力する。
【０１５１】
前記入力バッファ回路２５の具体的構成を図２２に示す。偶数番の入出力端子Ｉ／Ｏと、奇数番の入出力端子Ｉ／Ｏからそれぞれ入力データＤｉｎが入力され、前記試験モード設定回路１１ａの出力信号Ｍ１，Ｍ２が入力される。
【０１５２】
このような構成により、試験モード設定回路Ｍ１，Ｍ２がともにＬレベルのときは、偶数番及び奇数番の入力データＤｉｎが、偶数番及び奇数番の書き込みデータＤ，バーＤとして出力される。
【０１５３】
試験モード設定回路Ｍ１がＨレベル、同Ｍ２がＬレベルのときは、奇数番の入力データＤｉｎのみが、偶数番の書き込みデータＤ，バーＤとして出力される。このとき、奇数番の書き込みデータＤはＬレベル、同・バーＤはＨレベルに固定される。
【０１５４】
試験モード設定回路Ｍ１がＬレベル、同Ｍ２がＨレベルのときは、偶数番の入力データＤｉｎのみが、奇数番の書き込みデータＤ，バーＤとして出力される。このとき、奇数番の書き込みデータＤはＬレベル、同・バーＤはＨレベルに固定される。
【０１５５】
図１７に示す試験回路の等価回路を図１８に示す。スイッチＳＷ１は、試験モード設定回路の出力信号Ｍ１がＨレベルのとき導通し、スイッチ・バーＳＷ１は出力信号Ｍ１がＬレベルのとき導通する。
【０１５６】
スイッチＳＷ２は、試験モード設定回路の出力信号Ｍ２がＨレベルのとき導通し、スイッチ・バーＳＷ２は出力信号Ｍ２がＬレベルのとき導通する。スイッチＯＥは、出力制御信号・バーＯＥに基づいて開閉される。
【０１５７】
このように構成された試験回路では、試験モード設定回路１１ａの出力信号Ｍ１，Ｍ２をともにＬレベルとすると、ＮＯＲ回路２４ａ，２４ｂから、出力制御信号・バーＯＥを反転させた信号が奇数番及び偶数番の出力バッファ回路１５に出力される。この状態では、各出力バッファ回路１５は、出力制御信号・バーＯＥに基づいて、読み出しモード時に活性化される。
【０１５８】
また、入力バッファ回路２５は、奇数番の入出力端子Ｉ／Ｏに入力される入力データＤｉｎと、偶数番の入出力端子Ｉ／Ｏに入力される入力データＤｉｎとをそれぞれ書き込みデータＤ，バーＤとして出力する。
【０１５９】
従って、この状態では、図１８に示す等価回路において、スイッチＳＷ１，ＳＷ２が不導通となり、スイッチ・バーＳＷ１，バーＳＷ２が導通し、スイッチＯＥが出力制御信号に基づいて開閉される状態となって、通常の書き込み及び読み出し動作が可能となる。
【０１６０】
試験モード設定回路１１ａの出力信号Ｍ１をＨレベル、同Ｍ２をＬレベルとすると、ＮＯＲ回路２４ａの出力信号はＬレベルとなって、偶数番の入出力端子Ｉ／Ｏに接続される出力バッファ回路１５が不活性化される。
【０１６１】
また、ＮＯＲ回路２４ｂの出力信号は、出力制御信号・バーＯＥの反転信号を出力し、奇数番の入出力端子Ｉ／Ｏに接続される出力バッファ回路１５が読み出しモード時に活性化される。
【０１６２】
入力バッファ回路２５は、偶数番の入出力端子Ｉ／Ｏに入力された書き込みデータＤｉｎを奇数番の書き込みデータＤ，バーＤとして内部回路に出力する。
従って、このモードでは、偶数番の入出力端子Ｉ／Ｏに入力された書き込みデータＤｉｎに基づいて書き込み動作が行われ、その書き込み動作により書き込まれたデータが、続いて行われる読み出し動作により読み出しデータＳとして読みだされ、奇数番の出力バッファ回路１５から出力される。
【０１６３】
このとき、図１８に示す等価回路において、スイッチＳＷ１，バーＳＷ２は導通し、スイッチ・バーＳＷ１，ＳＷ２は不導通となる。
試験モード設定回路１１ａの出力信号Ｍ１をＬレベル、同Ｍ２をＨレベルとすると、ＮＯＲ回路２４ｂの出力信号はＬレベルとなって、奇数番の入出力端子Ｉ／Ｏに接続される出力バッファ回路１５が不活性化される。
【０１６４】
また、ＮＯＲ回路２４ａの出力信号は、出力制御信号・バーＯＥの反転信号を出力し、偶数番の入出力端子Ｉ／Ｏに接続される出力バッファ回路１５が読み出しモード時に活性化される。
【０１６５】
入力バッファ回路２５は、奇数番の入出力端子Ｉ／Ｏに入力された書き込みデータＤｉｎを偶数番の書き込みデータＤ，バーＤとして内部回路に出力する。
従って、このモードでは、奇数番の入出力端子Ｉ／Ｏに入力された書き込みデータＤｉｎに基づいて書き込み動作が行われ、その書き込み動作により書き込まれたデータが、続いて行われる読み出し動作により読み出しデータＳとして読みだされ、偶数番の出力バッファ回路１５から出力される。
【０１６６】
このとき、図１８に示す等価回路において、スイッチＳＷ１，バーＳＷ２は不導通となり、スイッチ・バーＳＷ１，ＳＷ２は導通する。
試験モード設定回路１１ａの出力信号Ｍ１，Ｍ２がともにＨレベルとなるときは、入力バッファ回路２５及び出力バッファ回路１５はともに不活性化されて、書き込み及び読み出し動作が不能となる。
【０１６７】
以上のようにこの試験回路では、入力信号・バーＯＥとして、所定の高電位を供給することにより、試験モードを設定することができる。試験モードを設定すれば、奇数番の入出力端子と、偶数番の入出力端子との一方を入力端子とし、他方を出力端子として内部回路の動作試験を行うことができる。従って、前記実施の形態とどうような作用効果を得ることができる。
（第四の実施の形態）
図２３は、この発明を具体化した試験回路の第四の実施の形態を示す。この実施の形態は、前記第三の実施の形態に、以下に示す構成を付加したものである。
【０１６８】
前記試験モード設定回路１１ａの出力信号Ｍ，バーＭは、ＮＯＲ回路２４ｃに入力され、そのＮＯＲ回路２４ｃの出力信号は、スイッチ回路２８ａ〜２８ｄに入力されるとともに、インバータ回路２６ｅを介してスイッチ回路２８ａ〜２８ｄに入力される。
【０１６９】
前記スイッチ回路２８ａ，２８ｄは、ＮＯＲ回路２４ｃの出力信号がＬレベルとなったとき導通し、前記スイッチ回路２８ｂ，２８ｃは、ＮＯＲ回路２４ｃの出力信号がＨレベルとなったとき導通する。
【０１７０】
エラー検出回路２２は、前記第二の実施の形態で使用したものと同一構成であり、各入出力端子Ｉ／Ｏ毎に設けられ、各入出力端子Ｉ／Ｏ毎の書き込みデータＤと、読み出しデータＳとが入力される。
【０１７１】
前記エラー検出回路２２の出力信号ＥＲは、前記スイッチ回路２８ａ，２８ｂを介して出力バッファ回路１５に入力される。
各入出力端子Ｉ／Ｏ毎の読み出しデータＳは、それぞれスイッチ回路２８ｂ，２８ｃを介して、出力バッファ回路１５に入力される。
【０１７２】
前記ＮＯＲ回路２４ｃの出力信号は、前記エラー検出回路２２に試験モード設定信号・バーＭとして入力される。また、ＮＯＲ回路２４ｃの出力信号は、アップロード用回路２６ｇに入力され、そのアップロード用回路２６ｇの出力信号は、前記スイッチ回路２８ａ，２８ｂを介して前記出力バッファ回路１５に入力される。
【０１７３】
なお、アップロード用回路２６ｇの負荷駆動能力は、エラー検出回路２２の出力段の負荷駆動能力に比して十分に小さいものとし、両者の出力論理が異なる場合には、強制的にエラー検出回路２２の出力信号がスイッチ回路２８ａ，２８ｄに出力される。
【０１７４】
この試験回路の等価回路を図２４に示す。スイッチ回路ＳＷ１，バーＳＷ１，ＳＷ２，バーＳＷ２，ＯＥの動作は、前記第三の実施の形態と同様である。ＥＮＯＲ回路は、エラー検出回路に相当する。
【０１７５】
このように構成された試験回路では、試験モード設定回路１１ａの出力信号Ｍ１，Ｍ２がともにＬレベルとなって通常モードが設定されると、ＮＯＲ回路２４ｃの出力信号はＨレベルとなる。
【０１７６】
すると、スイッチ回路２８ａ，２８ｂは不導通となり、スイッチ回路２８ｂ，２８ｃは導通する。また、エラー検出回路２２は不活性状態となり、その出力信号ＥＲはハイインピーダンスとなる。
【０１７７】
従って、この状態では各入出力端子Ｉ／Ｏに入力された入力データＤｉｎが入力バッファ回路２５を介して書き込みデータＤ，バーＤとして内部回路に入力され、内部回路から読みだされた読み出しデータＳが、出力バッファ回路１５を介して各入出力端子Ｉ／Ｏから出力される。
【０１７８】
試験モード設定回路１１ａの出力信号Ｍ１，Ｍ２の一方がＨレベル、他方がＬレベルとなって試験モードが設定されると、ＮＯＲ回路２４ｃの出力信号がＬレベルとなって、スイッチ回路２８ａ，２８ｄが導通し、スイッチ回路２８ｂ，２８ｃが不導通となる。また、アップロード用回路２６ｇの出力信号はＨレベルとなる。
【０１７９】
試験モード時には、例えば奇数番の入出力端子Ｉ／Ｏに入力された入力データＤｉｎは、入力バッファ回路２５を介して隣り合う偶数番の入出力端子Ｉ／Ｏに対応する書き込みデータＤ，バーＤとして内部回路に出力され、その書き込みデータＤと、その書き込みデータＤを読みだした読み出しデータＳが、エラー検出回路２２に出力される。
【０１８０】
エラー検出回路２２は、入力された書き込みデータＤと読み出しデータＳとが一致する場合は、ハイインピーダンスの出力信号ＥＲを信号するため、奇数番の入出力端子Ｉ／Ｏから出力される信号はＨレベルとなる。
【０１８１】
エラー検出回路２２に入力された書き込みデータＤと読み出しデータＳとが一致しない場合は、出力信号ＥＲはＬレベルとなるため、奇数番の入出力端子Ｉ／Ｏから出力される信号はＬレベルとなる。
【０１８２】
以上のようにこの試験回路では、試験モードを設定すれば、奇数番及び偶数番の一方の入出力端子Ｉ／Ｏから入力データＤｉｎを入力して書き込み及び読み出し動作を行い、書き込みデータＤと、読み出しデータＳとが一致するか否かをエラー検出回路２２で検出して、エラー検出信号ＥＲを奇数番及び偶数番の他方の入出力端子Ｉ／Ｏから出力することができる。従って、前記実施の形態と同様な作用効果を得ることができる。
【０１８３】
なお、前記各実施の形態では、出力制御信号・バーＯＥを入力するための外部端子・バーｏｅから所定の電位を供給して、試験モードを設定する構成としたが、その他の外部端子を利用することもできる。
【０１８４】
【発明の効果】
以上詳述したように、この発明は、入力信号の入力と、出力信号の出力とを共通の端子で行う入出力端子を備えた半導体集積回路装置のパッケージング後の動作試験を十分に行うことができる。
【図面の簡単な説明】
【図１】本発明の原理説明図である。
【図２】第一の実施の形態を示すブロック図である。
【図３】第一の実施の形態の等価回路図である。
【図４】試験モード設定回路を示す回路図である。
【図５】試験モード設定回路を示す回路図である。
【図６】初期設定回路を示す回路図である。
【図７】入力バッファ回路を示す回路図である。
【図８】試験モード設定回路を示す回路図である。
【図９】試験設定検出回路を示す回路図である。
【図１０】試験設定検出回路を示す回路図である。
【図１１】試験設定検出回路を示す回路図である。
【図１２】データラッチ回路を示す回路図である。
【図１３】データラッチ回路を示す回路図である。
【図１４】第二の実施の形態を示すブロック図である。
【図１５】第二の実施の形態の等価回路図である。
【図１６】エラー検出回路を示す回路図である。
【図１７】第三の実施の形態を示すブロック図である。
【図１８】第三の実施の形態の等価回路図である。
【図１９】試験モード設定回路を示す回路図である。
【図２０】試験モード設定回路を示す回路図である。
【図２１】試験モード設定回路を示す回路図である。
【図２２】入力バッファ回路を示す回路図である。
【図２３】第四の実施の形態を示すブロック図である。
【図２４】第四の実施の形態の等価回路図である。
【図２５】従来の動作試験の構成図である。
【図２６】従来の動作試験の信号波形図である。
【図２７】従来の動作試験の別の構成図である。
【符号の説明】
３１，３４ 入力バッファ回路
３２ 出力バッファ回路
３３ 内部回路
３４ Ｌ ビット線
３５ 試験回路
Ｉ／Ｏ 入出力端子
バーｏｅ 制御信号入力端子
【発明の属する技術分野】
この発明は、半導体集積回路装置に搭載される試験回路に関するものである。
近年、半導体記憶装置あるいは種々の半導体集積回路装置の動作速度は益々高速化されている。また、このような半導体記憶装置あるいは半導体集積回路装置では、出荷に先立って動作試験が行われる。そして、高速で動作する半導体記憶装置あるいは半導体集積回路装置の動作試験を確実に行うことが必要となっている。
【０００２】
【従来の技術】
近年、例えばシンクロナスＤＲＡＭ等の半導体デバイスでは、その動作周波数が１００ＭＨＺ を超えている。また、このような半導体デバイスでは、データの入出力を共通の入出力端子で行うようにしたものがある。
【０００３】
上記のような半導体デバイスをパッケージングした後に行う動作試験は、例えば図２５に示す構成で行われる。すなわち、シンクロナスＤＲＡＭ等のメモリ１の入出力端子Ｉ／Ｏは、同軸ケーブル２を介して試験装置３内のデータ出力回路４の出力端子に接続されるとともに、試験装置３内のコンパレータ５の入力端子に接続される。
【０００４】
このような構成において動作試験を行うときには、試験装置３のデータ出力回路４から同軸ケーブル２及び入出力端子Ｉ／Ｏを介してメモリ１に書き込みデータを入力してそのメモリ１に書き込み動作を行わせる。
【０００５】
次いで、書き込まれたデータを直ちに読み出して、その読み出しデータを入出力端子Ｉ／Ｏから同軸ケーブル２を介して試験装置３内のコンパレータ５に入力する。
【０００６】
そして、コンパレータ５で書き込みデータと読み出しデータとを比較することにより、メモリ１が正常に動作しているか否かの動作試験が行われる。
ところが、上記のような動作試験では、動作周波数が高くなると、データ出力回路４から出力される書き込みデータと、メモリ１から出力される読み出しデータとが、同軸ケーブル２上でぶつかり合うバスファイトが発生する。
【０００７】
すなわち、図２６に示すように、データ出力回路４から出力される書き込みデータＷＤは、出力ハイインピーダンスＨＩＺと交互に出力され、その周期ｔ１は、近年の高速化されたメモリの動作試験においては、５ｎｓである。
【０００８】
前記書き込みデータＷＤは、同軸ケーブル２を介して遅延時間ｔ２を経てメモリ１の入出力端子Ｉ／Ｏに入力され、その入力から所定の動作遅延時間ｔ３後に前記書き込みデータＷＤに基づく読み出しデータＲＤがメモリ１の入出力端子Ｉ／Ｏから同軸ケーブル２に出力される。
【０００９】
すると、読み出しデータＲＤは、遅延時間ｔ２後に同軸ケーブル２を介してコンパレータ５に入力されるが、このときデータ出力回路４から次サイクルの書き込みデータＷＤが同軸ケーブル２に出力されるので、時間ｔ４において、同軸ケーブル２上で読み出しデータＲＤと、次サイクルの書き込みデータＷＤとがぶつかり合い、バスファイトが発生する。
【００１０】
従って、上記構成による動作試験では、動作周波数が高くなると、正常な動作試験を行うことができない。
上記のようなバスファィトを防止するために、図２７に示す構成で行う動作試験が提案されている。
【００１１】
データ出力回路４は同軸ケーブル６ａを介してメモリ１の入出力端子Ｉ／Ｏに接続され、メモリ１の入出力端子Ｉ／Ｏは同軸ケーブル６ｂを介してコンパレータ５に接続される。
【００１２】
このような構成では、データ出力回路４から出力される書き込みデータＷＤは、同軸ケーブル６ａを介してメモリ１の入出力端子Ｉ／Ｏに入力され、読み出しデータＲＤは同軸ケーブル６ｂを介してコンパレータ５に入力される。
【００１３】
従って、書き込みデータＷＤと読み出しデータＲＤとは別個の同軸ケーブル６ａ，６ｂで伝送されるので、前記のようなバスファイトは生じない。
ところが、読み出しデータＲＤがメモリ１から同軸ケーブル６ａ，６ｂに出力されるとき、同軸ケーブル６ａに出力された読み出しデータＲＤは、ハイインピーダンス状態にあるデータ出力回路４の出力端子で反射され、その反射波が同軸ケーブル６ａ，６ｂを介してコンパレータ５に入力される。
【００１４】
また、データ出力回路４から同軸ケーブル６ａに書き込みデータＷＤが出力されるとき、その書き込みデータＷＤは同軸ケーブル６ａを介してメモリ１に入力されるとともに、同軸ケーブル６ａ，６ｂを介してコンパレータ５の入力端子にも入力される。
【００１５】
すると、同軸ケーブル６ａ，６ｂの接続点のインピーダンスより、コンパレータ５の入力端子のインピーダンスの方が高いので、書き込みデータＷＤがコンパレータ５の入力端子で反射され、同軸ケーブル６ｂを介してメモリ１に入力される。
【００１６】
この結果、メモリ１からの読み出しデータＲＤの出力時には、コンパレータ５に入力される読み出しデータＲＤには、データ出力回路４からの反射波がノイズとして混入する。また、データ出力回路４からの書き込みデータＷＤの出力時には、メモリ１の入出力端子Ｉ／Ｏに入力される書き込みデータＷＤには、コンパレータ５からの反射波がノイズとして混入する。従って、正常な書き込み動作及び読み出し動作を行うことができず、有効な動作試験を行うことができない。
【００１７】
【発明が解決しようとする課題】
そこで、入出力端子を構成する入力用パッドと出力用パッドとを別個に形成し、メモリのパッケージングに先立つウェハ試験において、入力用パッドから書き込みデータを入力し、出力用パッドから読み出しデータを出力させて、動作試験を行えば、動作周波数が高くなっても、試験装置との間のケーブルによる遅延に影響されることなく、正常な動作試験が可能である。そして、ウェハ試験後には入力用パッドと出力用パッドとをボンディングワイヤで接続して、パッケージングすれば、パッケージング状態において、入出力端子を備えたメモリが構成される。
【００１８】
しかし、このような試験方法では、パッケージング後の実使用状態でメモリが正常に動作するか否かを試験することはできない。また、各入出力端子に対応してそれぞれ入力用パッドと出力用パッドとを設ける必要があるため、チップ面積が増大する。また、各入出力端子にそれぞれ入力用パッドと出力用パッドとが接続された状態となるため、各入出力端子の寄生容量が増大して、データの入出力速度を低下させる要因となる。
【００１９】
そこで、各入出力端子にそれぞれ入力用パッドと出力用パッドとを設けるのではなく、一つの試験用パッドに入力した書き込みデータをマルチプレクサを介して複数の入出力端子に入力し、複数の入出力端子から出力される読み出しデータを例えばＥＯＲ回路に入力して、そのＥＯＲ回路の出力信号を一つの試験用出力パッドから出力させる状態でウェハ試験を行い、試験後はマルチプレクサ及びＥＯＲ回路を不活性化してパッケージングする。
【００２０】
このような構成により、動作試験のために設けるパッド数を削減してチップ面積の増大及び各入出力端子の寄生容量の増大を抑制することができる。
しかし、この試験方法では、依然としてパッケージング後にメモリが正常に動作するか否かを試験することはできない。
【００２１】
従って、入出力端子を備え、かつ高速で動作する半導体記憶装置あるいは半導体集積回路装置では、パッケージングを行った後の動作試験を十分に行うことができず、このような半導体記憶装置あるいは半導体集積回路装置を組み込んだシステムの動作試験を行うことにより、半導体記憶装置あるいは半導体集積回路装置の間接的な動作試験を行うことしかできないという問題点がある。
【００２２】
この発明の目的は、入力信号の入力と、出力信号の出力とを共通の端子で行う入出力端子を備えた半導体集積回路装置のパッケージング後の動作試験を十分に行うことにある。
【００２３】
【課題を解決するための手段】
図１は、請求項１の原理説明図である。すなわち、複数の入出力端子Ｉ／Ｏにそれぞれ入力バッファ回路３１と出力バッファ回路３２が接続され、複数の入力データが前記入出力端子Ｉ／Ｏ及び入力バッファ回路３１を介して内部回路３３へ入力される。前記内部回路３３からの複数の出力データが前記出力バッファ回路３２及び前記入出力端子Ｉ／Ｏを介して出力される。前記内部回路３３と、前記入力バッファ回路３１及び出力バッファ回路３２との少なくともいずれかを制御する制御信号が、制御信号入力端子・バーｏｅから入力バッファ回路３４を介して入力される。前記制御信号入力端子・バーｏｅに入力される設定信号に基づいて、前記入出力端子Ｉ／Ｏ及び制御信号入力端子・バーｏｅのうち、少なくともいずれかの端子から入力データを入力し、前記入出力端子Ｉ／Ｏ及び制御信号入力端子・バーｏｅのうち、入力データを入力する端子以外の端子から前記出力データを出力するように、前記入力バッファ回路３１及び出力バッファ回路３４を制御する試験回路３５が備えられる。
【００２４】
（作用）
試験回路３５に設定信号が入力されると、入力データが入力される端子と、出力データが出力される端子とが分離される。
【００２５】
【発明の実施の形態】
（第一の実施の形態）
図２は、本発明を具体化した試験回路の第一の実施の形態を示す。この実施の形態の試験回路は、例えばシンクロナスＤＲＡＭに搭載されるものである。そして、外部端子・バーｏｅに入力される出力制御信号・バーＯＥが、通常の入力レベルの範囲より高い入力禁止レベルの電位となったとき、試験モードとなる。
【００２６】
試験モード時には、出力制御信号・バーＯＥが入力バッファ回路１４を介して書き込みデータＤ，バーＤとして内部回路に入力され、読み出しデータＳ，バーＳは出力バッファ回路１５を介して入出力端子Ｉ／Ｏに出力される。
【００２７】
また、通常モード時には入出力端子Ｉ／Ｏに入力される入力データＤｉｎが入力バッファ回路１４から書き込みデータＤ，バーＤとして内部回路に出力され、内部回路から読みだされた読み出しデータＳ，バーＳが出力バッファ回路１５を介して入出力端子Ｉ／Ｏから出力される。
【００２８】
図２に示す試験回路の等価回路を図３に示す。同図において、スイッチＳＷは、試験モード時に導通し、通常モード時に不導通となる。スイッチ・バーＳＷは、試験モード時に不導通となり、通常モード時に導通する。スイッチＯＥ，バーＯＥは、前記出力制御信号・バーＯＥの反転に基づいて、いずれか一方ずつが交互に導通する。
【００２９】
前記出力制御信号・バーＯＥが入力される試験モード設定回路１１を図４に示す。
出力制御信号・バーＯＥは、ダイオードＤ１を介してＰチャネルＭＯＳトランジスタＴｐ１のソース及びバックゲートに入力され、同トランジスタＴｐ１のゲートは電源Ｖｃｃに接続される。
【００３０】
前記トランジスタＴｐ１のドレインは、ＮチャネルＭＯＳトランジスタＴｎ１のドレインに接続され、同トランジスタＴｎ１のソースは抵抗Ｒ１を介して電源Ｖｓｓに接続される。
【００３１】
前記トランジスタＴｐ１，Ｔｎ１のドレインであるノードＮ１は、ＰチャネルＭＯＳトランジスタＴｐ２と、ＮチャネルＭＯＳトランジスタＴｎ２のゲートに接続される。前記トランジスタＴｐ２のソースは電源Ｖｃｃに接続され、前記トランジスタＴｎ２のソースは電源Ｖｓｓに接続される。
【００３２】
前記トランジスタＴｐ２，Ｔｎ２のドレインは互いに接続されてノードＮ２が構成され、そのノードＮ２はＰチャネルＭＯＳトランジスタＴｐ３と、ＮチャネルＭＯＳトランジスタＴｎ３のゲートに接続される。
【００３３】
前記トランジスタＴｐ３のソースは電源Ｖｃｃに接続され、前記トランジスタＴｎ３のソースは、ＮチャネルＭＯＳトランジスタＴｎ５を介して、電源Ｖｓｓに接続される。
【００３４】
前記トランジスタＴｐ３，Ｔｎ３のドレインは互いに接続されてノードＮ３が構成され、そのノードＮ３はＰチャネルＭＯＳトランジスタＴｐ４と、ＮチャネルＭＯＳトランジスタＴｎ４のゲートに接続される。
【００３５】
そして、ノードＮ３から試験モード信号Ｍが出力され、その試験モード信号Ｍがインバータ回路１６ａで反転されて、試験モード信号・バーＭが出力される。前記トランジスタＴｐ４のソースは電源Ｖｃｃに接続され、前記トランジスタＴｎ４のソースは電源Ｖｓｓに接続される。
【００３６】
前記トランジスタＴｐ４，Ｔｎ４のドレインは互いに接続されてノードＮ４が構成され、そのノードＮ４はＰチャネルＭＯＳトランジスタＴｐ５と、前記トランジスタＴｎ５のゲートに接続される。
【００３７】
前記トランジスタＴｐ５のソースは電源Ｖｃｃに接続され、ドレインはノードＮ３に接続される。前記ノードＮ４は、ＰチャネルＭＯＳトランジスタＴｐ６のドレインに接続され、同トランジスタＴｐ６のソースは電源Ｖｃｃに接続され、ゲートにはリセット信号・バーＲＳＴが入力される。
【００３８】
このように構成された試験モード設定回路１１では、電源Ｖｃｃ、電源Ｖｓｓの投入時には一定時間Ｌレベルとなるリセット信号・バーＲＳＴが入力される。すると、ノードＮ４がＨレベルにリセットされ、トランジスタＴｐ５がオフされるとともに、トランジスタＴｎ５がオンされる。
【００３９】
この状態で、電源Ｖｃｃレベルの上昇にともなってトランジスタＴｎ１がオンされると、ノードＮ１がＬレベルとなり、次いでノードＮ２がＨレベルとなってトランジスタＴｎ３がオンされると、出力信号ＭはＬレベルにリセットされ、出力信号・バーＭはＨレベルにリセットされる。
【００４０】
通常モード時には、出力制御信号・バーＯＥは電源Ｖｃｃと電源Ｖｓｓの電位の間で振幅する信号である。すると、トランジスタＴｐ１のソース電位は、そのゲート電位より低くなるので、同トランジスタＴｐ１はオフ状態に維持される。また、トランジスタＴｎ１は電源Ｖｃｃ、電源Ｖｓｓの供給に基づいてオン状態に維持されるので、ノードＮ１はＬレベルに維持される。
【００４１】
ノードＮ１がＬレベルとなると、トランジスタＴｐ２がオンされるとともに、トランジスタＴｎ２がオフされて、ノードＮ２はＨレベルとなる。ノードＮ２がＨレベルとなると、トランジスタＴｐ３がオフされるとともに、トランジスタＴｎ３がオンされて、ノードＮ３はＬレベルに維持される。
【００４２】
すると、トランジスタＴｐ４がオンされて、ノードＮ４がＨレベルとなり、リセット信号・バーＲＳＴがＨレベルとなってトランジスタＴＰ６がオフされても、トランジスタＴｎ５がオン状態に維持される。
【００４３】
従って、通常動作時には試験モード信号ＭはＬレベルとなり、試験モード信号・バーＭはＨレベルとなる。
試験モードを設定するために、外部端子・バーｏｅから、入力信号・バーＯＥとして、電源ＶｃｃよりダイオードＤ１のしきい値とトランジスタＴｐ１のしきい値分以上高い電位が供給されると、トランジスタＴｐ１がオンされ、トランジスタＴｎ１に十分なオン電流が供給されると、ノードＮ１がＨレベルとなる。
【００４４】
ノードＮ１がＨレベルとなると、ノードＮ２がＬレベルとなり、ノードＮ３がＨレベルとなる。また、ノードＮ４はＬレベルとなって、トランジスタＴｐ５がオンされ、トランジスタＴｎ５がオフされて、ノードＮ３はＨレベルにラッチされる。
【００４５】
従って、試験モード時には出力信号ＭはＨレベルとなり、出力信号・バーＭはＬレベルとなる。
このような試験モード設定回路１１は、試験モードを設定する出力信号Ｍ，バーＭのラッチ機能を備えているので、一旦、試験モードの出力信号Ｍ，バーＭが設定された後は、電源Ｖｃｃ，電源Ｖｓｓの供給を停止しないかぎり、入力信号・バーＯＥの入力レベルが変化しても、出力信号Ｍ，バーＭが切り替わることはない。
【００４６】
そして、電源投入時には、一定時間だけＬレベルとなるリセット信号・バーＲＳＴが入力されて、ノードＮ４がＨレベルにリセットされて、ノードＮ３がＬレベルにリセットされるので、出力信号Ｍ，バーＭは通常モードを設定する信号となる。
【００４７】
なお、リセット信号・バーＲＳＴが供給されない場合は、トランジスタＴｐ５のゲートと電源Ｖｃｃとの間と、ノードＮ３と電源Ｖｓｓとの間とにそれぞれ容量Ｃ１，Ｃ２を接続する構成としても、電源投入時に出力信号Ｍ，バーＭを通常モードにリセットすることが可能である。
【００４８】
図５は、電源投入時に一定時間Ｈレベルとなるリセット信号ＲＳＴに基づいて、上記リセット動作を可能とした試験モード設定回路１１を示す。このような試験モード設定回路では、入力信号・バーＯＥに基づいて上記回路と同様な出力信号Ｍ，バーＭを出力可能である。
【００４９】
また、リセット信号ＲＳＴに換えて、容量Ｃ３，Ｃ４により、電源投入時に出力信号Ｍ，バーＭを通常モードにリセットすることが可能である。
前記試験モード設定回路１１に前記リセット信号ＲＳＴ，バーＲＳＴを供給する初期設定回路１２を図６に示す。
【００５０】
電源Ｖｃｃと電源Ｖｓｓ間に抵抗Ｒ２，Ｒ３が直列に接続され、抵抗Ｒ３には容量Ｃ５が並列に接続される。
前記抵抗Ｒ２，Ｒ３間は、ＮチャネルＭＯＳトランジスタＴｎ７のゲートに接続され、同トランジスタＴｎ７のドレインは電源Ｖｃｃに接続され、ソースは抵抗Ｒ４を介して電源Ｖｓｓに接続される。前記抵抗Ｒ４には、容量Ｃ６が並列に接続される。
【００５１】
前記トランジスタＴｎ７のソースは、ＮチャネルＭＯＳトランジスタＴｎ８のゲートに接続され、同トランジスタＴｎ８のドレインは抵抗Ｒ５を介して電源Ｖｃｃに接続される。また、前記トランジスタＴｎ８のソースは、抵抗Ｒ６を介して電源Ｖｓｓに接続され、前記抵抗Ｒ５には容量Ｃ７が並列に接続される。
【００５２】
前記トランジスタＴｎ８のドレインは、インバータ回路１６ｂに入力され、そのインバータ回路１６ｂからリセット信号・バーＲＳＴが出力される。また、インバータ回路１６ｂの出力信号がインバータ回路１６ｃで反転されて、リセット信号ＲＳＴとして出力される。
【００５３】
このように構成された初期設定回路１２は、電源Ｖｃｃ，電源Ｖｓｓを投入すると、まず抵抗Ｒ５及び容量Ｃ７を介してインバータ回路１６ｂの入力電位が速やかに上昇し、同インバータ回路１６ｂの出力信号がＬレベルとなる。従って、リセット信号ＲＳＴはＨレベルとなり、リセット信号・バーＲＳＴはＬレベルとなる。
【００５４】
また、トランジスタＴｎ７のゲート電圧は、抵抗Ｒ２，Ｒ３及び容量Ｃ５による時定数により電源Ｖｃｃレベルの上昇より遅延して上昇する。すると、トランジスタＴｎ７はその時定数による遅延時間後にオンされる。
【００５５】
トランジスタＴｎ７がオンされると、トランジスタＴｎ８のゲート電圧の上昇は、抵抗Ｒ４及び容量Ｃ６による時定数に基づいて遅延する。そして、その遅延時間後にトランジスタＴｎ８がオンされる。
【００５６】
トランジスタＴｎ８がオンされると、インバータ回路１６ｂの入力電圧の低下は、抵抗Ｒ５及び容量Ｃ７の時定数により遅延する。そして、その遅延時間後にインバータ回路１６ｂの入力電圧がＬレベルとなり、リセット信号ＲＳＴはＬレベル、リセット信号・バーＲＳＴはＨレベルとなる。
【００５７】
従って、この初期設定回路１２は、電源電源Ｖｃｃ、電源Ｖｓｓの投入に基づいてリセット信号ＲＳＴはＨレベル、リセット信号・バーＲＳＴはＬレベルとなり、前記各遅延時間が経過した後に、リセット信号ＲＳＴはＬレベル、リセット信号・バーＲＳＴはＨレベルとなる。
【００５８】
前記ＯＥバッファ回路１３は、出力制御信号・バーＯＥの入力に基づいて、出力制御信号ＯＥ，バーＯＥを出力する。そして、出力制御信号ＯＥはＮＡＮＤ回路１７ａに入力され、出力制御信号・バーＯＥは各入出力端子Ｉ／Ｏ毎に設けられる入力バッファ回路１４に入力される。
【００５９】
前記入力バッファ回路１４は、前記試験モード信号Ｍ，バーＭと、入出力端子Ｉ／Ｏから入力データＤｉｎとが入力され、その入力データＤｉｎに基づく書き込みデータＤ，バーＤを内部回路に出力する。
【００６０】
前記入力バッファ回路１４の具体的構成を図７に従って説明する。ＰチャネルＭＯＳトランジスタＴｐ１１ ，Ｔｐ１２ 及びＮチャネルＭＯＳトランジスタＴｎ１１ ，Ｔｎ１２ は、ＮＯＲ回路を構成し、試験モード設定信号Ｍと、入力データＤｉｎがともにＬレベルとなったとき、ノードＮ５がＨレベルとなる。
【００６１】
ＰチャネルＭＯＳトランジスタＴｐ１３ ，Ｔｐ１４ 及びＮチャネルＭＯＳトランジスタＴｎ１３ ，Ｔｎ１４ は、ＮＯＲ回路を構成し、試験モード設定信号・バーＭと、出力制御信号・バーＯＥがともにＬレベルとなったとき、ノードＮ６がＨレベルとなる。
【００６２】
ＰチャネルＭＯＳトランジスタＴｐ１５ ，Ｔｐ１６ 及びＮチャネルＭＯＳトランジスタＴｎ１５ ，Ｔｎ１６ は、ＮＡＮＤ回路を構成し、ノードＮ５，Ｎ６がともにＨレベルとなったとき、ノードＮ７がＬレベルとなる。
【００６３】
そして、ノードＮ７が書き込みデータＤとして出力され、ノードＮ７がインバータ回路１６ｄで反転されて、書き込みデータ・バーＤとして出力される。
このような入力バッファ回路では、試験モード設定信号ＭがＬレベルとなり、同・バーＭがＨレベルとなると、入力データＤｉｎに基づく相補信号が、書き込みデータＤ，バーＤとして出力される。
【００６４】
また、試験モード設定信号ＭがＨレベルとなり、同・バーＭがＬレベルとなると、出力制御信号・バーＯＥに基づく相補信号が、書き込みデータＤ，バーＤとして出力される。
【００６５】
さて、上記のように構成された試験回路の動作を説明する。電源Ｖｃｃ、電源Ｖｓｓを投入すると、初期設定回路１２から出力されるリセット信号ＲＳＴ，バーＲＳＴに基づいて、試験モード設定回路１１の出力信号ＭはＬレベル、同・バーＭはＨレベルとなる。
【００６６】
次いで、通常レベルの出力制御信号・バーＯＥが入力されれば、試験モード設定回路１１の出力信号Ｍ，バーＭは上記レベルに維持される。すると、図３に示す等価回路では、スイッチ・バーＳＷは導通するとともに、スイッチＳＷは不導通となり、スイッチＯＥ，バーＯＥは、出力制御信号・バーＯＥに基づいていずれか一方が導通する。
【００６７】
すなわち、入力バッファ回路１４及び出力バッファ回路１５は、出力制御信号・バーＯＥに基づいて制御される。そして、書き込み動作時には入出力端子Ｉ／Ｏから入力される入力データＤｉｎが入力バッファ回路１４を介して書き込みデータＤ，バーＤとして内部回路に入力され、読み出し動作時には、内部回路から読みだされた読み出しデータＳ，バーＳが出力バッファ回路１５を介して入出力端子Ｉ／Ｏから出力される。
【００６８】
一方、外部端子・バーｏｅから、入力信号・バーＯＥとして、電源ＶｃｃよりダイオードＤ１のしきい値とトランジスタＴｐ１のしきい値分以上高い電位が供給されると、試験モード設定回路１１の出力信号ＭはＨレベル、同・バーＭはＬレベルとなる。
【００６９】
すると、図３に示す等価回路において、スイッチＳＷは導通するとともに、スイッチ・バーＳＷは不導通となる。すなわち、外部端子・バーｏｅから入力される入力信号・バーＯＥが入力バッファ回路１４を介して、書き込みデータＤ，バーＤとして内部回路に入力され、内部回路から読みだされた読み出しデータＳ，バーＳが出力バッファ回路１５を介して、入出力端子Ｉ／Ｏから出力される。
【００７０】
以上のようにこの試験回路では、入力信号・バーＯＥとして、所定の高電位を供給することにより、試験モードを設定することができる。試験モードを設定すれば、外部端子・バーｏｅから入力信号・バーＯＥを書き込みデータＤ，バーＤとして入力することができるとともに、読み出しデータＳ，バーＳを出力バッファ回路１５から入出力端子Ｉ／Ｏを介して出力することができる。
【００７１】
また、試験モードを解除すれば、入出力端子Ｉ／Ｏから書き込みデータＤ，バーＤを入力し、読み出しデータＳ，バーＳを入出力端子Ｉ／Ｏから出力することができる。
【００７２】
この試験回路を搭載したメモリは、試験モードを設定することにより、入出力端子Ｉ／Ｏを出力端子として使用し、通常モードでは出力制御信号・バーＯＥを入力するための外部端子・バーｏｅを入力データＤｉｎの入力端子として使用することができるので、入力端子と出力端子とを独立させて動作試験を行うことができる。
【００７３】
従って、その動作試験は、試験装置との間のケーブルによる遅延に関わらず、高周波数で行うことができるとともに、このような動作試験をパッケージング後に行うことができる。
【００７４】
前記試験モード設定回路１１は、図８に示す構成とすることもできる。この試験モード設定回路１１は、入力信号・バーＯＥが試験設定検出回路１８に入力される。その試験設定検出回路１８の出力信号は、データラッチ回路１９にクロック信号ＣＬＫとして入力され、インバータ回路１６ｅを介してクロック信号・バーＣＬＫとして入力される。
【００７５】
前記データラッチ回路１９の出力信号ＯＵＴは、試験モード設定信号Ｍとして出力され、インバータ回路１６ｆを介して同・バーＭとして出力される。そして、試験モード設定信号・バーＭが、データラッチ回路１９に入力信号ＩＮとして入力される。
【００７６】
前記試験設定検出回路１８の一例を図９に示す。この試験設定回路１８の入力部は、図４に示す前記試験モード設定回路１１の入力部と同一構成であり、入力信号・バーＯＥが電源Ｖｃｃ以上の所定の電位以上となったとき、ノードＮ８の電位が上昇する。
【００７７】
前記ノードＮ８は容量Ｃ８を介して電源Ｖｓｓに接続されるとともに、インバータ回路１６ｇの入力端子に接続される。そして、インバータ回路１６ｇから出力信号ＯＵＴが出力される。
【００７８】
このような試験設定検出回路１８は、通常レベルの入力信号・バーＯＥが入力されている状態では、ノードＮ８はＬレベルとなり、出力信号ＯＵＴはＨレベルとなる。
【００７９】
入力信号・バーＯＥが、試験設定信号として電源Ｖｃｃ以上の所定の高電位が入力されると、ノードＮ８がＨレベルとなり、出力信号ＯＵＴはＬレベルとなる。このとき、容量Ｃ８は入力信号・バーＯＥに混入するノイズによるノードＮ８の変動を抑制して、出力信号ＯＵＴを安定させるように動作する。
【００８０】
図１０は、図９に示す試験設定検出回路１８の変形例である。この回路は、入力部のＰチャネルＭＯＳトランジスタＴｐ１８ のゲート及びバックゲートには、電源Ｖｃｃ以外の電源ＳＶを供給している。
【００８１】
このような構成により、入力信号・バーＯＥは、電源ＳＶより一定値以上高いレベルであれば、トランジスタＴｐ１８ がオンされるので、電源ＳＶを適宜に設定することにより、トランジスタＴｐ１８ をオンさせ得る入力信号・バーＯＥの自由度が増大する。
【００８２】
図１１は、図９に示す試験設定検出回路１８の別の変形例である。この回路は、ＰチャネルＭＯＳトランジスタＴｐ１９ のゲートが電源Ｖｃｃに接続され、同トランジスタＴｐ１９ のソースに抵抗及びダイオードを介して入力信号・バーＯＥが入力される。
【００８３】
このような構成により、ＰチャネルＭＯＳトランジスタＴｐ１９ に寄生するバイポーラトランジスタを利用して、バックゲートに寄生するベースと、ソースに寄生するエミッタとの電位差が大きくなると、同トランジスタＴｐ１９ にドレイン電流が流れることにより、図９及び図１０と同様に動作する。
【００８４】
前記データラッチ回路１９の具体的構成を図１２に示す。この回路は、電源の投入時に前記初期設定回路１２からＨレベルのリセット信号ＲＳＴと、Ｌレベルのリセット信号・バーＲＳＴが入力されるため、ＰチャネルＭＯＳトランジスタＴｐ３１ 及びＮチャネルＭＯＳトランジスタＴｎ３１ がオンされて、出力信号ＯＵＴはＨレベルとなり、入力信号ＩＮはＬレベルとなる。
【００８５】
また、前記試験設定検出回路１８の動作に基づいて、クロック信号ＣＬＫ，バーＣＬＫの初期値は、クロック信号ＣＬＫがＨレベル、クロック信号・バーＣＬＫがＬレベルとなる。
【００８６】
すると、ＰチャネルＭＯＳトランジスタＴｐ２１ ，Ｔｐ２２ はオンされて、ノードＮ１１はＨレベルとなり、ノードＮ１２はＬレベルとなる。
次いで、クロック信号ＣＬＫがＬレベル、クロック信号・バーＣＬＫがＨレベルとなると、ＰチャネルＭＯＳトランジスタＴｐ２３ がオンされることにより、ノードＮ１１がＨレベル、ノードＮ１２がＬレベルにラッチされる。
【００８７】
また、ＰチャネルＭＯＳトランジスタＴｐ２６ ，Ｔｐ２７ がオンされて、ノードＮ１３がＨレベルとなり、ＮチャネルＭＯＳトランジスタＴｐ３０ がオンされて、出力信号ＯＵＴがＬレベルとなる。すると、入力信号ＩＮがＨレベルとなる。
【００８８】
次いで、クロック信号ＣＬＫがＨレベル、クロック信号・バーＣＬＫがＬレベルに反転すると、ＮチャネルＭＯＳトランジスタＴｎ２１ ，Ｔｐ２２ がオンされて、ノードＮ１１はＬレベルとなり、ノードＮ１２はＨレベルとなる。このとき、ＮチャネルＭＯＳトランジスタＴｎ２７ はオフされ、ＰチャネルＭＯＳトランジスタＴｐ２８ ，Ｔｐ２９ がオンされているので、ノードＮ１３はＨレベルに維持される。
【００８９】
次いで、クロック信号ＣＬＫがＬレベル、クロック信号・バーＣＬＫがＨレベルに反転すると、ノードＮ１３がＬレベルに反転されて、出力信号ＯＵＴがＨレベルに反転される。
【００９０】
このような動作により、このデータラッチ回路１９はクロック信号ＣＬＫがＬレベル、クロック信号・バーＣＬＫがＨレベルに反転する毎に、出力信号ＯＵＴを反転させるように動作する。
【００９１】
図１３は、図１２に示すデータラッチ回路１９の変形例を示す。このデータラッチ回路１９は、ＰチャネルＭＯＳトランジスタＴｐ３２ 、ＮチャネルＭＯＳトランジスタＴｎ３２ にリセット信号ＲＳＴ，バーＲＳＴを入力することにより出力信号ＯＵＴをＬレベルにリセットする構成としたこと以外は、図１２に示すデータラッチ回路と同様である。
【００９２】
このように構成された試験モード設定回路１１は、入力信号・バーＯＥとして所定の高電位を供給する毎に、試験設定検出回路１８からデータラッチ回路１９に入力されるクロック信号ＣＬＫがＬレベル、同・バーＣＬＫがＨレベルとなって、データラッチ回路１９の出力信号ＯＵＴが反転される。
【００９３】
従って、所定レベルの入力信号・バーＯＥを入力する毎に、試験モード設定信号Ｍ，バーＭを反転させて、試験モードと通常モードとを交互に選択することができる。図４に示す試験モード設定回路に比して、電源の供給を遮断することなく、試験モードと通常モードとの切替えを行うことができる。
（第二の実施の形態）
図１４は、この発明を具体化した試験回路の第二の実施の形態を示す。この実施の形態は、試験モード時には入出力端子Ｉ／Ｏを入力データＤｉｎを入力するための入力端子として使用し、外部端子・バーｏｅを試験結果の出力端子として使用するものである。外部端子・バーｏｅは、通常モード時には出力制御信号・バーＯＥが入力される端子である。
【００９４】
図１４に示す試験回路の等価回路を図１５に示す。スイッチＳＷは、試験モード時に導通し、スイッチ・バーＳＷは試験モード時に不導通となる。スイッチ・バーＯＥは、出力制御信号・バーＯＥに基づいて開閉される。
【００９５】
図１４において、試験モード設定回路１１、初期設定回路１２、ＯＥバッファ回路１３及び出力バッファ回路１５の構成は、前記実施の形態と同様であるのでその説明を省略する。
【００９６】
前記試験モード設定回路１１の出力信号Ｍは、ＮＡＮＤ回路１７ｂに入力される。試験モード設定回路１１の出力信号・バーＭは、エラー検出回路２２のアップロード用回路２０ａと、ＮＯＲ回路２１と、エラー検出回路２２に入力される。
【００９７】
前記アップロード用回路２０ａの出力信号は、前記ＮＡＮＤ回路１７ｂと、前記ＮＯＲ回路２１とに入力される。
前記ＮＡＮＤ回路１７ｂの出力信号は、インバータ回路２０ｂを介してＮチャネルＭＯＳトランジスタＴｎ３３ のゲートに入力され、前記ＮＯＲ回路２１の出力信号は、ＮチャネルＭＯＳトランジスタＴｎ３４ のゲートに入力される。
【００９８】
また、前記トランジスタＴｒ３３ をＰチャネルＭＯＳトランジスタに置き換えて、インバータ回路２０ｂを省略してもよい。
前記トランジスタＴｎ３３ のドレインは電源Ｖｃｃに接続され、ソースは前記トランジスタＴｎ３４ のドレインに接続される。前記トランジスタＴｎ３４ のソースは電源Ｖｓｓに接続される。
【００９９】
そして、前記トランジスタＴｎ３２ ，Ｔｎ３３ の接続点であるノードＮ１４が、外部端子・バーｏｅに接続される。
前記ＯＥバッファ回路１３の出力信号ＯＥは、ＮＡＮＤ回路１７ｃの一方の入力端子に入力され、同ＮＡＮＤ回路１７ｃの他方の入力端子には、前記試験モード設定回路１１の出力信号・バーＭが入力される。
【０１００】
前記ＮＡＮＤ回路１７ｃの出力信号は、入出力端子Ｉ／Ｏ毎に設けられる前記各出力バッファ回路１５に出力される。
入出力端子Ｉ／Ｏに入力される入力データＤｉｎは、入力バッファ回路２３を介して書き込みデータＤ，バーＤとして内部回路に出力される。また、書き込みデータＤは、前記エラー検出回路２２にも入力される。
【０１０１】
内部回路から読みだされて出力バッファ回路１５に入力される読み出しデータＳ，バーＳのうち、読み出しデータＳは前記エラー検出回路２２にも入力される。そして、エラー検出回路２２の出力信号ＥＲは、前記インバータ回路２０ａの出力端子に出力される。
【０１０２】
前記エラー検出回路２２は、各入出力端子Ｉ／Ｏ毎にそれぞれ設けられ、その出力信号ＥＲはそれぞれ前記インバータ回路２０ａの出力端子に出力される。
前記エラー検出回路２２の具体的構成を図１６に示す。前記試験モード設定信号・バーＭは、ＰチャネルＭＯＳトランジスタＴｐ４１ とＮチャネルＭＯＳトランジスタＴｎ４２ のゲートに入力され、同トランジスタＴｐ４１ のソースは電源Ｖｃｃに接続され、同トランジスタＴｐ４１ のドレイン、すなわちノードＮ１４は、トランジスタＴｎ４２ のドレインに接続される。前記トランジスタＴｎ４２ のソースは電源Ｖｓｓに接続される。
【０１０３】
前記書き込みデータＤは、ＰチャネルＭＯＳトランジスタＴｐ４２ と、ＮチャネルＭＯＳトランジスタＴｎ４３ のゲートに入力される。前記トランジスタＴｐ４２ のソースは、前記ノードＮ１４に接続され、トランジスタＴｐ４２ のドレインは前記トランジスタＴｎ４３ のドレイン、すなわちノードＮ１６に接続される。また、前記トランジスタＴｎ４３ のソースは電源Ｖｓｓに接続される。
【０１０４】
前記読み出しデータＳは、ＰチャネルＭＯＳトランジスタＴｐ４３ と、ＮチャネルＭＯＳトランジスタＴｎ４１ のゲートに入力される。前記トランジスタＴｐ４３ のソースは、前記ノードＮ１４に接続され、トランジスタＴｐ４３ のドレインは前記トランジスタＴｎ４１ のドレイン、すなわちノードＮ１５に接続される。また、トランジスタＴｎ４１ のソースは電源Ｖｓｓに接続される。
【０１０５】
前記トランジスタＴｐ４２ のドレインは、ＰチャネルＭＯＳトランジスタＴｐ４４ 及びＮチャネルＭＯＳトランジスタＴｎ４４ ，Ｔｎ４５ を介して電源Ｖｓｓに接続される。
【０１０６】
前記トランジスタＴｐ４４ のゲートは、前記ノードＮ１５に接続され、前記トランジスタＴｎ４４ のゲートには読み出しデータＳが入力され、前記トランジスタＴｎ４５ のゲートには前記書き込みデータＤが入力される。
【０１０７】
前記トランジスタＴｐ４４ ，Ｔｎ４４ のドレイン、すなわちノードＮ１７は、ＮチャネルＭＯＳトランジスタＴｎ４８ のゲートに入力され、そのゲートはＮチャネルＭＯＳトランジスタＴｎ４６ ，Ｔｎ４７ を介して電源Ｖｓｓに接続される。
【０１０８】
前記トランジスタＴｎ４６ のゲートは、前記ノードＮ１５に接続され、前記トランジスタＴｎ４７ のゲートは、前記ノードＮ１６に接続される。
前記トランジスタＴｎ４８ は、そのソースが電源Ｖｓｓに接続されドレインから前記出力信号ＥＲが出力される。
【０１０９】
前記トランジスタＴｎ４８ のゲートは、ＰチャネルＭＯＳトランジスタＴｐ４５ を介して前記ノードＮ１５に接続され、同トランジスタＴｐ４５ のゲートは、前記ノードＮ１６に接続される。
【０１１０】
このように構成されたエラー検出回路２２は、試験モード設定回路１１の出力信号・バーＭがＨレベルとなったとき、すなわち通常モードであるとき、トランジスタＴｐ４１ はオフされ、トランジスタＴｎ４２ はオンされて、ノードＮ１４はＬレベルとなる。
【０１１１】
すると、書き込みデータＤと読み出しデータＳの反転動作により、ノードＮ１５〜Ｎ１７はすべてＬレベルとなり、トランジスタＴｎ４８ はオフされる。従って、出力信号ＥＲはハイインピーダンスとなる。
【０１１２】
試験モード設定回路１１の出力信号・バーＭがＬレベルとなったとき、すなわち試験モードであるとき、トランジスタＴｐ４１ はオンされ、トランジスタＴｎ４２ はオフされて、ノードＮ１４はＨレベルとなる。
【０１１３】
この状態で、書き込みデータＤと、読み出しデータＳとがともにＨレベルあるいはともにＬレベルのときは、ノードＮ１５，Ｎ１６はともにＬレベルあるいはともにＨレベルとなる。
【０１１４】
すると、ノードＮ１７はＬレベルとなり、トランジスタＴｎ４８ はオフされて、出力信号ＥＲはハイインピーダンスとなる。
一方、書き込みデータＤと、読み出しデータＳとの一方がＨレベル、他方がＬレベルとなると、ノードＮ１５，Ｎ１６は、一方がＨレベル、他方がＬレベルとなる。
【０１１５】
すると、ノードＮ１７はＨレベルとなって、トランジスタＴｎ４８ はオンされ、出力信号ＥＲはＬレベルとなる。
なお、トランジスタＴｎ４８ のサイズは、前記アップロード回路２０ａを構成するトランジスタのサイズより十分に大きく設定され、出力信号ＥＲがＬレベルとなれば、インバータ回路２０ａの出力レベルは強制的にＬレベルとなる。
【０１１６】
次に、上記のように構成された試験回路の動作を説明する。試験モード設定回路１１の出力信号ＭがＬレベル、出力信号・バーＭがＨレベルとなって、通常モードが設定されると、ＮＡＮＤ回路１７ｃの出力信号は、外部端子に入力される出力制御信号・バーＯＥと同相となる。
【０１１７】
従って、内部回路及び出力バッファ回路１５は、出力制御信号・バーＯＥに基づいて、書き込みモードあるいは読み出しモードのいずれかとなる。
また、ＮＡＮＤ回路１７ｂの出力信号はＨレベルとなって、インバータ回路２０ｂの出力信号はＬレベルとなり、ＮＯＲ回路２１の出力信号はＬレベルとなる。
【０１１８】
従って、トランジスタＴｎ３３ ， Ｔｎ３４ はともにオフされて、そのノードＮ１４はハイインピーダンスとなる。また、エラー検出回路２２の出力信号ＥＲは、ハイインピーダンスとなる。
【０１１９】
この結果、通常モード時には、図１５に示す等価回路において、スイッチＳＷが不導通となり、スイッチ・バーＳＷが導通する状態となる。そして、出力制御信号・バーＯＥに基づいて書き込みモード及び読み出しモードが設定され、書き込みモード時には入出力端子Ｉ／Ｏに入力される入力データＤｉｎが入力バッファ回路２３から内部回路に書き込みデータＤ，バーＤとして入力される。
【０１２０】
また、読み出し動作時には内部回路から読みだされた読み出しデータＳ，バーＳが、出力バッファ回路１５を介して入出力端子Ｉ／Ｏに出力される。
試験モード設定回路１１の出力信号ＭがＨレベル、出力信号・バーＭがＬレベルとなって、試験モードが設定されると、ＮＡＮＤ回路１７ｃの出力信号は、Ｈレベルに固定され、出力バッファ回路１５は不活性状態となって、その動作が停止される。エラー検出回路２２は、試験モード設定回路１１のＬレベルの出力信号・バーＭに基づいて活性化される。
【０１２１】
また、アップロード回路２０ａの出力信号はＨレベルとなり、ＮＡＮＤ回路１７ｂの出力信号はＬレベル、インバータ回路２０ｂの出力信号はＨレベルとなって、トランジスタＴｎ３３ はオンされる。
【０１２２】
また、ＮＯＲ回路２１の出力信号はＬレベルとなり、トランジスタＴｎ３４ はオフされる。従って、ノードＮ１４はＨレベルとなる。
動作試験により、入出力端子Ｉ／Ｏから入力バッファ回路２３に入力データＤｉｎを入力し、その入力データＤｉｎに基づく書き込みデータＤ，バーＤが内部回路に書き込まれ、その書き込みデータＤ，バーＤに基づく読み出しデータＳ，バーＳが出力される。
【０１２３】
エラー検出回路２２は、書き込みデータＤと、読み出しデータＳとがともにＨレベルあるいはともにＬレベルであると、その出力信号ＥＲがハイインピーダンスに維持される。従って、書き込みデータＤと、読み出しデータＳとが一致したとき、すなわち内部回路が正常に動作しているとき、外部端子・バーｏｅにＨレベルの信号が出力される。
【０１２４】
また、書き込みデータＤと、読み出しデータＳとの一方がＨレベル、他方がＬレベルとなると、エラー検出回路２２の出力信号ＥＲはＬレベルとなる。
すると、アップロード回路２０ａの出力端子レベルは強制的にＬレベルとなり、ＮＡＮＤ回路１７ｂの出力信号はＨレベル、インバータ回路２０ｂの出力信号はＬレベルとなり、ＮＯＲ回路２１の出力信号はＨレベルとなる。
【０１２５】
従って、ノードＮ１４はＬレベルとなり、書き込みデータＤと、読み出しデータＳとが一致しないとき、すなわち内部回路が正常に動作していないとき、外部端子・バーｏｅにＬレベルの信号が出力される。
【０１２６】
このような動作により、試験モード時には、図１５に示す等価回路において、スイッチＳＷが導通し、スイッチ・バーＳＷが不導通となる。そして、エラー検出回路２２に相当するＥＯＲ回路の出力信号のいずれか一つがＬレベルとなると、外部端子・バーｏｅにＬレベルのエラー検出信号ＥＲが出力される。
【０１２７】
以上のようにこの試験回路では、入力信号・バーＯＥとして、所定の高電位を供給することにより、試験モードを設定することができる。試験モードを設定すれば、入出力端子Ｉ／Ｏから入力データＤｉｎを入力して書き込み及び読み出し動作を行い、書き込みデータＤと、読み出しデータＳとが一致するか否かをエラー検出回路２２で検出して、エラー検出信号ＥＲを外部端子・バーｏｅに出力することができる。
【０１２８】
また、試験モードを解除すれば、入出力端子Ｉ／Ｏから書き込みデータＤ，バーＤを入力し、読み出しデータＳ，バーＳを入出力端子Ｉ／Ｏから出力することができる。
【０１２９】
この試験回路を搭載したメモリは、試験モードを設定することにより、入出力端子Ｉ／Ｏを入力端子として使用し、通常モードでは出力制御信号・バーＯＥを入力するための外部端子・バーｏｅを出力端子として使用することができるので、入力端子と出力端子とを独立させて動作試験を行うことができる。
【０１３０】
従って、その動作試験は、試験装置との間のケーブルによる遅延に関わらず、高周波数で行うことができるとともに、このような動作試験をパッケージング後に行うことができる。
（第三の実施の形態）
図１７は、この発明を具体化した試験回路の第三の実施の形態を示す。この実施の形態は、試験モード時には隣接する二つの入出力端子Ｉ／Ｏの一方を入力データＤｉｎを入力するための入力端子として使用し、他方を読み出しデータの出力端子として使用するものである。
【０１３１】
試験モード設定回路１１ａは、二組の相補出力信号Ｍ１，バーＭ１，Ｍ２，バーＭ２を出力する。初期設定回路１２は、前記実施の形態と同様である。
ＯＥバッファ回路１３ａは、出力制御信号・バーＯＥと、試験モード信号・バーＭが入力される。試験モード信号・バーＭは、前記試験モード設定回路１１ａの出力信号・バーＭ１，バーＭ２のいずれがＬレベルとなったときＬレベルとなる信号である。
【０１３２】
そして、ＯＥバッファ回路１３ａは試験モード信号・バーＭがＨレベルのとき、出力制御信号ＯＥ，バーＯＥを出力し、試験モード信号・バーＭがＬレベルのとき、Ｈレベルの出力制御信号ＯＥと、Ｌレベルの出力制御信号・バーＯＥとを出力する。
【０１３３】
前記試験モード設定回路１１ａの出力信号Ｍ１，Ｍ２は、それぞれＮＯＲ回路２４ａ，２４ｂの一方の入力端子に入力される。前記ＮＯＲ回路２４ａ，２４ｂの他方の入力端子には、前記ＯＥバッファ回路１３ａから出力される出力制御信号・バーＯＥが入力される。
【０１３４】
前記ＮＯＲ回路２４ａ，２４ｂの出力信号は、隣り合う入出力端子Ｉ／Ｏ、すなわち偶数番の入出力端子Ｉ／Ｏと、奇数番の入出力端子Ｉ／Ｏに接続される出力バッファ回路１５にそれぞれ出力される。前記出力バッファ回路１５は、ＮＯＲ回路２４ａ，２４ｂの出力信号がＨレベルとなったとき、活性化される。
【０１３５】
前記偶数番及び奇数番の入出力端子Ｉ／Ｏに入力される入力データＤｉｎは、共通の入力バッファ回路２５に入力される。また、前記入力バッファ回路２５には、前記試験モード設定回路１１ａの出力信号Ｍ１，Ｍ２が入力される。
【０１３６】
前記試験モード設定回路１１ａを図１９（ａ）に従って説明する。試験設定検出回路１８、データラッチ回路１９ａ，１９ｂは、図８において使用する回路と同様である。
【０１３７】
試験設定検出回路１８の出力信号は、初段のデータラッチ回路１９ａにクロック信号として入力され、かつインバータ回路２６ａを介してクロック信号・バーＣＬＫとして入力される。
【０１３８】
データラッチ回路１９ａの出力信号は、前記出力信号Ｍ１として出力され、インバータ回路２６ｂを介して、前記出力信号・バーＭ１として出力される。
また、前記出力信号Ｍ１は、データラッチ回路１９ｂにクロック信号ＣＬＫとして入力され、前記出力信号・バーＭは、データラッチ回路１９ｂにクロック信号・バーＣＬＫとして入力される。
【０１３９】
データラッチ回路１９ｂの出力信号は、クロック信号Ｍ２として出力され、インバータ回路２６ｃを介してクロック信号・バーＣＬＫとして出力される。
また、データラッチ回路１９ａ，１９ｂには、電源投入時に初期設定回路１２からリセット信号ＲＳＴ，バーＲＳＴが入力される。
【０１４０】
このように構成された試験モード設定回路１１ａは、図１９（ｂ）に示す出力信号Ｍ１，Ｍ２を出力する。すなわち、電源の投入時にはリセット信号ＲＳＴ，バーＲＳＴにより、出力信号Ｍ１，Ｍ２はＬレベルとなる。
【０１４１】
次いで、試験設定検出回路１８に、試験モードを設定するための所定レベルの入力信号・バーＯＥが入力されて、試験設定検出回路１８の出力信号がＬレベルとなると、データラッチ回路１９ａの出力信号Ｍ１がＨレベルとなり、データラッチ回路１９ｂの出力信号Ｍ２はＬレベルに維持される。
【０１４２】
次いで、試験設定検出回路１８の出力信号が再度Ｌレベルとなると、データラッチ回路１９ａの出力信号Ｍ１がＬレベルに反転し、そのＬレベルの出力信号Ｍ１によりデータラッチ回路１９ｂの出力信号Ｍ２がＨレベルとなる。
【０１４３】
次いで、試験設定検出回路１８の出力信号が再度Ｌレベルとなると、データラッチ回路１９ａの出力信号Ｍ１がＨレベルに反転し、データラッチ回路１９ｂの出力信号Ｍ２がＨレベルに維持される。
【０１４４】
次いで、試験設定検出回路１８の出力信号が再度Ｌレベルとなると、データラッチ回路１９ａの出力信号Ｍ１がＬレベルに反転し、そのＬレベルの出力信号Ｍ１によりデータラッチ回路１９ｂの出力信号Ｍ２がＬレベルに反転されて、初期状態に復帰する。そして、試験設定検出回路１８の出力信号がＬレベルとなる毎に、上記動作が繰り返される。
【０１４５】
このような動作により、出力信号Ｍ１，Ｍ２がともにＬレベルとなると、通常モードが設定され、出力信号Ｍ１，Ｍ２のいずれか一方がＨレベル、他方がＬレベルとなると、試験モードが設定される。
【０１４６】
前記試験モード設定回路１１ａは、図２０（ａ）に示す構成とすることもできる。この試験モード設定回路１１ａは、試験設定検出回路１８の出力信号及びインバータ回路２６ａの出力信号が、データラッチ回路１９ａ，１９ｂにクロック信号ＣＬＫ，バーＣＬＫとして並列に入力される。
【０１４７】
インバータ回路２６ｂの出力信号・バーＭ１がＮＡＮＤ回路２７に入力され、そのＮＡＮＤ回路２７の出力信号がインバータ回路２６ｄを介してデータラッチ回路１９ｂに入力される。そして、インバータ回路２６ｃの出力信号・バーＭ２が前記ＮＡＮＤ回路２７に出力され、その他の構成は、図１９（ａ）に示す試験モード検出回路と同様である。
【０１４８】
このように構成された試験モード設定回路１１ａは、図２０（ｂ）に示す出力信号Ｍ１，Ｍ２を出力し、試験設定検出回路１８の出力信号がＬレベルとなる毎に、図１９（ｂ）と同様な出力信号Ｍ１，Ｍ２を出力する。
【０１４９】
前記試験モード設定回路１１ａは、図２１（ａ）に示す構成とすることもできる。この試験モード設定回路１１ａは、データラッチ回路１９ａの出力信号をデータラッチ回路１９ｂに入力し、データラッチ回路１９ｂの出力信号をインバータ回路２６ｃを介してデータラッチ回路１９ａに入力する構成以外は、前記図２０（ａ）と同様である。
【０１５０】
このように構成された試験モード設定回路１１ａは、試験設定検出回路１８の出力信号がＬレベルとなる毎に、図２１（ｂ）に示す出力信号Ｍ１，Ｍ２を出力する。
【０１５１】
前記入力バッファ回路２５の具体的構成を図２２に示す。偶数番の入出力端子Ｉ／Ｏと、奇数番の入出力端子Ｉ／Ｏからそれぞれ入力データＤｉｎが入力され、前記試験モード設定回路１１ａの出力信号Ｍ１，Ｍ２が入力される。
【０１５２】
このような構成により、試験モード設定回路Ｍ１，Ｍ２がともにＬレベルのときは、偶数番及び奇数番の入力データＤｉｎが、偶数番及び奇数番の書き込みデータＤ，バーＤとして出力される。
【０１５３】
試験モード設定回路Ｍ１がＨレベル、同Ｍ２がＬレベルのときは、奇数番の入力データＤｉｎのみが、偶数番の書き込みデータＤ，バーＤとして出力される。このとき、奇数番の書き込みデータＤはＬレベル、同・バーＤはＨレベルに固定される。
【０１５４】
試験モード設定回路Ｍ１がＬレベル、同Ｍ２がＨレベルのときは、偶数番の入力データＤｉｎのみが、奇数番の書き込みデータＤ，バーＤとして出力される。このとき、奇数番の書き込みデータＤはＬレベル、同・バーＤはＨレベルに固定される。
【０１５５】
図１７に示す試験回路の等価回路を図１８に示す。スイッチＳＷ１は、試験モード設定回路の出力信号Ｍ１がＨレベルのとき導通し、スイッチ・バーＳＷ１は出力信号Ｍ１がＬレベルのとき導通する。
【０１５６】
スイッチＳＷ２は、試験モード設定回路の出力信号Ｍ２がＨレベルのとき導通し、スイッチ・バーＳＷ２は出力信号Ｍ２がＬレベルのとき導通する。スイッチＯＥは、出力制御信号・バーＯＥに基づいて開閉される。
【０１５７】
このように構成された試験回路では、試験モード設定回路１１ａの出力信号Ｍ１，Ｍ２をともにＬレベルとすると、ＮＯＲ回路２４ａ，２４ｂから、出力制御信号・バーＯＥを反転させた信号が奇数番及び偶数番の出力バッファ回路１５に出力される。この状態では、各出力バッファ回路１５は、出力制御信号・バーＯＥに基づいて、読み出しモード時に活性化される。
【０１５８】
また、入力バッファ回路２５は、奇数番の入出力端子Ｉ／Ｏに入力される入力データＤｉｎと、偶数番の入出力端子Ｉ／Ｏに入力される入力データＤｉｎとをそれぞれ書き込みデータＤ，バーＤとして出力する。
【０１５９】
従って、この状態では、図１８に示す等価回路において、スイッチＳＷ１，ＳＷ２が不導通となり、スイッチ・バーＳＷ１，バーＳＷ２が導通し、スイッチＯＥが出力制御信号に基づいて開閉される状態となって、通常の書き込み及び読み出し動作が可能となる。
【０１６０】
試験モード設定回路１１ａの出力信号Ｍ１をＨレベル、同Ｍ２をＬレベルとすると、ＮＯＲ回路２４ａの出力信号はＬレベルとなって、偶数番の入出力端子Ｉ／Ｏに接続される出力バッファ回路１５が不活性化される。
【０１６１】
また、ＮＯＲ回路２４ｂの出力信号は、出力制御信号・バーＯＥの反転信号を出力し、奇数番の入出力端子Ｉ／Ｏに接続される出力バッファ回路１５が読み出しモード時に活性化される。
【０１６２】
入力バッファ回路２５は、偶数番の入出力端子Ｉ／Ｏに入力された書き込みデータＤｉｎを奇数番の書き込みデータＤ，バーＤとして内部回路に出力する。
従って、このモードでは、偶数番の入出力端子Ｉ／Ｏに入力された書き込みデータＤｉｎに基づいて書き込み動作が行われ、その書き込み動作により書き込まれたデータが、続いて行われる読み出し動作により読み出しデータＳとして読みだされ、奇数番の出力バッファ回路１５から出力される。
【０１６３】
このとき、図１８に示す等価回路において、スイッチＳＷ１，バーＳＷ２は導通し、スイッチ・バーＳＷ１，ＳＷ２は不導通となる。
試験モード設定回路１１ａの出力信号Ｍ１をＬレベル、同Ｍ２をＨレベルとすると、ＮＯＲ回路２４ｂの出力信号はＬレベルとなって、奇数番の入出力端子Ｉ／Ｏに接続される出力バッファ回路１５が不活性化される。
【０１６４】
また、ＮＯＲ回路２４ａの出力信号は、出力制御信号・バーＯＥの反転信号を出力し、偶数番の入出力端子Ｉ／Ｏに接続される出力バッファ回路１５が読み出しモード時に活性化される。
【０１６５】
入力バッファ回路２５は、奇数番の入出力端子Ｉ／Ｏに入力された書き込みデータＤｉｎを偶数番の書き込みデータＤ，バーＤとして内部回路に出力する。
従って、このモードでは、奇数番の入出力端子Ｉ／Ｏに入力された書き込みデータＤｉｎに基づいて書き込み動作が行われ、その書き込み動作により書き込まれたデータが、続いて行われる読み出し動作により読み出しデータＳとして読みだされ、偶数番の出力バッファ回路１５から出力される。
【０１６６】
このとき、図１８に示す等価回路において、スイッチＳＷ１，バーＳＷ２は不導通となり、スイッチ・バーＳＷ１，ＳＷ２は導通する。
試験モード設定回路１１ａの出力信号Ｍ１，Ｍ２がともにＨレベルとなるときは、入力バッファ回路２５及び出力バッファ回路１５はともに不活性化されて、書き込み及び読み出し動作が不能となる。
【０１６７】
以上のようにこの試験回路では、入力信号・バーＯＥとして、所定の高電位を供給することにより、試験モードを設定することができる。試験モードを設定すれば、奇数番の入出力端子と、偶数番の入出力端子との一方を入力端子とし、他方を出力端子として内部回路の動作試験を行うことができる。従って、前記実施の形態とどうような作用効果を得ることができる。
（第四の実施の形態）
図２３は、この発明を具体化した試験回路の第四の実施の形態を示す。この実施の形態は、前記第三の実施の形態に、以下に示す構成を付加したものである。
【０１６８】
前記試験モード設定回路１１ａの出力信号Ｍ，バーＭは、ＮＯＲ回路２４ｃに入力され、そのＮＯＲ回路２４ｃの出力信号は、スイッチ回路２８ａ〜２８ｄに入力されるとともに、インバータ回路２６ｅを介してスイッチ回路２８ａ〜２８ｄに入力される。
【０１６９】
前記スイッチ回路２８ａ，２８ｄは、ＮＯＲ回路２４ｃの出力信号がＬレベルとなったとき導通し、前記スイッチ回路２８ｂ，２８ｃは、ＮＯＲ回路２４ｃの出力信号がＨレベルとなったとき導通する。
【０１７０】
エラー検出回路２２は、前記第二の実施の形態で使用したものと同一構成であり、各入出力端子Ｉ／Ｏ毎に設けられ、各入出力端子Ｉ／Ｏ毎の書き込みデータＤと、読み出しデータＳとが入力される。
【０１７１】
前記エラー検出回路２２の出力信号ＥＲは、前記スイッチ回路２８ａ，２８ｂを介して出力バッファ回路１５に入力される。
各入出力端子Ｉ／Ｏ毎の読み出しデータＳは、それぞれスイッチ回路２８ｂ，２８ｃを介して、出力バッファ回路１５に入力される。
【０１７２】
前記ＮＯＲ回路２４ｃの出力信号は、前記エラー検出回路２２に試験モード設定信号・バーＭとして入力される。また、ＮＯＲ回路２４ｃの出力信号は、アップロード用回路２６ｇに入力され、そのアップロード用回路２６ｇの出力信号は、前記スイッチ回路２８ａ，２８ｂを介して前記出力バッファ回路１５に入力される。
【０１７３】
なお、アップロード用回路２６ｇの負荷駆動能力は、エラー検出回路２２の出力段の負荷駆動能力に比して十分に小さいものとし、両者の出力論理が異なる場合には、強制的にエラー検出回路２２の出力信号がスイッチ回路２８ａ，２８ｄに出力される。
【０１７４】
この試験回路の等価回路を図２４に示す。スイッチ回路ＳＷ１，バーＳＷ１，ＳＷ２，バーＳＷ２，ＯＥの動作は、前記第三の実施の形態と同様である。ＥＮＯＲ回路は、エラー検出回路に相当する。
【０１７５】
このように構成された試験回路では、試験モード設定回路１１ａの出力信号Ｍ１，Ｍ２がともにＬレベルとなって通常モードが設定されると、ＮＯＲ回路２４ｃの出力信号はＨレベルとなる。
【０１７６】
すると、スイッチ回路２８ａ，２８ｂは不導通となり、スイッチ回路２８ｂ，２８ｃは導通する。また、エラー検出回路２２は不活性状態となり、その出力信号ＥＲはハイインピーダンスとなる。
【０１７７】
従って、この状態では各入出力端子Ｉ／Ｏに入力された入力データＤｉｎが入力バッファ回路２５を介して書き込みデータＤ，バーＤとして内部回路に入力され、内部回路から読みだされた読み出しデータＳが、出力バッファ回路１５を介して各入出力端子Ｉ／Ｏから出力される。
【０１７８】
試験モード設定回路１１ａの出力信号Ｍ１，Ｍ２の一方がＨレベル、他方がＬレベルとなって試験モードが設定されると、ＮＯＲ回路２４ｃの出力信号がＬレベルとなって、スイッチ回路２８ａ，２８ｄが導通し、スイッチ回路２８ｂ，２８ｃが不導通となる。また、アップロード用回路２６ｇの出力信号はＨレベルとなる。
【０１７９】
試験モード時には、例えば奇数番の入出力端子Ｉ／Ｏに入力された入力データＤｉｎは、入力バッファ回路２５を介して隣り合う偶数番の入出力端子Ｉ／Ｏに対応する書き込みデータＤ，バーＤとして内部回路に出力され、その書き込みデータＤと、その書き込みデータＤを読みだした読み出しデータＳが、エラー検出回路２２に出力される。
【０１８０】
エラー検出回路２２は、入力された書き込みデータＤと読み出しデータＳとが一致する場合は、ハイインピーダンスの出力信号ＥＲを信号するため、奇数番の入出力端子Ｉ／Ｏから出力される信号はＨレベルとなる。
【０１８１】
エラー検出回路２２に入力された書き込みデータＤと読み出しデータＳとが一致しない場合は、出力信号ＥＲはＬレベルとなるため、奇数番の入出力端子Ｉ／Ｏから出力される信号はＬレベルとなる。
【０１８２】
以上のようにこの試験回路では、試験モードを設定すれば、奇数番及び偶数番の一方の入出力端子Ｉ／Ｏから入力データＤｉｎを入力して書き込み及び読み出し動作を行い、書き込みデータＤと、読み出しデータＳとが一致するか否かをエラー検出回路２２で検出して、エラー検出信号ＥＲを奇数番及び偶数番の他方の入出力端子Ｉ／Ｏから出力することができる。従って、前記実施の形態と同様な作用効果を得ることができる。
【０１８３】
なお、前記各実施の形態では、出力制御信号・バーＯＥを入力するための外部端子・バーｏｅから所定の電位を供給して、試験モードを設定する構成としたが、その他の外部端子を利用することもできる。
【０１８４】
【発明の効果】
以上詳述したように、この発明は、入力信号の入力と、出力信号の出力とを共通の端子で行う入出力端子を備えた半導体集積回路装置のパッケージング後の動作試験を十分に行うことができる。
【図面の簡単な説明】
【図１】本発明の原理説明図である。
【図２】第一の実施の形態を示すブロック図である。
【図３】第一の実施の形態の等価回路図である。
【図４】試験モード設定回路を示す回路図である。
【図５】試験モード設定回路を示す回路図である。
【図６】初期設定回路を示す回路図である。
【図７】入力バッファ回路を示す回路図である。
【図８】試験モード設定回路を示す回路図である。
【図９】試験設定検出回路を示す回路図である。
【図１０】試験設定検出回路を示す回路図である。
【図１１】試験設定検出回路を示す回路図である。
【図１２】データラッチ回路を示す回路図である。
【図１３】データラッチ回路を示す回路図である。
【図１４】第二の実施の形態を示すブロック図である。
【図１５】第二の実施の形態の等価回路図である。
【図１６】エラー検出回路を示す回路図である。
【図１７】第三の実施の形態を示すブロック図である。
【図１８】第三の実施の形態の等価回路図である。
【図１９】試験モード設定回路を示す回路図である。
【図２０】試験モード設定回路を示す回路図である。
【図２１】試験モード設定回路を示す回路図である。
【図２２】入力バッファ回路を示す回路図である。
【図２３】第四の実施の形態を示すブロック図である。
【図２４】第四の実施の形態の等価回路図である。
【図２５】従来の動作試験の構成図である。
【図２６】従来の動作試験の信号波形図である。
【図２７】従来の動作試験の別の構成図である。
【符号の説明】
３１，３４ 入力バッファ回路
３２ 出力バッファ回路
３３ 内部回路
３４ Ｌ ビット線
３５ 試験回路
Ｉ／Ｏ 入出力端子
バーｏｅ 制御信号入力端子
Claims (6)
- 複数の入出力端子にそれぞれ入力バッファ回路と出力バッファ回路を接続し、複数の入力データを前記入出力端子及び入力バッファ回路を介して内部回路へ入力し、前記内部回路からの複数の出力データを前記出力バッファ回路及び前記入出力端子を介して出力し、前記内部回路と、前記入力バッファ回路及び出力バッファ回路との少なくともいずれかを制御する制御信号を、制御信号入力端子から入力バッファ回路を介して入力する半導体集積回路装置であって、
前記制御信号入力端子に入力される設定信号に基づいて、前記入出力端子及び制御信号入力端子のうち、少なくともいずれかの端子から入力データを入力し、前記入出力端子及び制御信号入力端子のうち、入力データを入力する端子以外の端子から前記出力データを出力するように、前記入力バッファ回路及び出力バッファ回路を制御する試験回路を備えたことを特徴とする半導体集積回路装置。 - 前記試験回路は、
前記設定信号に基づいて試験モード信号を出力する試験モード設定回路と、
前記試験モード信号に基づいて、前記制御信号入力端子に入力される入力データを内部回路に出力するバッファ回路と、
前記試験モード信号に基づいて、その動作を停止して、前記入出力端子を出力専用端子とする入力バッファ回路と
から構成したことを特徴とする請求項１記載の半導体集積回路装置。 - 前記試験回路は、
前記設定信号に基づいて、試験モード信号を出力する試験モード設定回路と、
前記試験モード信号に基づいて、前記入出力端子に入力される入力データを内部回路に出力する入力バッファ回路と、
前記試験モード信号に基づいて、前記出力データを前記制御信号入力端子に出力する出力バッファ回路と
から構成したことを特徴とする請求項１記載の半導体集積回路装置。 - 前記出力バッファ回路は、
前記設定信号に基づいて、入力データと出力データとが一致するか否かを検出するエラー検出回路を備えることを特徴とする請求項３記載の半導体集積回路装置。 - 前記試験回路は、
前記設定信号に基づいて、隣合う二つの入出力端子の一方から入力される入力データを他方の入出力端子からの入力データとして内部回路に出力する入力バッファ回路と、
前記一方の入出力端子に接続されて、前記設定信号に基づいて不活性化される出力バッファ回路と、
前記他方の入出力端子に接続されて、前記設定信号に基づいて活性化されて、内部回路の出力データを出力する出力バッファ回路と
から構成したことを特徴とする請求項１記載の半導体集積回路装置。 - 前記活性化される出力バッファ回路は、
前記設定信号に基づいて、入力データと出力データとが一致するか否かを検出するエラー検出回路を備えることを特徴とする請求項５記載の半導体集積回路装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26592795A JP3607760B2 (ja) | 1995-10-13 | 1995-10-13 | 半導体集積回路装置 |
| US08/728,978 US5815511A (en) | 1995-10-13 | 1996-10-11 | Semiconductor integrated circuit equipped with test circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26592795A JP3607760B2 (ja) | 1995-10-13 | 1995-10-13 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09106698A JPH09106698A (ja) | 1997-04-22 |
| JP3607760B2 true JP3607760B2 (ja) | 2005-01-05 |
Family
ID=17424027
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26592795A Expired - Lifetime JP3607760B2 (ja) | 1995-10-13 | 1995-10-13 | 半導体集積回路装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5815511A (ja) |
| JP (1) | JP3607760B2 (ja) |
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| KR100897274B1 (ko) | 2007-06-28 | 2009-05-14 | 주식회사 하이닉스반도체 | 테스트 제어 회로 및 이를 포함하는 기준 전압 생성 회로 |
| KR100907930B1 (ko) | 2007-07-03 | 2009-07-16 | 주식회사 하이닉스반도체 | 테스트 시간을 줄일 수 있는 반도체 메모리 장치 |
| KR100913960B1 (ko) | 2007-12-14 | 2009-08-26 | 주식회사 하이닉스반도체 | 빌트인 셀프 스트레스 제어 퓨즈장치 및 그 제어방법 |
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Legal Events
| Date | Code | Title | Description |
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| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040917 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20041005 |
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| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20041008 |
|
| R150 | Certificate of patent or registration of utility model |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071015 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081015 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081015 Year of fee payment: 4 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313115 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081015 Year of fee payment: 4 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081015 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091015 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091015 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101015 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101015 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111015 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111015 Year of fee payment: 7 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111015 Year of fee payment: 7 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111015 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121015 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121015 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131015 Year of fee payment: 9 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313117 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
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| R350 | Written notification of registration of transfer |
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