KR100757932B1 - 반도체 집적 회로의 테스트 신호 생성 장치 및 방법 - Google Patents

반도체 집적 회로의 테스트 신호 생성 장치 및 방법 Download PDF

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Abstract

본 발명의 반도체 집적 회로의 테스트 신호 생성 장치는, 커맨드, 어드레스 및 클럭에 대응하여 복수 비트의 테스트 모드 신호를 생성하는 커맨드 디코더, 상기 클럭과 파워 업 신호에 대응하여 복수 개의 퓨즈 인에이블 신호를 생성하는 퓨즈 제어 수단, 해당 퓨즈 인에이블 신호에 대응하여 각각의 테스트 모드 퓨즈 신호를 출력하는 복수 개의 테스트 모드 퓨즈, 상기 테스트 모드 신호 및 상기 복수 개의 테스트 모드 퓨즈 신호를 디코딩하여 복수 개의 디코딩 신호 및 복수 개의 퓨즈 디코딩 신호를 생성하는 테스트 모드 디코더, 상기 파워 업 신호의 입력에 대응하여 해당 퓨즈 디코딩 신호를 래치시켜 각각의 래치 신호를 생성하는 복수 개의 래치 수단 및 해당 디코딩 신호 및 해당 래치 신호를 조합하여 각각의 테스트 신호를 출력하는 복수 개의 신호 조합 수단을 포함하는 것을 특징으로 한다.
반도체 집적 회로, 테스트 신호, 테스트 모드 퓨즈

Description

반도체 집적 회로의 테스트 신호 생성 장치 및 방법{Apparatus and Method for Generating Test Signal in Semiconductor Integrated Circuit}
도 1은 종래의 기술에 따른 반도체 집적 회로의 테스트 신호 생성 장치의 구성을 나타낸 블록도,
도 2는 본 발명의 일 실시예에 따른 반도체 집적 회로의 테스트 신호 생성 장치의 구성을 나타낸 블록도,
도 3은 도 2에 도시한 퓨즈 제어 수단의 상세 구성도,
도 4는 도 2에 도시한 래치 수단의 상세 구성도이다.
<도면의 주요 부분에 대한 부호 설명>
10/100 : 커맨드 디코더 20/400 : 테스트 모드 디코더
30~37 : 디코딩 퓨즈 40~47/600~670 : 신호 조합 수단
200 : 퓨즈 제어 수단 300~320 : 테스트 모드 퓨즈
500~570 : 래치 수단
본 발명은 반도체 집적 회로의 테스트 신호 생성 장치 및 방법에 관한 것으 로, 보다 상세하게는 면적 마진을 증가시킨 반도체 반도체 집적 회로의 테스트 신호 생성 장치 및 방법에 관한 것이다.
일반적으로 반도체 집적 회로를 생산하기 위해서는 설계시에 활용한 시뮬레이션 결과와 실제 제품에 사용되는 칩의 동작이 다를 수 있기 때문에 테스트하는 단계가 반드시 필요하다. 실제 반도체 집적 회로의 불량률을 감소시키기 위해 많은 종류의 테스트가 실시되고 있으며, 각각의 테스트는 칩의 외부로부터 입력되는 커맨드와 어드레스의 지시에 따라 수행된다. 이를 위해 커맨드와 어드레스로부터 복수 개의 테스트 신호를 생성하기 위한 테스트 신호 생성 장치가 구비되며, 각각의 테스트 신호는 기 설정된 영역의 동작을 변화시키는 데에 사용된다. 이 때 일부의 테스트 신호는 테스트가 완료된 이후에도 지속적으로 발생해야 할 필요가 있다. 따라서 테스트 신호 생성 장치는 이와 같은 테스트 신호를 발생시키기 위하여 퓨즈 회로를 구비한다.
이하, 종래의 기술에 따른 테스트 신호 생성 장치를 첨부된 도면을 참조하여 설명하면 다음과 같다.
도 1은 종래의 기술에 따른 반도체 집적 회로의 테스트 신호 생성 장치의 구성을 나타낸 블록도로서, 3비트의 테스트 모드 신호로부터 8개의 테스트 신호를 생성하는 테스트 신호 생성 장치를 예로 들어 나타낸 것이다.
도시한 바와 같이, 종래의 기술에 따른 반도체 집적 회로의 테스트 신호 생성 장치는, 커맨드(cmd)와 어드레스(add)의 입력에 대응하여 3비트의 테스트 모드 신호(tsm<0:2>)를 생성하는 커맨드 디코더(10), 상기 테스트 모드 신호(tsm<0:2>)를 디코딩하여 8개의 디코딩 신호(dcd<0:7>)를 생성하는 테스트 모드 디코더(20), 인위적으로 테스트 신호를 생성하기 위해 구비되어 각각의 테스트 퓨즈 신호(tfs<0:7>)를 생성하는 8개의 테스트 퓨즈(30~37) 및 상기 8개의 디코딩 신호(dcd<0:7>)와 상기 8개의 테스트 퓨즈 신호(tfs<0:7>)를 각각 조합하여 각각의 테스트 신호(tst<0:7>)를 생성하는 8개의 신호 조합 수단(40~47)으로 구성된다.
상기 커맨드 디코더(10)는 상기 커맨드(cmd)와 상기 어드레스(add)로부터 상기 테스트 모드 신호(tsm<0:2>)를 생성한다. 이 때 상기 테스트 모드 신호(tsm<0:2>)는 그 조합이 의미하는 값에 따라 어느 하나의 테스트 모드에 대한 정보를 담고 있다. 이후 상기 테스트 모드 디코더(20)는 상기 테스트 모드 신호(tsm<0:2>)를 디코딩하여 상기 8개의 디코딩 신호(dcd<0:7>)를 생성한다. 이 때에는 테스트가 진행중인 단계이므로, 아직 상기 8개의 테스트 퓨즈(30~37)는 인위적으로 제어되지 않아서 로우 레벨(Low Level)의 신호를 출력하고 있는 상태이다. 각각의 신호 조합 수단(40~47)은 각각 입력되는 두 개의 신호 중 어느 하나라도 하이 레벨(High Level)인 신호가 입력되면 하이 레벨의 테스트 신호(tst<i>)를 출력하는 구조로 구성된다. 그러므로 하이 레벨의 디코딩 신호(dcd<i>)가 입력된 신호 조합 수단만이 하이 레벨로 인에이블 된 테스트 신호(tst<i>)를 출력한다. 이후 상기 인에이블 된 테스트 신호(tst<i>)는 기 할당된 영역의 동작을 변화시키는 데에 사용된다.
테스트가 종료된 이후에는 상기 8개의 디코딩 신호(dcd<0:7>)가 모두 로우 레벨이 된다. 그러나 이 때에도 지속적으로 상기 테스트 신호(tst<i>)를 인에이블 시킬 필요가 있으면, 상기 테스트 신호(tst<i>)를 출력한 신호 조합 수단과 연결된 테스트 퓨즈를 제어해야 한다. 어느 하나의 테스트 퓨즈를 제어하여 하이 레벨의 테스트 퓨즈 신호(tfs<i>)가 출력되면 이후의 신호 조합 수단은 지속적으로 해당 테스트 신호(tst<i>)를 인에이블 시켜 출력한다.
이와 같이, 종래의 기술에 따른 반도체 집적 회로의 테스트 신호 생성 장치에서는 테스트 이후에도 테스트 신호를 이용하여 각 영역의 동작을 변화시키기 위해 테스트 신호의 개수만큼의 퓨즈 회로를 구비하였다. 도 1에 도시하고 설명한 것은 편의상 8개의 테스트 신호만이 생성되는 것을 가정한 것이다. 실제로는 이보다 많은 수의 테스트 신호가 생성되고 있으며, 이에 따라 많은 수의 퓨즈 회로가 구비되고 있다.
반도체 집적 회로에 구비되는 퓨즈 회로는 레이저 등을 이용하여 제어하는 것이 일반적이다. 이처럼 인위적으로 제어되는 퓨즈 회로는 고집적화 구현에 한계가 존재하기 마련이다. 이에 따라 종래의 기술에 따른 반도체 집적 회로의 테스트 신호 생성 장치는 작지 않은 면적을 차지하였고, 반도체 집적 회로의 고집적화 구현에 걸림돌이 되어 왔다. 또한 퓨즈 회로의 구현을 위해서는 퓨즈 회로의 인위적 제어를 위해 그 상층을 비워두어야 하며 적층 구조를 형성할 수 없다. 이 또한 반도체 집적 회로의 면적 마진을 감소시키는 요인이 된다. 더욱이 많은 수의 퓨즈 회로 중 실제로 인위적 제어를 통해 활용되는 퓨즈는 그다지 많지 않음에도 불구하고, 종래의 기술에서는 테스트 신호 하나당 하나의 퓨즈 회로가 구비되어 비효율적 으로 활용되어 왔다.
이와 같이, 종래의 기술에 따른 반도체 집적 회로의 테스트 신호 생성 장치는 많은 수의 퓨즈 회로를 구비함에 따라 그 면적 마진이 감소되었고, 회로 내의 면적 활용 효율이 감소된다는 문제점을 가지고 있었다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로서, 테스트 모드 신호의 개수에 해당하는 퓨즈 회로를 구비하고 퓨즈 회로에서 출력되는 신호를 디코딩하여 테스트 신호를 생성할 수 있도록 함으로써, 총 구비되는 퓨즈 회로의 수를 감소시켜 면적 마진 및 면적 활용 효율을 증가시키는 반도체 집적 회로의 테스트 신호 생성 장치 및 방법을 제공하는 데에 그 기술적 과제가 있다.
상술한 기술적 과제를 달성하기 위한 본 발명의 반도체 집적 회로의 테스트 신호 생성 장치는, 커맨드, 어드레스 및 클럭에 대응하여 복수 비트의 테스트 모드 신호를 생성하는 커맨드 디코더; 상기 클럭과 파워 업 신호에 대응하여 복수 개의 퓨즈 인에이블 신호를 생성하는 퓨즈 제어 수단; 해당 퓨즈 인에이블 신호에 대응하여 각각의 테스트 모드 퓨즈 신호를 출력하는 복수 개의 테스트 모드 퓨즈; 상기 테스트 모드 신호 및 상기 복수 개의 테스트 모드 퓨즈 신호를 디코딩하여 복수 개의 디코딩 신호 및 복수 개의 퓨즈 디코딩 신호를 생성하는 테스트 모드 디코더; 상기 파워 업 신호의 입력에 대응하여 해당 퓨즈 디코딩 신호를 래치시켜 각각의 래치 신호를 생성하는 복수 개의 래치 수단; 및 해당 디코딩 신호 및 해당 래치 신 호를 조합하여 각각의 테스트 신호를 출력하는 복수 개의 신호 조합 수단;을 포함하는 것을 특징으로 한다.
또한 본 발명의 반도체 집적 회로의 테스트 신호 생성 장치는, 테스트 모드시 테스트 신호를 생성하기 위한 복수 비트의 테스트 모드 신호를 생성하는 커맨드 디코더; 클럭과 파워 업 신호에 대응하여 복수 개의 퓨즈 인에이블 신호를 생성하는 퓨즈 제어 수단; 해당 퓨즈 인에이블 신호에 대응하여 테스트 모드 종료 이후 테스트 신호를 생성하기 위한 테스트 모드 퓨즈 신호를 각각 출력하는 복수 개의 테스트 모드 퓨즈; 및 상기 테스트 모드 신호와 상기 복수 개의 테스트 모드 퓨즈 신호를 디코딩하는 테스트 모드 디코더;를 포함하는 것을 특징으로 한다.
그리고 본 발명의 반도체 집적 회로의 테스트 신호 생성 방법은, a) 클럭과 파워 업 신호에 대응하여 복수 개의 퓨즈 인에이블 신호를 생성하는 단계; b) 테스트 종료 이후 상기 복수 개의 퓨즈 인에이블 신호에 대응하여 복수 개의 테스트 모드 퓨즈 신호를 출력하는 단계; c) 상기 복수 개의 테스트 모드 퓨즈 신호를 디코딩하여 복수 개의 퓨즈 디코딩 신호를 생성하는 단계; d) 상기 파워 업 신호의 제어에 따라 상기 복수 개의 퓨즈 디코딩 신호를 래치시켜 복수 개의 래치 신호를 생성하는 단계; 및 e) 상기 복수 개의 래치 신호로부터 복수 개의 테스트 신호를 생성하는 단계;를 포함하는 것을 특징으로 한다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명하기로 한다.
도 2는 본 발명의 일 실시예에 따른 반도체 집적 회로의 테스트 신호 생성 장치의 구성을 나타낸 블록도로서, 3비트의 테스트 모드 신호로부터 8개의 테스트 신호를 생성하는 테스트 신호 생성 장치를 예로 들어 나타낸 것이다. 그러나 본 발명이 구현하고자 하는 바는 도면에 도시한 형태에 한정되지 않는다.
도시한 바와 같이, 상기 테스트 신호 생성 장치는 커맨드(cmd), 어드레스(add) 및 클럭(clk)에 대응하여 3비트의 테스트 모드 신호(tsm<0:2>)를 생성하는 커맨드 디코더(100), 상기 클럭(clk)과 파워 업 신호(pwrup)에 대응하여 3개의 퓨즈 인에이블 신호(fen<0:2>)를 생성하는 퓨즈 제어 수단(200), 해당 퓨즈 인에이블 신호(fen<i>)에 대응하여 각각의 테스트 모드 퓨즈 신호(tmf<i>)를 출력하는 3개의 테스트 모드 퓨즈(300~320), 상기 3개의 테스트 모드 신호(tsm<0:2>) 및 상기 3개의 테스트 모드 퓨즈 신호(tmf<0:2>)를 디코딩하여 8개의 디코딩 신호(dcd<0:7>) 및 8개의 퓨즈 디코딩 신호(fdc<0:7>)를 생성하는 테스트 모드 디코더(400), 상기 파워 업 신호(pwrup)의 입력에 대응하여 해당 퓨즈 디코딩 신호(fdc<i>)를 래치시켜 각각의 래치 신호(lat<i>)를 생성하는 8개의 래치 수단(500~570) 및 해당 디코딩 신호(dcd<i>) 및 해당 래치 신호(lat<i>)를 조합하여 각각의 테스트 신호(tst<i>)를 출력하는 8개의 신호 조합 수단(600~670)으로 구성된다.
테스트 모드시 상기 커맨드 디코더(100)는 상기 커맨드(cmd), 상기 어드레스(add) 및 상기 클럭(clk)을 입력 받아 상기 파워 업 신호(pwrup)와 상기 테스트 모드 신호(tsm<0:2>)를 생성한다. 이 때 상기 파워 업 신호(pwrup)는 상기 반도체 집적 회로의 동작이 시작되도록 지시하는 신호이고, 상기 테스트 모드 신 호(tsm<0:2>)는 그 조합이 의미하는 값에 따라 어느 하나의 테스트 모드에 대한 정보를 담는 신호이다. 이후 상기 퓨즈 제어 수단(200)은 상기 클럭(clk)과 상기 파워 업 신호(pwrup)로부터 상기 3개의 퓨즈 인에이블 신호(fen<0:2>)를 생성한다. 테스트가 진행중인 상황에서는 상기 3개의 테스트 모드 퓨즈(300~320)가 인위적으로 제어되지 않는다. 따라서 이 때 상기 3개의 테스트 모드 퓨즈(300~320)로부터 출력되는 상기 3개의 테스트 모드 퓨즈 신호(tmf<0:2>)는 모두 로우 레벨의 전위를 가진다. 상기 테스트 모드 디코더(400)는 상기 테스트 모드 신호(tsm<0:2>)를 디코딩하여 상기 8개의 디코딩 신호(dcd<0:7>)를 생성한다. 상기 8개의 신호 조합 수단(600~670)은 각각 입력되는 두 개의 신호 중 어느 하나라도 하이 레벨인 신호가 입력되면 하이 레벨의 테스트 신호(tst<i>)를 출력하는 구조로 구성된다. 그러므로 하이 레벨의 디코딩 신호(dcd<i>)가 입력된 신호 조합 수단만이 하이 레벨로 인에이블 된 테스트 신호(tst<i>)를 출력한다. 이후 상기 인에이블 된 테스트 신호(tst<i>)는 기 할당된 영역의 동작을 변화시키는 데에 사용된다.
테스트가 종료된 이후에는 상기 테스트 모드 신호(tsm<0:2>)가 로우 레벨이 된다. 그러나 이 때에도 지속적으로 상기 테스트 신호(tst<i>)를 인에이블 시킬 필요가 있으면, 상기 3개의 테스트 모드 퓨즈(300~320)를 인위적으로 제어하여 상기 테스트 모드 퓨즈 신호(tmf<0:2>)를 생성하여야 한다. 이 경우 상기 테스트 모드 디코더(400)는 상기 3개의 테스트 모드 퓨즈 신호(tmf<0:2>)를 디코딩하여 상기 8개의 퓨즈 디코딩 신호(fdc<0:7>)를 생성한다. 이후 상기 8개의 래치 수단(500~570)은 상기 파워 업 신호(pwrup)의 제어에 따라 상기 8개의 퓨즈 디코딩 신호(fdc<0:7>)를 래치시켜 상기 8개의 래치 신호(lat<0:7>)를 생성한다. 그리고 상기 8개의 신호 조합 수단(600~670)은 각각 입력되는 래치 신호(lat<i>)로부터 각각의 테스트 신호(tst<i>)를 생성한다.
즉, 종래에는 상기 테스트 모드 디코더(400)에서 출력되는 상기 8개의 디코딩 신호(dcd<0:7>)와 대응되는 신호를 생성하기 위해 퓨즈 회로를 구비하였으나, 본 발명에서는 상기 테스트 모드 디코더(400)에 입력되는 상기 3비트의 테스트 모드 신호(tsm<0:2>)와 대응되는 신호를 생성하기 위해 퓨즈 회로를 구비하였다. 따라서 본 발명을 통해 퓨즈 회로의 수를 감소시킬 수 있게 되고, 그에 따라 면적 마진을 증가시킬 수 있게 되는 것이다.
도 3은 도 2에 도시한 퓨즈 제어 수단의 상세 구성도이다.
상기 퓨즈 제어 수단(200)은 종료 제어 신호(fnc)와 파워 업 신호(pwrup)의 입력에 대응하여 종료 지시 신호(fnp)를 생성하는 종료 제어부(210), 상기 종료 지시 신호(fnp), 상기 파워 업 신호(pwrup), 리셋 신호(rst) 및 상기 클럭(clk)의 입력에 대응하여 쉬프트 제어 신호(shc)를 생성하는 쉬프트 제어부(220) 및 상기 파워 업 신호(pwrup)와 상기 쉬프트 제어 신호(shc)의 입력에 대응하여 상기 3개의 퓨즈 인에이블 신호(fen<0:2>), 상기 종료 제어 신호(fnp) 및 상기 리셋 신호(rst)를 생성하는 신호 생성부(230)로 구성된다.
여기에서 상기 종료 제어부(210)는 상기 종료 제어 신호(fnc)를 입력 받는 제 1 인버터(IV1), 상기 제 1 인버터(IV1)의 출력 신호와 상기 파워 업 신호(pwrup)의 입력에 대한 래치 구조를 형성하는 제 1 및 제 2 낸드게이트(ND1, ND2) 및 상기 제 2 낸드게이트(ND2)의 출력 신호를 반전시켜 상기 종료 지시 신호(fnp)를 출력하는 제 2 인버터(IV2)로 구성된다.
그리고 상기 쉬프트 제어부(220)는 상기 종료 지시 신호(fnp)와 상기 리셋 신호(rst)를 입력 받는 제 3 낸드게이트(ND3), 상기 제 3 낸드게이트(ND3)의 출력 신호와 상기 파워 업 신호(pwrup)에 대한 래치 구조를 형성하는 제 4 및 제 5 낸드게이트(ND4, ND5), 상기 제 5 낸드게이트(ND5)의 출력 신호와 상기 클럭(clk)을 입력 받는 제 6 낸드게이트(ND6) 및 상기 제 6 낸드게이트(ND6)의 출력 신호를 반전시켜 상기 쉬프트 제어 신호(shc)를 출력하는 제 3 인버터(IV3)로 구성된다.
또한 상기 신호 생성부(230)는 리셋 단자에 상기 파워 업 신호(pwrup)가 입력되며 상기 쉬프트 제어 신호(shc)의 제어에 따라 상기 리셋 신호(rst)를 입력 받아 퓨즈 인에이블 신호 0(fen<0>)을 출력하는 제 1 플립플롭(FF1), 리셋 단자에 상기 파워 업 신호(pwrup)가 입력되며 상기 쉬프트 제어 신호(shc)의 제어에 따라 상기 퓨즈 인에이블 신호 0(fen<0>)을 입력 받아 퓨즈 인에이블 신호 1(fen<1>)을 출력하는 제 2 플립플롭(FF2), 리셋 단자에 상기 파워 업 신호(pwrup)가 입력되며 상기 쉬프트 제어 신호(shc)의 제어에 따라 상기 퓨즈 인에이블 신호 1(fen<1>)을 입력 받아 퓨즈 인에이블 신호 2(fen<2>)를 출력하는 제 3 플립플롭(FF3), 리셋 단자에 상기 파워 업 신호(pwrup)가 입력되며 상기 쉬프트 제어 신호(shc)의 제어에 따라 상기 퓨즈 인에이블 신호 2(fen<2>)를 입력 받아 상기 종료 제어 신호(fnc)를 출력하는 제 4 플립플롭(FF4), 상기 파워 업 신호(pwrup)를 입력 받는 제 4 인버터(IV4) 및 리셋 단자에 상기 제 4 인버터(IV4)의 출력 신호가 입력되며 상기 쉬프 트 제어 신호(shc)의 제어에 따라 상기 종료 제어 신호(fnc)를 입력 받아 상기 리셋 신호(rst)를 출력하는 제 5 플립플롭(FF5)으로 구성된다.
반도체 집적 회로의 동작 초기에 상기 파워 업 신호(pwrup)가 인에이블 되기 전에는 상기 종료 제어부(210)에서 출력되는 상기 종료 지시 신호(fnp)가 로우 레벨로 디스에이블 된다. 그리고 이 때 상기 클럭(clk)이 입력되지 않으므로 상기 쉬프트 제어부(220)에서 출력되는 상기 쉬프트 제어 신호(shc)는 디스에이블 된다. 상기 신호 생성부(230)의 상기 제 1 ~ 제 4 플립플롭(FF1 ~ FF4)의 리셋 단자에는 로우 레벨의 신호가 입력되므로 상기 3개의 퓨즈 인에이블 신호(fen<0:2>)와 상기 종료 지시 신호(fnp)는 로우 레벨로 디스에이블 된다. 그러나 상기 제 5 플립플롭(FF5)의 리셋 단자에는 하이 레벨의 신호가 입력되므로 상기 리셋 신호(rst)는 하이 레벨로 인에이블 된다.
이후 상기 파워 업 신호(pwrup)가 인에이블 되고 상기 클럭(clk)이 입력되면 상기 종료 지시 신호(fnp)는 로우 레벨 상태를 유지하고, 상기 쉬프트 제어 신호(shc)는 상기 클럭(clk)과 같은 신호가 된다. 상기 신호 생성부(230)의 상기 제 1 ~ 제 5 플립플롭(FF1 ~ FF5)은 상기 쉬프트 제어 신호(shc)의 라이징 에지 타임마다 앞단의 플립플롭에서 전달되는 신호를 뒷단으로 전달하는 동작을 수행한다. 상기 리셋 신호(rst)는 상기 쉬프트 제어 신호(shc)의 첫 라이징 에지 타임에 로우 레벨로 천이되며, 이후 상기 쉬프트 제어 신호(shc)의 라이징 에지 타임마다 상기 퓨즈 인에이블 신호 0(fen<0>), 상기 퓨즈 인에이블 신호 1(fen<1>), 상기 퓨즈 인에이블 신호 2(fen<2>), 상기 종료 제어 신호(fnc) 및 상기 리셋 신호(rst)가 순차 적으로 하이 레벨로 인에이블 된다. 이 때 상기 상기 퓨즈 인에이블 신호 0(fen<0>), 상기 퓨즈 인에이블 신호 1(fen<1>), 상기 퓨즈 인에이블 신호 2(fen<2>), 상기 종료 제어 신호(fnc) 및 상기 리셋 신호(rst)의 인에이블 타임은 상기 쉬프트 제어 신호(shc)의 한 주기 동안 유지된다.
상기 종료 제어 신호(fnc)가 인에이블 되면 상기 종료 제어부(210)는 상기 종료 지시 신호(fnp)를 하이 레벨로 인에이블 시켜 출력한다. 이후 상기 쉬프트 제어부(220)는 상기 종료 지시 신호(fnp)의 입력에 대응하여 상기 쉬프트 제어 신호(shc)를 디스에이블 시킨다. 즉, 상기 퓨즈 인에이블 신호 0(fen<0>), 상기 퓨즈 인에이블 신호 1(fen<1>), 상기 퓨즈 인에이블 신호 2(fen<2>), 상기 종료 제어 신호(fnc) 및 상기 리셋 신호(rst)가 순차적으로 인에이블 되는 동작은 반도체 집적 회로의 동작 초기에 한 번만 이루어지는 것이다.
상기 퓨즈 제어 수단(200)으로부터 상기 퓨즈 인에이블 신호 0(fen<0>), 상기 퓨즈 인에이블 신호 1(fen<1>) 및 상기 퓨즈 인에이블 신호 2(fen<2>)가 순차적으로 인에이블 되면 이후의 상기 3개의 테스트 모드 퓨즈(300~320)는 하나씩 순차적으로 활성화되며, 이에 따라 상기 테스트 모드 퓨즈 신호(tmf<0:2>)가 순차적으로 출력된다.
반도체 집적 회로의 테스트가 종료된 경우, 상기 테스트 모드 디코더(400)는 상기 테스트 모드 퓨즈 신호(tmf<0:2>)를 디코딩하여 상기 8개의 퓨즈 디코딩 신호(fdc<0:7>)를 생성한다.
도 4는 도 2에 도시한 래치 수단의 상세 구성도로서, 상기 8개의 래치 수단 은 모두 같은 구조로 구성되므로 첫 번째 래치 수단(500)만을 도시하여 나타낸 것이다.
상기 래치 수단(500)은 퓨즈 디코딩 신호 0(fdc<0>)을 입력 받아 래치시키는 래치부(502), 상기 래치부(502)에 저장된 신호의 전위 레벨에 따라 상기 퓨즈 디코딩 신호 0(fdc<0>)의 상기 래치부(502)로의 입력을 제어하는 입력 제어부(504) 및 상기 파워 업 신호(pwrup)의 입력에 대응하여 상기 래치부(502)와 상기 입력 제어부(504)의 전원 공급을 제어하는 전원 제어부(506)로 구성된다.
여기에서 상기 래치부(502)는 상기 입력 제어부(504)를 통해 전달되는 상기 퓨즈 디코딩 신호 0(fdc<0>)을 래치시키기 위한 제 5 및 제 6 인버터(IV5, IV6)로 구성된다.
그리고 상기 입력 제어부(504)는 상기 래치부(502)에서 출력되는 신호를 반전시켜 래치 신호 0(lat<0>)을 출력하는 제 7 인버터(IV7) 및 상기 래치 신호 0(lat<0>)의 제어에 따라 상기 퓨즈 디코딩 신호 0(fdc<0>)을 통과시키는 패스게이트(PG)로 구성된다.
또한 상기 전원 제어부(506)는 상기 파워 업 신호(pwrup)가 디스에이블 되면 상기 래치부(502)와 상기 입력 제어부(504)와의 공통 노드에 외부 공급전원(VDD)을 공급하는 트랜지스터(TR)로 구성된다.
반도체 집적 회로의 동작 초기에 상기 파워 업 신호(pwrup)가 디스에이블 되면 상기 전원 제어부(506)의 상기 트랜지스터(TR)가 턴 온(Turn On) 되어 상기 래치부(502), 상기 입력 제어부(504) 및 상기 전원 제어부(506)의 공통 노드인 제 1 노드(N1)의 전위가 하이 레벨이 된다. 이에 따라 상기 래치 신호 0(lat<0>)은 로우 레벨이 되고 상기 패스게이트(PG)는 턴 온 되어 상기 퓨즈 디코딩 신호 0(fdc<0>)이 입력된다. 이후 상기 파워 업 신호(pwrup)가 인에이블 되면 상기 트랜지스터(TR)가 턴 오프(Turn Off) 되고, 상기 패스게이트(PG)는 턴 온 상태를 유지한다. 상기 퓨즈 디코딩 신호 0(fdc<0>)이 로우 레벨의 전위를 유지하면 상기 래치부(502)는 이를 저장하여 상기 래치 신호 0(lat<0>)이 지속적으로 로우 레벨의 전위를 갖게 한다. 그러나 상기 퓨즈 디코딩 신호 0(fdc<0>)이 하이 레벨의 전위를 갖게 되면 상기 래치부(502)는 이를 저장하여 상기 래치 신호 0(lat<0>)이 지속적으로 하이 레벨의 전위를 갖게 하며, 이에 따라 상기 패스게이트(PG)는 턴 오프 된다.
이와 같은 동작을 통해 상기 8개의 퓨즈 디코딩 신호(fdc<0:7>)는 각각의 래치 수단(500~570)에서 그 값이 저장되며, 상기 8개의 래치 수단(500~570)은 상기 8개의 퓨즈 디코딩 신호(fdc<0:7>)에 각각 대응되는 상기 8개의 래치 신호(lat<0:7>)를 지속적으로 출력하게 되는 것이다.
그리고 이후 상기 8개의 신호 조합 수단(600~670)은 상기 8개의 래치 신호(lat<0:7>)를 입력 받아 상기 8개의 테스트 신호(tst<0:7>)를 지속적으로 출력하며, 이에 따라 테스트가 종료된 이후에도 상기 8개의 테스트 신호(tst<0:7>) 중 인에이블 된 신호에 대응되는 영역의 동작을 제어할 수 있게 된다.
상술한 바와 같이, 테스트 모드 디코더를 구비하여 테스트 모드 신호를 디코딩하여 테스트 신호를 생성하는 반도체 집적 회로의 테스트 신호 생성 장치에서, 상기 반도체 집적 회로의 테스트가 종료된 이후에도 지속적으로 테스트 신호를 생성하고자 하는 경우, 상기 테스트 모드 디코더에서 출력되는 디코딩 신호에 대응되는 신호를 생성하는 퓨즈 회로를 구비할 때보다 상기 테스트 모드 디코더에 입력되는 테스트 모드 신호에 대응되는 신호를 생성하기 위한 퓨즈 회로를 구비할 때 총 퓨즈 회로의 수가 감소된다. 이처럼 본 발명의 반도체 집적 회로의 테스트 신호 생성 장치는 보다 적은 수의 퓨즈 회로를 구비함으로 인해 면적 마진을 증가시키고, 면적의 활용 효율을 향상시킨다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
이상에서 설명한 본 발명의 반도체 집적 회로의 테스트 신호 생성 장치 및 방법은 테스트 모드 신호의 개수에 해당하는 퓨즈 회로를 구비하고 퓨즈 회로에서 출력되는 신호를 디코딩하여 테스트 신호를 생성할 수 있도록 함으로써, 총 구비되는 퓨즈 회로의 수를 감소시켜 면적 마진 및 면적 활용 효율을 증가시키는 효과가 있다.

Claims (21)

  1. 커맨드, 어드레스 및 클럭에 대응하여 복수 비트의 테스트 모드 신호를 생성하는 커맨드 디코더;
    상기 클럭과 파워 업 신호에 대응하여 복수 개의 퓨즈 인에이블 신호를 생성하는 퓨즈 제어 수단;
    해당 퓨즈 인에이블 신호에 대응하여 각각의 테스트 모드 퓨즈 신호를 출력하는 복수 개의 테스트 모드 퓨즈;
    상기 테스트 모드 신호 및 상기 복수 개의 테스트 모드 퓨즈 신호를 디코딩하여 복수 개의 디코딩 신호 및 복수 개의 퓨즈 디코딩 신호를 생성하는 테스트 모드 디코더;
    상기 파워 업 신호의 입력에 대응하여 해당 퓨즈 디코딩 신호를 래치시켜 각각의 래치 신호를 생성하는 복수 개의 래치 수단; 및
    해당 디코딩 신호 및 해당 래치 신호를 조합하여 각각의 테스트 신호를 출력하는 복수 개의 신호 조합 수단;
    을 포함하는 것을 특징으로 하는 반도체 집적 회로의 테스트 신호 생성 장치.
  2. 제 1 항에 있어서,
    상기 복수 개의 테스트 모드 퓨즈는 테스트 종료 이후에도 지속적으로 상기 테스트 신호를 생성하고자 할 때 인위적으로 제어되는 것을 특징으로 하는 반도체 집적 회로의 테스트 신호 생성 장치.
  3. 제 1 항에 있어서,
    상기 퓨즈 제어 수단은,
    종료 제어 신호와 파워 업 신호의 입력에 대응하여 종료 지시 신호를 생성하는 종료 제어부;
    상기 종료 지시 신호, 상기 파워 업 신호, 리셋 신호 및 상기 클럭의 입력에 대응하여 쉬프트 제어 신호를 생성하는 쉬프트 제어부; 및
    상기 파워 업 신호와 상기 쉬프트 제어 신호의 입력에 대응하여 복수 개의 상기 퓨즈 인에이블 신호, 상기 종료 제어 신호 및 상기 리셋 신호를 생성하는 신호 생성부;
    를 포함하는 것을 특징으로 하는 반도체 집적 회로의 테스트 신호 생성 장치.
  4. 제 3 항에 있어서,
    상기 종료 제어부는,
    상기 종료 제어 신호를 입력 받는 제 1 인버터;
    상기 제 1 인버터의 출력 신호와 상기 파워 업 신호의 입력에 대한 래치 구조를 형성하는 제 1 및 제 2 낸드게이트; 및
    상기 제 2 낸드게이트의 출력 신호를 반전시켜 상기 종료 지시 신호를 출력하는 제 2 인버터;
    를 포함하는 것을 특징으로 하는 반도체 집적 회로의 테스트 신호 생성 장치.
  5. 제 3 항에 있어서,
    상기 쉬프트 제어부는,
    상기 종료 지시 신호와 상기 리셋 신호를 입력 받는 제 1 낸드게이트;
    상기 제 1 낸드게이트의 출력 신호와 상기 파워 업 신호에 대한 래치 구조를 형성하는 제 2 및 제 3 낸드게이트;
    상기 제 3 낸드게이트의 출력 신호와 상기 클럭을 입력 받는 제 4 낸드게이트; 및
    상기 제 4 낸드게이트의 출력 신호를 반전시켜 상기 쉬프트 제어 신호를 출력하는 인버터;
    를 포함하는 것을 특징으로 하는 반도체 집적 회로의 테스트 신호 생성 장치.
  6. 제 3 항에 있어서,
    상기 신호 생성부는,
    상기 쉬프트 제어 신호의 제어에 따라 앞단의 플립플롭으로부터 전달되는 신 호를 퓨즈 인에이블 신호, 종료 제어 신호 및 리셋 신호 중 어느 하나로서 출력하는 복수 개의 플립플롭을 포함하며, 상기 복수 개의 플립플롭 중 가장 앞단의 플립플롭은 상기 리셋 신호를 입력 받고 가장 뒷단의 플립플롭은 상기 종료 제어 신호를 입력 받아 상기 리셋 신호를 출력하는 것을 특징으로 하는 반도체 집적 회로의 테스트 신호 생성 장치.
  7. 제 1 항에 있어서,
    상기 래치 수단은,
    하나의 퓨즈 디코딩 신호를 입력 받아 래치시키는 래치부;
    상기 래치부에 저장된 신호의 전위 레벨에 따라 상기 퓨즈 디코딩 신호의 상기 래치부로의 입력을 제어하는 입력 제어부; 및
    상기 파워 업 신호의 입력에 대응하여 상기 래치부와 상기 입력 제어부의 전원 공급을 제어하는 전원 제어부;
    를 포함하는 것을 특징으로 하는 반도체 집적 회로의 테스트 신호 생성 장치.
  8. 제 7 항에 있어서,
    상기 래치부는 상기 입력 제어부를 통해 전달되는 상기 퓨즈 디코딩 신호를 래치시키기 위한 제 1 및 제 2 인버터를 포함하는 것을 특징으로 하는 반도체 집적 회로의 테스트 신호 생성 장치.
  9. 제 7 항에 있어서,
    상기 입력 제어부는,
    상기 래치부에서 출력되는 신호를 반전시켜 래치 신호를 출력하는 인버터; 및
    상기 래치 신호의 제어에 따라 상기 퓨즈 디코딩 신호를 통과시키는 패스게이트;
    를 포함하는 것을 특징으로 하는 반도체 집적 회로의 테스트 신호 생성 장치.
  10. 제 7 항에 있어서,
    상기 전원 제어부는 상기 파워 업 신호가 디스에이블 되면 상기 래치부와 상기 입력 제어부와의 공통 노드에 외부 공급전원을 공급하는 트랜지스터를 포함하는 것을 특징으로 하는 반도체 집적 회로의 테스트 신호 생성 장치.
  11. 테스트 모드시 테스트 신호를 생성하기 위한 복수 비트의 테스트 모드 신호를 생성하는 커맨드 디코더;
    클럭과 파워 업 신호에 대응하여 복수 개의 퓨즈 인에이블 신호를 생성하는 퓨즈 제어 수단;
    해당 퓨즈 인에이블 신호에 대응하여 테스트 모드 종료 이후 테스트 신호를 생성하기 위한 테스트 모드 퓨즈 신호를 각각 출력하는 복수 개의 테스트 모드 퓨즈; 및
    상기 테스트 모드 신호와 상기 복수 개의 테스트 모드 퓨즈 신호를 디코딩하는 테스트 모드 디코더;
    를 포함하는 것을 특징으로 하는 반도체 집적 회로의 테스트 신호 생성 장치.
  12. 제 11 항에 있어서,
    상기 복수 개의 테스트 모드 퓨즈는 테스트 종료 이후에도 지속적으로 상기 테스트 신호를 생성하고자 할 때 인위적으로 제어되는 것을 특징으로 하는 반도체 집적 회로의 테스트 신호 생성 장치.
  13. 제 11 항에 있어서,
    상기 퓨즈 제어 수단은,
    종료 제어 신호와 파워 업 신호의 입력에 대응하여 종료 지시 신호를 생성하는 종료 제어부;
    상기 종료 지시 신호, 상기 파워 업 신호, 리셋 신호 및 상기 클럭의 입력에 대응하여 쉬프트 제어 신호를 생성하는 쉬프트 제어부; 및
    상기 파워 업 신호와 상기 쉬프트 제어 신호의 입력에 대응하여 복수 개의 상기 퓨즈 인에이블 신호, 상기 종료 제어 신호 및 상기 리셋 신호를 생성하는 신 호 생성부;
    를 포함하는 것을 특징으로 하는 반도체 집적 회로의 테스트 신호 생성 장치.
  14. 제 13 항에 있어서,
    상기 종료 제어부는,
    상기 종료 제어 신호를 입력 받는 제 1 인버터;
    상기 제 1 인버터의 출력 신호와 상기 파워 업 신호의 입력에 대한 래치 구조를 형성하는 제 1 및 제 2 낸드게이트; 및
    상기 제 2 낸드게이트의 출력 신호를 반전시켜 상기 종료 지시 신호를 출력하는 제 2 인버터;
    를 포함하는 것을 특징으로 하는 반도체 집적 회로의 테스트 신호 생성 장치.
  15. 제 13 항에 있어서,
    상기 쉬프트 제어부는,
    상기 종료 지시 신호와 상기 리셋 신호를 입력 받는 제 1 낸드게이트;
    상기 제 1 낸드게이트의 출력 신호와 상기 파워 업 신호에 대한 래치 구조를 형성하는 제 2 및 제 3 낸드게이트;
    상기 제 3 낸드게이트의 출력 신호와 상기 클럭을 입력 받는 제 4 낸드게이 트; 및
    상기 제 4 낸드게이트의 출력 신호를 반전시켜 상기 쉬프트 제어 신호를 출력하는 인버터;
    를 포함하는 것을 특징으로 하는 반도체 집적 회로의 테스트 신호 생성 장치.
  16. 제 13 항에 있어서,
    상기 신호 생성부는,
    상기 쉬프트 제어 신호의 제어에 따라 앞단의 플립플롭으로부터 전달되는 신호를 퓨즈 인에이블 신호, 종료 제어 신호 및 리셋 신호 중 어느 하나로서 출력하는 복수 개의 플립플롭을 포함하며, 상기 복수 개의 플립플롭 중 가장 앞단의 플립플롭은 상기 리셋 신호를 입력 받고 가장 뒷단의 플립플롭은 상기 종료 제어 신호를 입력 받아 상기 리셋 신호를 출력하는 것을 특징으로 하는 반도체 집적 회로의 테스트 신호 생성 장치.
  17. 제 11 항에 있어서,
    상기 파워 업 신호의 입력에 대응하여 상기 테스트 모드 디코더에서 출력되는 복수 개의 퓨즈 디코딩 신호를 각각 래치시켜 각각의 래치 신호를 생성하는 복수 개의 래치 수단을 추가로 포함하는 것을 특징으로 하는 반도체 집적 회로의 테스트 신호 생성 장치.
  18. 제 17 항에 있어서,
    상기 테스트 모드 디코더에서 출력되는 디코딩 신호 및 상기 각각의 래치 신호를 조합하여 각각의 테스트 신호를 출력하는 복수 개의 신호 조합 수단을 추가로 포함하는 것을 특징으로 하는 반도체 집적 회로의 테스트 신호 생성 장치.
  19. a) 클럭과 파워 업 신호에 대응하여 복수 개의 퓨즈 인에이블 신호를 생성하는 단계;
    b) 테스트 종료 이후 상기 복수 개의 퓨즈 인에이블 신호에 대응하여 복수 개의 테스트 모드 퓨즈 신호를 출력하는 단계;
    c) 상기 복수 개의 테스트 모드 퓨즈 신호를 디코딩하여 복수 개의 퓨즈 디코딩 신호를 생성하는 단계;
    d) 상기 파워 업 신호의 제어에 따라 상기 복수 개의 퓨즈 디코딩 신호를 래치시켜 복수 개의 래치 신호를 생성하는 단계; 및
    e) 상기 복수 개의 래치 신호로부터 복수 개의 테스트 신호를 생성하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 집적 회로의 테스트 신호 생성 방법.
  20. 제 19 항에 있어서,
    상기 b) 단계는,
    테스트 종료 이후에도 지속적으로 상기 테스트 신호를 생성하고자 할 때 인위적으로 제어된 퓨즈 회로로부터 상기 복수 개의 테스트 모드 퓨즈 신호를 생성한 후 순차적으로 인에이블 되는 상기 복수 개의 퓨즈 인에이블 신호에 대응하여 상기 테스트 모드 퓨즈 신호를 순차적으로 출력하는 단계인 것을 특징으로 하는 반도체 집적 회로의 테스트 신호 생성 방법.
  21. 제 19 항에 있어서,
    상기 a) 단계는,
    a-1) 상기 파워 업 신호와 상기 클럭에 대응하여 종료 제어 신호 및 리셋 신호를 생성하는 단계;
    a-2) 상기 종료 제어 신호와 상기 파워 업 신호에 대응하여 종료 지시 신호를 생성하는 단계;
    a-3) 상기 종료 지시 신호, 상기 파워 업 신호, 상기 리셋 신호 및 상기 클럭에 대응하여 쉬프트 제어 신호를 생성하는 단계; 및
    a-4) 상기 파워 업 신호와 상기 쉬프트 제어 신호에 대응하여 상기 복수 개의 퓨즈 인에이블 신호, 상기 종료 제어 신호 및 상기 리셋 신호를 생성하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 집적 회로의 테스트 신호 생성 방법.
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