TWI473104B - 用於測試設定／保留時間之裝置及方法 - Google Patents

用於測試設定／保留時間之裝置及方法 Download PDF

Info

Publication number
TWI473104B
TWI473104B TW98102994A TW98102994A TWI473104B TW I473104 B TWI473104 B TW I473104B TW 98102994 A TW98102994 A TW 98102994A TW 98102994 A TW98102994 A TW 98102994A TW I473104 B TWI473104 B TW I473104B
Authority
TW
Taiwan
Prior art keywords
data
correction
signal
input
unit
Prior art date
Application number
TW98102994A
Other languages
English (en)
Other versions
TW201013688A (en
Inventor
Jeong Hun Lee
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of TW201013688A publication Critical patent/TW201013688A/zh
Application granted granted Critical
Publication of TWI473104B publication Critical patent/TWI473104B/zh

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/023—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in clock generator or timing circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/028—Detection or location of defective auxiliary circuits, e.g. defective refresh counters with adaption or trimming of parameters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
    • G11C29/56012—Timing aspects, clock generation, synchronisation
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 

Landscapes

  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Description

用於測試設定/保留時間之裝置及方法
本發明係關於一測試裝置，尤指一用於測試設定/保留時間之裝置及方法。
在半導體積體電路中，尤其是半導體記憶體裝置，於寫入操作期間之一項重要參數係為設定/保留時間。在此，只有當設定/保留時間具有適當邊限時，要寫入的資料才可根據資料選通信號「DQSB」變成置中。因此，資料可確實寫入半導體積體電路的記憶體區域內。
第一圖為習知之半導體積體電路資料輸入裝置之示意方塊圖。於第一圖中，資料輸入裝置1包含複數個資料輸入單元DIP_DQ0至DIP_DQ7以及一個晶片外驅動器校正單元10。所有該等資料輸入單元DIP_DQ0至DIP_DQ7的結構都相同。
每一該等資料輸入單元DIP_DQ0至DIP_DQ7都建構成接收啟用信號「ENDINB」、資料信號「DATA<0:7>」及資料選通信號「DQSB」以當成輸入。在此，該等資料輸入單元DIP_DQ0至DIP_DQ7係以一對一對應方式以複數個資料接腳連接DQ0至DQ7(未顯示)。
晶片外驅動器校正單元10係建構成校正晶片外驅動器(未顯示)之輸出資料的位準。在此，晶片外驅動器校正單元10接收之前在複數個資料輸入單元DIP_DQ0至DIP_DQ7之一內獲得的資料，即預先擷取，以及接收資料時脈信號「DCLK」作為輸入以輸出晶片外驅動器校正信號「PU_INCD」、「PU_DECD」、「PD_INCD」和「PD_DECD」。晶片外驅動器校正信號「PU_INCD」、「PU_DECD」、「PD_INCD」和「PD_DECD」係用來校正晶片外驅動器(未顯示)之輸出資料的位準。
第二圖係為第一圖之裝置內所使用的習知之資料輸入單元DIP_DQ6之示意方塊圖。於第二圖中，資料輸入單元DIP_DQ6包含一輸入緩衝器21、一預先擷取電路單元22，以及一寫入驅動器23。晶片外驅動器校正單元10係接收預先擷取電路單元22之輸出資料以作為輸入。
當啟用信號「ENDINB」已啟用時，輸入緩衝器21緩衝並輸出資料信號「DATA<6>」。預先擷取電路單元22將根據資料選通信號「DQSB」預先擷取輸入緩衝器21之輸出資料，即預先擷取4位元，以置中輸出資料，然後輸出該輸出資料。寫入驅動器23驅動預先擷取電路單元22的輸出資料及產生輸出信號OUT，以將該輸出信號OUT寫入半導體積體電路的記憶體區域內。
第三圖係為第一圖之裝置內所使用的習知晶片外驅動器校正單元的示意方塊圖。於第三圖中，晶片外驅動器校正單元10係包含一閂鎖電路單元11和一解碼器12。
閂鎖電路單元11根據資料時脈信號「DCLK」閂鎖從預先擷取電路單元22輸出的資料信號「ALGNR0B」、「ALGNF0B」、「ALGNR1B」和「ALGNF1B」，以輸出已閂鎖的資料信號「DIN0B」、「DIN1B」、「DIN2B」和「DIN3B」。解碼器12將已閂鎖的資料信號「DIN0B」、「DIN1B」、「DIN2B」和「DIN3B」解碼，以輸出晶片外驅動器校正信號「PU_INCD」、「PU_DECD」、「PD_INCD」和「PD_DECD」。
考慮到半導體積體電路之晶片內之電路配置，利用將信號負載考量中的操作模型化，執行將資料寫入操作內設定/保留邊限設定為適當位準之模擬操作，即是設定/保留模擬。
然而，資料輸入裝置1(於第一圖中)是個問題。例如，資料輸入裝置1(第一圖中)的電路組態無法執行判斷關於複數個資料接腳所選取的設定/保留時間是否適用之測試。雖然半導體積體電路的資料接腳以一對一方式對應於該等資料輸入單元DIP_DQ0至DIP_DQ7，該等資料輸入單元DIP_DQ0至DIP_DQ7因為在製程期間與操作環境上有所差異，所以具有彼此不同的資料輸出特性。
此外，因為資料輸入裝置1(於第一圖中)無法分開測試個別資料接腳，所以將無法滿足根據設定/保留模擬所設計電路中，其中之一設定/保留時間邊限。因此，因為當設定/保留時間的邊限不足時，要寫入記憶體區域內的資料無法置中，所以需要一修正操作，故而導致生產時間之損失並增加生產成本。再者，當執行修正作業時，因為應該執行如同設定/保留模擬之其他資料校準模擬，所以額外的模擬係造成額外的時間與成本之需要。
在此說明一種可執行設定/保留時間測試操作用於測試設定/保留時間之裝置及方法。
在一個態樣中，用於測試設定/保留時間的裝置係包含複數個資料輸入單元，其每一者配置成校正輸入資料的設定/保留時間，以回應選擇信號及設定/保留校正信號；以及一晶片外驅動器校正單元，其配置成藉由使用該等資料輸入單元其中之一的該輸入資料，輸入以產生該等選擇信號和該等設定/保留校正信號。
在其他態樣中，用於測試設定/保留時間的裝置包含複數個資料輸入單元，其配置成當輸入至該等資料輸入單元之選擇信號係為啟用時，校正輸入至該等資料輸入單元之資料的設定/保留時間，以回應一設定/保留校正信號；以及一晶片外驅動器校正單元，其配置成當該測試模式信號位於一停用狀態時，藉由使用輸入至該等資料輸入單元其中之一的該資料，以產生該等晶片外驅動器校正信號來校正一晶片外驅動器的輸出資料位準，以及當該測試模式信號位於一啟用狀態時，藉由使用輸入至該等資料輸入單元其中之一的該資料，以產生該等選擇信號和該等設定/保留校正信號。
在其他態樣中，用於測試設定/保留時間的方法包含根據當一測試模式位於一停用狀態時的第一輸入資料，校正一晶片外驅動器的輸出資料位準；以及根據當一測試模式在一啟用狀態時的第二輸入資料，校正自複數個資料輸入單元之間選取的一資料輸入單元之設定/保留時間。
在其他態樣中，用於測試設定/保留時間的方法包含當一測試模式位於一停用狀態時，將透過一第一信號路徑輸入至一晶片外驅動器校正單元的輸入端之資料解碼來輸出一第一已解碼信號；以及根據該第一已解碼信號校正一晶片外驅動器的輸出資料位準，其中當該測試模式位於一啟用狀態時，該晶片外驅動器校正單元將透過一第二信號路徑輸入至該輸入端的資料解碼來輸出一第二已解碼信號，並且根據該第二已解碼信號校正從該等複數個資料輸入單元之間選取的一資料輸入單元之設定/保留時間。
在其他態樣中，用於測試設定/保留時間的裝置包含一輸入緩衝器，其配置成接收輸入資料；一設定/保留校正單元，其配置成利用將該輸入緩衝器的一輸出信號延遲最多根據該選擇信號所啟用對應至該設定/保留校正信號的一延遲時間，來校正輸入資料的設定/保留時間；一預先擷取電路單元，其配置成預先擷取該設定/保留校正單元的一輸出信號來輸出預先擷取之資料；一第一閂鎖電路單元，其配置成閂鎖該預先擷取的資料來輸出已閂鎖的資料；以及複數個解碼器，每一都配置成將該已閂鎖的資料解碼，來輸出晶片外驅動器校正信號、該等選擇信號以及該等設定/保留校正信號之一。
在其他態樣內，半導體記憶體裝置包含複數個資料輸入單元，其配置成校正輸入資料的設定/保留時間，以回應選擇信號和設定/保留校正信號；以及一晶片外驅動器校正單元，其配置成藉由使用該等複數個資料輸入單元之一的該輸入資料輸入產生該選擇信號和該設定/保留校正信號，其中記憶體資料根據該輸入資料的該設定/保留時間寫入記憶體區域內。
以下將參閱「實施方式」段落來說明這些與其他特徵、態樣以及具體實施例。
第四圖為根據一具體實施例之用於測試設定/保留時間的示例性裝置100之示意方塊圖。
於第四圖中，用於測試設定/保留時間的裝置100可配置成包含複數個資料輸入單元DIP_DQ0至DIP_DQ7以及一晶片外驅動器校正單元200。在此，裝置100可藉由使用晶片外驅動器校正單元200校正晶片外驅動器的輸出資料位準，選擇性測試複數個資料輸入單元DIP_DQ0至DIP_DQ7的設定/保留時間。
於第四圖中，複數個資料輸入單元DIP_DQ0至DIP_DQ7接收設定/保留校正信號「TM_MINUS1」、「TM_MINUS2」、「TM_PLUS1」和「TM_PLUS2」、選擇信號「TM_DQ67」、「TM_DQ01」、「TM_DQ23」和「TM_DQ45」、資料選通信號「DQSB」、啟用信號「ENDINB」以及測試模式信號「TM_PINTDSH」當成輸入。當選擇信用「TM_DQ67」、「TM_DQ01」、「TM_DQ23」和「TM_DQ45」已啟用時，複數個資料輸入單元DIP_DQ0至DIP_DQ7可配置成校正並輸出資料信號「DATA<0：7>」的設定/保留時間，其可輸入以回應設定/保留校正信號「TM_MINUS1」、「TM_MINUS2」、「TM_PLUS1」和「TM_PLUS2」。
複數個資料輸入單元DIP_DQ0至DIP_DQ7可用一對一方式配置成對應至資料接腳DQ0至DQ7(未展示)。複數個資料輸入單元DIP_DQ0至DIP_DQ7可配置成相鄰資料輸入單元在設計上具有大體上類似的特性，即是DIP_DQ6和DIP_DQ7、DIP_DQ0和DIP_DQ1、DIP_DQ2和DIP_DQ3以及DIP_DQ4和DIP_DQ5，可分別共同接收選擇信號「TM_DQ67」、「TM_DQ01」、「TM_DQ23」和「TM_DQ45」來執行操作關連性。例如：每一複數個資料輸入單元DIP_DQ0至DIP_DQ7都配置成大體上相同。
於第四圖中，晶片外驅動器校正單元200可接收預先在複數個資料輸入單元DIP_DQ0至DIP_DQ7之一內擷取的預先擷取資料信號「PFD」。例如：晶片外校正單元200可接收來自資料輸入單元DIP_DQ6的預先擷取資料信號「PFD」、測試模式信號「TM_PINTDSH」和資料時脈信號「DCLK」當成輸入，並且可輸出晶片外校正信號「PU_INCD」、「PU_DECD」、「PD_INCD」和「PD_DECD」來校正晶片外驅動器輸出資料、選擇信號「TM_DQ67」、「TM_DQ01」、「TM_DQ23」和「TM_DQ45」以及設定/保留校正信號「TM_MINUS1」、「TM_MINUS2」、「TM_PLUS1」和「TM_PLUS2」的位準。
晶片外驅動器校正單元200可配置成當測試模式信號 「TM_PINTDSH」在停用狀態內時，藉由使用預先擷取的資料信號「PFD」產生晶片外驅動器校正信號「PU_INCD」、「PU_DECD」、「PD_INCD」和「PD_DECD」。此外，當測試模式信號「TM_PINTDSH」在停用狀態內時，晶片外驅動器校正單元200藉由使用預先擷取的資料信號「PFD」而可產生選擇信號「TM_DQ67」、「TM_DQ01」、「TM_DQ23」和「TM_DQ45」，以及設定/保留校正信號「TM_MINUS1」、「TM_MINUS2」、「TM_PLUS1」和「TM_PLUS2」。
第五圖為根據一具體實施例之可於第四圖裝置內實施之示例性資料輸入單元DIP_DQ6之示意方塊圖。於第五圖中，資料輸入單元DIP_DQ6可配置成包含一輸入緩衝器310、一資料輸入控制單元320、一設定/保留校正單元330、一預先擷取電路單元340以及一寫入驅動器350。
當資料輸入控制單元320的輸出信號位於啟用位準上，即是邏輯高位準，輸入緩衝器310可接收資料信號「DATA<6>」當成輸入。
當啟用信號「ENDINB」或測試模式信號「TM_PINTDSH」已啟用時，資料輸入控制單元320可輸出高位準信號給輸入緩衝器310。例如：資料輸入控制單元320可包含第一反向器IV1和第二反向器IV2，以及NOR閘NR1。
此外，設定/保留校正單元330可包含一控制電路單元331和一校正電路單元332。該寫入驅動器350驅動該預先擷取資料信號「PFD」及產生輸出信號「OUT」，以於該半導體積體電路之記憶體區域寫入該輸出信號「OUT」。第六圖為根據一具體實施例之可於第五圖單元內實施之示例性控制電路單元之示意電路圖。於第六圖中，控制電路單元331可包含複數個NAND閘NDI至ND4以及複數個反向器IV3至IV6。控制電路單元331可在選擇信號「TM_DQ67」和設定/保留校正信號「TM_MINUS1」、「TM_MINUS2」、「TM_PLUS1」和「TM_PLUS2」上執行邏輯AND運算，並且可分別輸出運算結果至校正電路單元332。例如；當選擇信號「TM_DQ67」啟用至邏輯高位準時，控制電路單元331可輸出設定/保留校正信號「TM_MINUS1」、「TM_MINUS2」、「TM_PLUS1」和「TM_PLUS2」，每一信號都具有自己的邏輯值。此外，當選擇信號「TM_DQ67」停用至邏輯低位準時，控制電路單元331可輸出設定/保留校正信號「TM_MINUS1」、「TM_MINUS2」、「TM_PLUS1」和「TM_PLUS2」，每一信號都具有邏輯低位準。當測試模式信號「TM_PINTDSH」在啟用狀態內，校正電路單元332會用延遲時間將輸入緩衝器310的輸出信號「BUFF_OUT」延遲，其可根據透過控制電路單元331輸出的設定/保留校正信號「TM_MINUS1」、「TM_MINUS2」、「TM_PLUS1」和「TM_PLUS2」來校正，然後輸出一個輸出信號「BUFF_OUTD」。
於第五圖中，預先擷取電路單元340藉由使用資料選通信號「DQSB」預先擷取例如設定/保留校正單元330的輸出資料「BUFF_OUTD」，最多4位元，然後輸出預先擷取的資料信號「PFD」。
此外，寫入驅動器350(於第五圖中)可驅動預先擷取的資料信號「PFD」，然後將預先擷取的資料寫入半導體積體電路的記憶體區域內。
第七圖為根據一具體實施例之可於第五圖單元內實施之示例性校正電路單元之示意電路圖。於第七圖中，校正電路單元332可配置成包含複數個單元延遲UD1至UD5、複數個通道閘PG11至PG19、複數個NAND閘ND11至ND14、一個NOR閘NR11和複數個反向器IV11至IV16。
校正電路單元332可配置成在複數個單元延遲UD1至UD5之間，輸入緩衝器310的輸出信號「BUFF_OUT」所通過的單元延遲數量可根據設定/保留校正信號「TM_MINUS1」、「TM-MINUS2」、「TM_PLUS1」和「TM_PLUS2」而變。例如：當測試模式信號「TM_PINTDSH」位於停用狀態內，輸入信號所通過的單元延遲數量可為3，即是單元延遲UD1至UD3，並且單元延遲UD1至UD3可稱為初始設定單元延遲。因此，設定/保留校正信號「TM_MINUS1」、「TM_MINUS2」、「TM_PLUS1」和「TM_PLUS2」可分別指定為與初始設定單元延遲UD1至UD3相關連的1階遞減、2階遞減、1階遞增和2階遞增。
因此，當已啟用設定/保留校正信號「TM_MINUS2」時，在複數個單元延遲UD1至UD5之間，輸入信號所通過的單元延遲只有單元延遲UD1，即是比初始設定單元延遲UD1至UD3還少2階，在類似方式中，當已啟用個別設定/保留校正信號「TM_MINUS1」、「TM_PLUS1」和「TM_PLUS2」，則輸入信號通過的單元延遲分別為2個單元延遲UD1和UD2、4個單元延遲UD1至UD4以及5個單元延遲UD1至UD5。
第八圖為根據一具體實施例之可於第四圖裝置內實施之示例性晶片外驅動器校正單元之示意方塊圖。於第八圖中，晶片外驅動器校正單元200可配置成包含一第一閂鎖電路單元210、一切換單元220、一第二閂鎖電路單元230、一第三閂鎖電路單元240、一第一解碼器250、一第二解碼器260以及一第三解碼器270。
第一閂鎖電路單元210可包含複數個閂鎖LT1，其可根據資料時脈信號「DCLK」閂鎖預先擷取資料信號「PFD」，這可包含信號「ALGNR0B」、「ALGNF0B」、「ALGNR1B」和「ALGNF1B」之一。
切換單元220可包含複數個通道閘PG21至PG28以及一個反向器IV21。當測試模式信號「TM_PINTDSH」已停用，則可開啟第一通道閘群組PG21、PG23、PG25和PG27，並且切換單元220可因此將第一閂鎖電路單元210的輸出信號傳輸至第二閂鎖電路單元230。當測試模式信號「TM_PINTDSH」已啟用，則可開啟第二通道閘群組PG22、PG24、PG26和PG28，並且切換單元220可因此將第一閂鎖電路單元210的輸出信號傳輸至第三閂鎖電路單元240。
第二閂鎖電路單元230可利用複數個閂鎖LT2閂鎖第一通道閘群組PG21、PG23、PG25和PG27的輸出信號，以將第一通道閘群組PG21、PG23、PG25和PG27的輸出信號輸出至第一解碼器250。
第三閂鎖電路單元240可使用複數個閂鎖LT3閂鎖第二通道閘群組PG22、PG24、PG26和PG28的輸出信號。在此，第三閂鎖電路單元240可閂鎖信號「TM_DQSELECT0」、「TM_DQSELECT1」、「TM_DELCNTRL0」和「TM_DELCNTRL1」，並且將已閂鎖信號的第一部分，即是「TM_DQSELECT0」和「TM_DQSELECT1」，輸出至第二解碼器260，並且可將已閂鎖信號的第二剩餘部分，即是「TM_DELCNTRL0」和「TM_DELCNTRL1」，輸出至第三解碼器270。已閂鎖信號「TM_DQSELECT0」和「TM_DQSELECT1」可為選擇資訊編碼信號，其具有已編碼資訊來在複數個輸入單元DIP_DQ0至DIP_DQ7之間選擇要在設定/保留時間上測試之資料輸入單元。閂鎖信號「TM_DELCNTRL0」和「TM_DELCNTRL1」可為具有已編碼資訊的設定/保留校正量已編碼信號，用於決定校正電路單元332(於第七圖中)的設定/保留校正量，即是在複數個延遲單元UD1至UD5之間輸入信號通過的單元延遲數量。
第一解碼器250將第二閂鎖電路單元230的輸出信號「DIN0B」、「DIN1B」、「DIN2B」和「DIN3B」解碼，以輸出晶片外驅動器校正信號「PU_INCD」、「PU_DECD」、「PD_INCD」和「PD_DECD」。
第二解碼器260可將選擇資訊編碼信號「TM_DQSELECT0」和「TM_DQSELECT1」解碼，以輸出選擇信號「TM_DQ67」、「TM_DQ01」、「TM_DQ23」和「TM_DQ45」。例如：當選擇資訊已編碼信號「TM_DQSELECT0」和「TM_DQSELECT1」之邏輯位準分別為-00--、--01--、--10--和-11--時，則第二解碼器260可配置成以「TM_DQ01」、「TM_DQ23」、「TM_DQ45」和「TM_DQ67」的順序啟用選擇信號。在此，可指定選擇信號「TM_DQ67」、「TM-DQ01」、「TM_DQ23」和「TM_DQ45」來分別在資料輸入單元DIP_DQ6和DIP_DQ7、資料輸入單元DIP_DQ0和DIP-DQ1、資料輸入單元DIP_DQ2和DIP_DQ3以及資料輸入單元DIP_DQ4和DIP_DQ5上選擇並執行設定/保留時間測試操作。
第三解碼器270可解碼設定/保留校正量編碼信號「TM_DELCNTRL0」和「TM_DELCNTRL1」，以輸出設定/保留校正信號「TM_MINUS1」、「TM_MINUS2」、「TM_PLUS1」和「TM_PLUS2」。例如：當設定/保留校正量已編碼信號「TM_DELCNTRL0」和「TM_DELCNTRL1」之邏輯位準分別為_-00--、--01--、--10--和-11--時，則第三解碼器270可配置成以「TM_MINUS1」、「TM_MINUS2」、「TM_PLUS1」和「TM_PLUS2」的順序啟用設定/保留校正信號。
因此，為了避免在新輸入預先擷取資料信號「PFD」，其中選擇資訊和延遲時間校正資訊都已經編碼，來執行設定/保留時間測試操作時晶片外驅動器校正信號「PU_INCD」、「PU_DECD」、「PD_INCD」和「PD_DECD」的先前值遭變更，可使用切換單元220變更信號路徑。此外，可藉由使用第二閂鎖電路單元230來儲存晶片外驅動器校正信號「PU_INCD」、「PU_DECD」、「PD_INCD」和「PD_DECD」的先前值。
在此將參考第四圖至第八圖來說明用於測試設定/保留時間之示例性方法。
首先，在依序執行半導體積體電路的電源開啟操作之後，當預先擷取的資料信號「ALGNR0B」、「ALGNF0B」、「ALGNR1B」和「ALGNF1B」(這些信號可根據控制半導體積體電路的晶片組之指令信號，預先擷取並輸入複數個資料輸入單元DIP_DQ0至DIP_DQ7之一內，即是資料輸入單元DIP_DQ6)，通過第一閂鎖電路單元210、切換單元220、第二閂鎖電路單元230以及第一解碼器250並且已經解碼後，則可產生晶片外驅動器校正信號「PU_INCD」、「PU_DECD」、「PD_INCD」和「PD_DECD」。因此，因為測試模式信號「TM_PINTDSH」處於停用狀態，則切換單元220可將第一閂鎖電路單元210的輸出信號傳輸至第二閂鎖電路單元230。如此，藉由使用第二閂鎖電路單元230，晶片外驅動器校正信號「PU_INCD」、「PU_DECD」、「PD_INCD」和「PD_DECD」可維持在之前產生時的值。
接下來，當在測試模式內，為了選擇資料輸入單元DIP_DQ0和DIP_DQ1並且執行將設定/保留校正量校正為2階遞減的設定/保留時間測試操作，則閂鎖信號「TM_DQSELECT0」、「TM_DQSELECT1」、「TM_DELCNTRL0」和「TM_DELCNTRL1」的邏輯值可閂鎖在第三閂鎖電路單元240內，即是為--0001--。因此，雖然測試模式信號「TM_PINTDSH」在啟用狀態內，不過可透過資料輸入單元DIP_DQ6依序輸入邏輯值為--0001--的資料。
雖然當在測試模式內將啟用信號「ENDINB」停用至邏輯高位準，不過藉由使用啟用狀態下的測試模式信號「TM_PINTDSH」讓輸入緩衝器310(於第五圖中)可接收並輸出該資料。
然後，校正電路單元332(於第七圖中)最多可將輸入緩衝器310的輸出信號「BUFF_OUT」延遲初始設定單元延遲UD1至UD3，並且可輸出該延遲的輸出信號「BUFF_OUT」。接下來，預先擷取電路單元340(於第五圖中)可預先擷取設定/保留校正單元330的輸出信號「BUFF_OUTD」，來輸出預先擷取資料信號「ALGNR0B」、「ALGNF0B」、「ALGNR1B」和「ALGNF1B」。
在晶片外驅動器校正單元200(於第八圖中)中，當預先擷取資料信號「ALGNR0B」、「ALGNF0B」、「ALGNR1B」和「ALGNF1B」通過第一閂鎖電路單元210、切換單元220、第三閂鎖電路單元240、第二解碼器260以及第三解碼器270然後解碼之後，則產生選擇信號「TM_DQ67」、「TM_DQ01」、「TM_DQ23」和「TM_DQ45」以及設定/保留校正信號「TM_MINUS1」、「TM_MINUS2」、「TM_PLUS1」和「TM_PLUS2」。
因為預先擷取資料信號「ALGNR0B」、「ALGNF0B」、「ALGNR1B」和「ALGNF1B」的邏輯值為-0001--，可在選擇信號「TM_DQ67」、「TM_DQ01」、「TM_DQ23」和「TM_DQ45」之間啟用選擇信號「TM_DQ01」，並且在設定/保留校正信號「TM_MINUS1」、「TM_MINUS2」、「TM_PLUS1」和「TM_PLUS2」之間啟用設定/保留校正信號「TM_MINUS2」。
根據啟用的選擇信號「TM_DQ01」和啟用的設定/保留校正信號「TM_MINUS2」，輸入資料可延遲最多對應至資料輸入單元DIP_DQ0和DIP_DQ1的設定/保留校正單元330內單元延遲UD1的時間，然後可透過預先擷取電路單元340和寫入驅動器350輸出。因此，可藉由輸出資料偵測輸入資料的設定/保留邊限是否足夠。
在類似方式中，可依序選擇一些複數個資料輸入單元DIP_DQ0至DIP_DQ7，並且校正每一資料輸入單元的設定/保留時間，藉此執行設定/保留時間測試操作。
雖然上面已經說明特定具體實施例，吾人將瞭解所說明的具體實施例僅當範例。因此，此處說明的裝置與方法不應受限於所說明的具體實施例。而是，當與上述說明與附圖結合時，此處說明的裝置與方法應該只受限於底下的申請專利範圍。
1．．．資料輸入裝置
10．．．晶片外驅動器校正單元
11．．．閂鎖電路單元
12．．．解碼器
21．．．輸入緩衝器
22．．．預先擷取電路單元
23．．．寫入驅動器
100．．．裝置
200．．．晶片外驅動器校正單元
210．．．第一閂鎖電路單元
220．．．切換單元
230．．．第二閂鎖電路單元
240．．．第三閂鎖電路單元
250．．．第一解碼器
260．．．第二解碼器
270．．．第三解碼器
310．．．輸入緩衝器
320．．．資料輸入控制單元
330．．．設定/保留校正單元
331．．．控制電路單元
332．．．校正電路單元
340．．．預先擷取電路單元
350．．．寫入驅動器
ALGNF0B．．．資料信號
ALGNF1B．．．資料信號
ALGNR0B．．．資料信號
ALGNR1B．．．資料信號
BUFF_OUT．．．輸出信號
BUFF_OUTD．．．輸出信號
DCLK．．．資料時脈信號
DIN0B．．．輸出信號
DIN1B．．．輸出信號
DIN2B．．．輸出信號
DIN3B．．．輸出信號
DQSB．．．資料選通信號
DATA<0:7>．．．資料信號
DIP_DQ0-7．．．資料輸入單元
ENDINB．．．接收啟用信號
IV1-6．．．第一反向器-第六反向器
IV11-16．．．反向器
IV21．．．反向器
LT．．．閂鎖
LT1．．．閂鎖
LT2．．．閂鎖
LT3．．．閂鎖
ND1-4．．．NAND閘
NDI1-14．．．NAND閘
NR1．．．NOR閘
NR11．．．NOR閘
OUT．．．輸出信號
PD_DECD．．．晶片外驅動器校正信號
PD_INCD．．．晶片外驅動器校正信號
PFD．．．預先擷取資料信號
PG11-19．．．通道閘
PG21-28．．．通道閘
PU_DECD．．．晶片外驅動器校正信號
PU_INCD．．．晶片外驅動器校正信號
TM_DQ01．．．選擇信號
TM_DQ23．．．選擇信號
TM_DQ45．．．選擇信號
TM_DQ67．．．選擇信號
TM_DELCNTRL0．．．設定/保留校正量編碼信號
TM_DELCNTRL1．．．設定/保留校正量編碼信號
TM_DQSELECT0．．．選擇資訊編碼信號
TM_DQSELECT1．．．選擇資訊編碼信號
TM_MINUS1．．．設定/保留校正信號
TM_MINUS2．．．設定/保留校正信號
TM_PINTDSH．．．測試模式信號
TM_PLUS1．．．設定/保留校正信號
TM_PLUS2．．．設定/保留校正信號
UD1-5．．．單元延遲
第一圖為半導體積體電路之習知資料輸入裝置之示意方塊圖。
第二圖為第一圖裝置內所使用之習知資料輸入單元DIP_DQ6之示意方塊圖。
第三圖為第一圖裝置內所使用之習知晶片外驅動器校正單元之示意方塊圖。
第四圖為根據一具體實施例之用於測試設定/保留時間的示例性裝置之示意方塊圖。
第五圖為根據一具體實施例之可於第四圖裝置內實施之示例性資料輸入單元DIP_DQ6的示意方塊圖。
第六圖為根據一具體實施例之可於第五圖單元內實施之示例性控制電路單元之示意電路圖。
第七圖為根據一具體實施例之可於第五圖單元內實施之示例性校正電路單元之示意電路圖。
第八圖為根據一具體實施例之可於第四圖裝置內實施之示例性晶片外驅動器校正單元之示意方塊圖。
100．．．裝置
200．．．晶片外驅動器校正單元

Claims (22)

  1. 一種用於測試設定/保留時間之裝置，包含：複數個資料輸入單元，每一資料輸入單元皆配置成被選擇以回應複數選擇信號之一，其中被選擇的輸入單元係配置成校正輸入資料的設定/保留時間，以回應複數設定/保留校正信號；以及一晶片外驅動器校正單元，其配置成產生使用該輸入資料的該等選擇信號和該等設定/保留校正信號來回應一測試模式信號。
  2. 如申請專利範圍第1項之測試設定/保留時間之裝置，其中每一該等複數個資料輸入單元包含：一輸入緩衝器，其配置成接收該輸入資料；一設定/保留校正單元，其配置成利用將該輸入緩衝器的一輸出信號延遲最多根據該選擇信號所啟用對應至該設定/保留校正信號的一延遲時間，來校正輸入資料的設定/保留時間；以及一預先擷取電路單元，其配置成預先擷取該設定/保留校正單元的一輸出信號來輸出預先擷取之資料。
  3. 如申請專利範圍第2項之測試設定/保留時間之裝置，其中該設定/保留校正單元配置成包含複數個單元延遲。
  4. 如申請專利範圍第3項之測試設定/保留時間之裝置，其中在該等複數個單元延遲之間，該輸入緩衝器的該輸出信號所通過之該單元延遲數量可根據該等設定/保留校正信號而改變。
  5. 如申請專利範圍第4項之測試設定/保留時間之裝置，其中該等設定/保留校正信號包含複數個信號位元。
  6. 如申請專利範圍第5項之測試設定/保留時間之裝置，其中該設定/保留校正控制單元配置成分別在該選擇信號以及該等複數個信號位元上執行邏輯AND運算，以輸出運算結果。
  7. 如申請專利範圍第2項之測試設定/保留時間之裝置，其中該晶片外驅動器校正單元包含：一第一閂鎖電路單元，其配置成閂鎖該預先擷取的資料來輸出已閂鎖之資料；一第一解碼器，其配置成將該已閂鎖的資料解碼，來輸出複數晶片外驅動器校正信號；一第二解碼器，其配置成將該已閂鎖的資料解碼來輸出該等選擇信號；以及一第三解碼器，其配置成將該已閂鎖的資料解碼來輸出該等設定/保留校正信號。
  8. 一種如申請專利範圍第1項之用於測試設定/保留時間之裝置，其中，該晶片外驅動器校正單元配置成當該測試模式信號位於一啟用狀態時，產生使用該輸入資料的該等選擇信號和該等設定/保留校正信號。
  9. 一種用於測試設定/保留時間之方法，包含：在複數個輸入單元之間選取一資料輸入單元；以及根據當一測試模式在一啟用狀態時的輸入資料，校正該資料輸入單元之設定/保留時間。
  10. 如申請專利範圍第9項之測試設定/保留時間之方法，更包含：儲存在該測試模式位於一停用狀態期間輸入的輸入資料。
  11. 如申請專利範圍第10項之測試設定/保留時間之方法，其中在該測試模式位於一停用狀態期間輸入的該輸入資料配置成為將指定要選擇該等複數個資料輸入單元之間哪些該等複數個資料輸入單元之選擇資訊以及將指定一選擇資料輸入單元的設定/保留時間校正量之設定/保留校正資訊編碼之資料。
  12. 如申請專利範圍第11項之測試設定/保留時間之方法，其中該設定/保留時間校正配置成根據該設定/保留時間校正資訊，利用根據該選擇資訊選擇增加或減少一資料輸入單元的一資料延遲時間而獲得。
  13. 一種用於測試設定/保留時間之方法，包含：當一測試模式位於一停用狀態時，將透過一第一信號路徑輸入至一晶片外驅動器校正單元的輸入端之資料解碼來輸出一第一已解碼信號；以及根據該第一已解碼信號產生晶片外驅動器校正信號，其中當該測試模式信號位於一啟用狀態時，該晶片外驅動器校正單元將透過一第二信號路徑輸入至該輸入端的資料解碼來輸出一第二已解碼信號，並且根據該第二已解碼信號校正從該等複數個資料輸入單元之間選擇的一資料輸入單元之設定/保留時間。
  14. 如申請專利範圍第13項之測試設定/保留時間之方法，其 中該解碼與產生包含當該測試模式信號位於一停用狀態下時儲存輸入至該等輸入端的資料。
  15. 如申請專利範圍第14項之測試設定/保留時間之方法，其中輸入至該等輸入端的資料配置成在該等複數個資料輸入單元之一內預先擷取之資料。
  16. 如申請專利範圍第14項之測試設定/保留時間之方法，其中當該測試模式位於一啟用狀態下，輸入至該等輸入端的資料配置成為將指定要選擇該等複數個資料輸入單元之間哪些資料輸入單元之選擇資訊以及將指定一選擇資料輸入單元的設定/保留時間校正量之設定/保留校正資訊編碼之資料。
  17. 如申請專利範圍第16項之測試設定/保留時間之方法，其中利用根據該設定/保留時間校正資訊，利用根據該選擇資訊選擇增加或減少一資料輸入單元的一資料延遲時間而獲得該設定/保留時間校正。
  18. 一種用於測試設定/保留時間之裝置，包含：一輸入緩衝器，其配置成接收輸入資料；一設定/保留校正單元，其配置成利用將該輸入緩衝器的一輸出信號延遲最多根據該等選擇信號所啟用對應至該等設定/保留校正信號的一延遲時間，來校正輸入資料之設定/保留時間；一預先擷取電路單元，其配置成預先擷取該設定/保留校正單元的一輸出信號來輸出預先擷取之資料；一第一閂鎖電路單元，其配置成閂鎖該預先擷取的資 料；以及複數個解碼器，每一解碼器都配置成將該已閂鎖之預先擷取的資料解碼，來輸出複數晶片外驅動器校正信號、該等選擇信號以及該等設定/保留校正信號。
  19. 如申請專利範圍第18項之測試設定/保留時間之裝置，其中該設定/保留校正單元包含複數個單元延遲，並且該輸入緩衝器的該輸出信號所通過之該等複數個單元延遲數量則根據該等設定/保留校正信號而改變。
  20. 如申請專利範圍第18項之測試設定/保留時間之裝置，其中該設定/保留校正控制單元在該選擇信號以及該等設定/保留校正信號的複數個信號位元上執行邏輯AND運算，以輸出運算結果。
  21. 一種半導體記憶體裝置，包含：複數個資料輸入單元，各該資料輸入單元皆配置成被選擇以回應複數選擇信號之一，且被選擇的輸入單元係配置成校正輸入資料的設定/保留時間，以回應複數設定/保留校正信號；以及一晶片外驅動器校正單元，其配置成產生使用該等複數個資料輸入單元之一的該輸入資料所輸入的該等選擇信號和該等設定/保留校正信號，其中記憶體資料根據該輸入資料的該設定/保留時間寫入複數記憶體區域內。
  22. 如申請專利範圍第21項之半導體記憶體裝置，其中該晶片外驅動器校正單元包含： 一閂鎖電路單元，其閂鎖該預先擷取的資料來輸出已閂鎖之資料；以及複數個解碼器，每一解碼器都配置成將該已閂鎖的資料解碼，來輸出該等選擇信號以及該等設定/保留校正信號之一。
TW98102994A 2008-09-24 2009-01-23 用於測試設定／保留時間之裝置及方法 TWI473104B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080093532A KR100956782B1 (ko) 2008-09-24 2008-09-24 셋업/홀드 타임 테스트 장치 및 방법

Publications (2)

Publication Number Publication Date
TW201013688A TW201013688A (en) 2010-04-01
TWI473104B true TWI473104B (zh) 2015-02-11

Family

ID=42038838

Family Applications (1)

Application Number Title Priority Date Filing Date
TW98102994A TWI473104B (zh) 2008-09-24 2009-01-23 用於測試設定／保留時間之裝置及方法

Country Status (4)

Country Link
US (1) US8037372B2 (zh)
KR (1) KR100956782B1 (zh)
CN (2) CN103440882B (zh)
TW (1) TWI473104B (zh)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102015006902B3 (de) * 2015-06-04 2016-06-30 Drägerwerk AG & Co. KGaA Vorrichtung zur Verarbeitung und Visualisierung von Daten eines Elektro-lmpedanz-Tomographie-Gerätes zu einer Ermittlung und Visualisierung von regionalen Verzögerungen der Ventilation in der Lunge
KR20170076883A (ko) * 2015-12-24 2017-07-05 에스케이하이닉스 주식회사 메모리 시스템 및 그의 동작방법
US10332574B2 (en) * 2017-03-24 2019-06-25 Mediatek Inc. Embedded memory with setup-hold time controlled internally or externally and associated integrated circuit
CN113740717A (zh) * 2020-05-29 2021-12-03 深圳市中兴微电子技术有限公司 一种时序单元保持时间的测量方法和测量电路
EP4290518A4 (en) 2022-04-29 2024-03-13 Changxin Memory Technologies, Inc. CALIBRATION CONTROL CIRCUIT, ELECTRONIC DEVICE AND CALIBRATION CONTROL METHOD
CN117012245A (zh) * 2022-04-29 2023-11-07 长鑫存储技术有限公司 一种校准控制电路、电子设备和校准控制方法
CN116594817B (zh) * 2023-04-26 2024-06-14 深圳高铂科技有限公司 单芯片校准系统及方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030229466A1 (en) * 1999-10-01 2003-12-11 Schlumberger Technologies, Inc. Test method and apparatus for source synchronous signals
US6812727B2 (en) * 2002-03-11 2004-11-02 Kabushiki Kaisha Toshiba Semiconductor integrated circuit device and testing method thereof
US6998892B1 (en) * 2002-02-13 2006-02-14 Rambus Inc. Method and apparatus for accommodating delay variations among multiple signals
US7069458B1 (en) * 2002-08-16 2006-06-27 Cypress Semiconductor Corp. Parallel data interface and method for high-speed timing adjustment
US20060282719A1 (en) * 2005-05-13 2006-12-14 Raguram Damodaran Unique Addressable Memory Data Path
US7385861B1 (en) * 2006-08-18 2008-06-10 Ambarella, Inc. Synchronization circuit for DDR IO interface

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6041419A (en) * 1998-05-27 2000-03-21 S3 Incorporated Programmable delay timing calibrator for high speed data interface
JP3718374B2 (ja) * 1999-06-22 2005-11-24 株式会社東芝 メモリ混載半導体集積回路装置及びそのテスト方法
US6693436B1 (en) * 1999-12-23 2004-02-17 Intel Corporation Method and apparatus for testing an integrated circuit having an output-to-output relative signal
US6876186B1 (en) * 2003-08-29 2005-04-05 Xilinx, Inc. Measurement of circuit delay
KR100590204B1 (ko) * 2003-11-04 2006-06-15 삼성전자주식회사 온-칩 셋업/홀드 측정 회로를 포함한 집적 회로 장치
KR101010147B1 (ko) * 2004-07-23 2011-01-24 주식회사 하이닉스반도체 셋업/홀드 타임 제어회로
KR100567908B1 (ko) * 2004-12-30 2006-04-05 주식회사 하이닉스반도체 반도체 소자의 보정 회로 및 그 구동 방법
KR100801054B1 (ko) * 2005-10-08 2008-02-04 삼성전자주식회사 반도체 회로의 타이밍 마진 측정 장치 및 이를 포함한 온칩특성 측정 장치
KR100723768B1 (ko) 2005-12-07 2007-05-30 주식회사 하이닉스반도체 입력 신호의 셋업 및 홀드 타임을 선택적으로 조절하는기능을 가지는 입력 버퍼 회로
CN101067965B (zh) * 2006-04-21 2011-11-09 奥特拉股份有限公司 用于数据接口的读出侧校准
US7593273B2 (en) * 2006-11-06 2009-09-22 Altera Corporation Read-leveling implementations for DDR3 applications on an FPGA

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030229466A1 (en) * 1999-10-01 2003-12-11 Schlumberger Technologies, Inc. Test method and apparatus for source synchronous signals
US6998892B1 (en) * 2002-02-13 2006-02-14 Rambus Inc. Method and apparatus for accommodating delay variations among multiple signals
US6812727B2 (en) * 2002-03-11 2004-11-02 Kabushiki Kaisha Toshiba Semiconductor integrated circuit device and testing method thereof
US7069458B1 (en) * 2002-08-16 2006-06-27 Cypress Semiconductor Corp. Parallel data interface and method for high-speed timing adjustment
US20060282719A1 (en) * 2005-05-13 2006-12-14 Raguram Damodaran Unique Addressable Memory Data Path
US7385861B1 (en) * 2006-08-18 2008-06-10 Ambarella, Inc. Synchronization circuit for DDR IO interface

Also Published As

Publication number Publication date
CN103440882B (zh) 2016-05-11
KR100956782B1 (ko) 2010-05-12
TW201013688A (en) 2010-04-01
CN103440882A (zh) 2013-12-11
US8037372B2 (en) 2011-10-11
KR20100034414A (ko) 2010-04-01
US20100077268A1 (en) 2010-03-25
CN101686051A (zh) 2010-03-31
CN101686051B (zh) 2014-01-29

Similar Documents

Publication Publication Date Title
TWI473104B (zh) 用於測試設定／保留時間之裝置及方法
US7949928B2 (en) Semiconductor memory device and data error detection and correction method of the same
US7397715B2 (en) Semiconductor memory device for testing redundancy cells
JP4868359B2 (ja) オンダイターミネーション制御装置
KR100809690B1 (ko) 저속 테스트 동작이 가능한 반도체 메모리 장치 및 반도체메모리 장치의 테스트 방법
US9892770B2 (en) Methods and apparatuses for command shifter reduction
US20150006995A1 (en) Nonvolatile memory and semiconductor device including the same
US20150067201A1 (en) Semiconductor device and method of operating the same
US8588013B2 (en) Address decoding method and semiconductor memory device using the same
US7619433B2 (en) Test circuit for a semiconductor integrated circuit
KR100642394B1 (ko) 어드레스 래치신호 생성회로 및 어드레스 디코딩회로
US7457179B2 (en) Semiconductor memory device, system and method of testing same
KR100851991B1 (ko) 반도체 메모리 장치의 리드/라이트 동작 제어회로 및 방법
JP2009267355A (ja) オンダイターミネーション抵抗値テスト装置および方法、ならびに前記装置を有する半導体装置
KR20210029616A (ko) 반도체장치
US7436719B2 (en) Auto-precharge signal generating circuit
US8406079B2 (en) Address output timing control circuit of semiconductor apparatus
US7898883B2 (en) Method for controlling access of a memory
US8306100B2 (en) Test circuit capable of masking data at read operation and method for controlling the same
KR100911199B1 (ko) 반도체 메모리 장치의 프리차지 제어 회로
US8549371B1 (en) Semiconductor memory device
US9990968B2 (en) Control circuit and memory device having the same
JP4358003B2 (ja) 半導体メモリ
US7652940B2 (en) Column access control apparatus having fast column access speed at read operation

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees