JP2009267355A - オンダイターミネーション抵抗値テスト装置および方法、ならびに前記装置を有する半導体装置 - Google Patents

Abstract

【課題】 全てのパッドのオンダイターミネーション（ＯＤＴ）抵抗値テストをパラレルに行うことが可能な装置を提供する。
【解決手段】 装置は、ＯＤＴテスト動作モードでパッドに入力される入力データと基準電圧とを比較してＯＤＴ抵抗値を判断し、その結果に対応するＯＤＴ抵抗値判断データを出力する比較部と、比較部の出力をクロック信号に同期させて蓄積する蓄積部と、ＯＤＴテスト動作モードで蓄積部に蓄積されたＯＤＴ抵抗値判断データをパッドに出力する出力部とを含む。ＯＤＴ抵抗値の不良の有無を判断することにより、テスト時間が改善される。
【選択図】 図１

Description

本発明は、半導体装置に関し、より詳細には、半導体装置に内装され、パッドに適用されたオンダイターミネーション抵抗値をテストするための装置と方法に関する。

一般に、２００ＭＨｚ以上の動作周波数を有するＤＤＲ ＳＤＲＡＭ（Double Data
Rate Synchronous Dynamic Random Access Memory）は、伝達過程で信号の歪曲が生じることを防止するために、パッドにオンダイターミネーション（On Die Termination；以下、ＯＤＴという）装置がセットされる。

ＯＤＴ装置を使用する半導体装置は、ＯＤＴ装置の抵抗値によって、ハイスピード特性が変化され得る。

このようなＯＤＴ装置の抵抗値は、電源電圧の変動、動作温度の変化、製造工程の変化などにより変わり得る。したがって、ＯＤＴ装置の抵抗値を測定し、それに対するパス/フェイル（Pass/Fail）を判定する必要性がある。

ＯＤＴ装置の抵抗値の測定は、半導体装置がシステムに装着される前には、テスト装置を使用して判定することができる。しかしながら、半導体装置がメモリーモジュールなどのシステムに装着された後には、前記テスト装置を使用してＯＤＴ抵抗値を判定することは難しい。

また、テスト装置を利用してＯＤＴ抵抗値を判断する場合にも、ＯＤＴが適用された各パッドの数だけ反復的なテストを行わなければならないため、それだけテスト時間がかかるという問題点がある。

本発明は、ＯＤＴ抵抗値を測定するためのテストモードを提供し、前記テストモード下で、ＯＤＴ装置が適用された全てのパッドに対するパラレルテストを行うことができるオンダイターミネーション抵抗値テスト装置および方法を提供する。

本発明は、ＤＲＡＭ内に装着された入力バッファーと出力ドライバーを利用して前記テストモードを行い、ＯＤＴ抵抗値を判断するオンダイターミネーション抵抗値テスト装置を提供する。

本発明は、同一パッドを共有する入力バッファーと出力ドライバーを利用して、前記テストモードを行う半導体装置を提供する。

本発明によるオンダイターミネーション抵抗値テスト装置は、ＯＤＴテストモード状態で外部から第１パッドを介して入力される入力データとＯＤＴテストのために設定された内部基準電圧とを比較し、前記比較結果に対応するＯＤＴ抵抗値判断データを出力する比較部と、前記ＯＤＴテスト動作において、前記ＯＤＴ抵抗値判断データを第２パッドに出力する出力部とを含むことを特徴とする。

ここで、前記内部基準電圧は、前記入力データが目標とするＯＤＴ抵抗値のレベルよりも低いレベルに設定される。

前記比較部から出力される前記ＯＤＴ抵抗値判断データを蓄積する蓄積部をさらに備え、前記出力部は、前記ＯＤＴテスト動作において、前記蓄積部に蓄積された前記ＯＤＴ抵抗値判断データを前記第２パッドに出力することが好ましい。

前記蓄積部は、クロック信号に同期して前記比較部の出力を蓄積するＤフリップフロップを含む。

前記第１パッドと前記第２パッドとは同一なものから構成される。
前記比較部は、第１パッドに対する入力バッファーを含む。

前記出力部は、第２パッドに対するセルデータのための出力ドライバーを含む。
また、本発明によるオンダイターミネーション抵抗値テスト装置は、テストモード状態で外部からパッドを介して入力される入力データとＯＤＴテストのために設定された内部基準電圧とを比較し、前記比較結果に対応するＯＤＴ抵抗値判断データを出力する比較部と、前記比較部から出力される前記ＯＤＴ抵抗値判断データを蓄積する蓄積部とを含むことを特徴とする。

ここで、内部基準電圧は、前記入力データが目標とするＯＤＴ抵抗値のレベルよりも低いレベルに設定される。

前記蓄積部は、クロック信号に同期して前記比較部の出力を蓄積するＤフリップフロップを含む。

前記比較部は、前記パッドに対する入力バッファーを含む。
本発明によるオンダイターミネーション抵抗値テスト装置は、ノーマルモード状態でパッドを介して入力される入力データに対する入力バッファー動作を行い、ＯＤＴテストモード状態で前記パッドを介して入力される入力データとＯＤＴテストのために設定された内部基準電圧とを比較し、前記比較結果に対応するＯＤＴ抵抗値判断データを出力する比較部と、前記比較部の出力を蓄積する蓄積部と、前記ノーマルモード状態でパッドに出力するセルデータを駆動し、前記ＯＤＴテストモード状態で前記蓄積部に蓄積された前記ＯＤＴ抵抗値判断データを前記パッドに出力する出力部とを含むことを特徴とする。

ここで、前記内部基準電圧は、前記入力データが目標とするＯＤＴ抵抗値のレベルよりも低いレベルに設定される。

前記比較部は、前記ＯＤＴテストモードに対応してイネイブルにされるＯＤＴテストモード信号により、前記ノーマルモードのための基準電圧と前記ＯＤＴテストモードのための前記内部基準電圧を選択して出力する電圧選択部と、前記パッドに入力される前記入力データを、前記電圧選択部から選択されて出力される電圧と比較し、前記ＯＤＴ抵抗値判断データとして出力する入力バッファーとを含む。

前記蓄積部は、クロック信号に同期して前記比較部の出力を蓄積するＤフリップフロップを含む。

前記出力部は、前記ＯＤＴテスト動作モードにおいて、前記蓄積部の前記ＯＤＴ抵抗値判断データを選択して出力し、前記ノーマルモードにおいて、前記セルデータを選択して出力する駆動制御部と、前記駆動制御部の出力を駆動する出力ドライバーと、前記パッドに前記入力データが入力される時にイネイブルにされて、前記入力データにＯＤＴ抵抗値を反映させ、前記パッドに前記ＯＤＴ抵抗値判断データが出力される時にディスエイブルにされて、前記ＯＤＴ抵抗値を除去するＯＤＴドライバーとを備える。

前記駆動制御部は、前記ＯＤＴテスト動作モードでイネイブルにされて前記ＯＤＴ抵抗値判断データの出力を制御するＯＤＴ出力イネイブル信号と、ノーマルモードに対応するイネイブル信号とを提供するイネイブル部と、前記ＯＤＴテスト動作モードでイネイブルにされるＯＤＴテストモード信号により、セルデータと前記ＯＤＴ抵抗値判断データのいずれか１つを選択して出力する出力部と、前記出力選択部から出力される信号を、前記イネイブル部から提供される信号の状態によって、前記出力ドライバーに伝達する駆動信号出力部とを含む。

また、本発明によるオンダイターミネーション抵抗値テスト装置は、ノーマルモード状態でパッドを介して入力される入力データに対する入力バッファー動作を行い、ＯＤＴテストモード状態で前記パッドを介して入力される入力データとＯＤＴテストのために設定された内部基準電圧とを比較し、前記比較結果に対応するＯＤＴ抵抗値判断データを出力する比較部と、前記比較部の出力を蓄積する蓄積部とを含む。

ここで、前記内部基準電圧は、前記入力データが目標とするＯＤＴ抵抗値のレベルよりも低いレベルに設定される。

前記比較部は、前記ＯＤＴテストモードに対応してイネイブルにされるＯＤＴテストモード信号により、前記ノーマルモードのための基準電圧と前記ＯＤＴテストモードのための前記内部基準電圧を選択して出力する電圧選択部と、前記パッドに入力される前記入力データを、前記電圧選択部から選択されて出力される電圧と比較し、前記ＯＤＴ抵抗値判断データとして出力する入力バッファーとを含む。

前記蓄積部は、クロック信号に同期して前記比較部の出力を蓄積するＤフリップフロップを含む。

本発明による半導体装置は、ＯＤＴ抵抗が適用されたパッドと、ノーマルモードに対応する第１電圧とＯＤＴ抵抗値テストのためのテストモードに対応する第２電圧のいずれか１つを比較電圧として提供する比較電圧供給ユニットと、前記パッドの入力データを、前記比較電圧供給ユニットから提供される比較電圧で比較し出力する入力バッファーと、前記入力バッファーの比較結果を蓄積する蓄積部と、前記ノーマルモードに対応してセルデータを出力し、前記テストモードに対応して前記蓄積部に蓄積されたデータを出力する出力データ選択ユニットと、前記選択ユニットから提供されるデータを出力する出力ドライバーとを備えることを特徴とする。

ここで、前記比較電圧供給ユニットは、前記第２電圧として、前記入力データが目標とするＯＤＴ抵抗値のレベルよりも低いレベルの電圧を供給する。

前記比較電圧供給ユニットは、ノーマルモードに対応する第１電圧とＯＤＴ抵抗値テストのためのテストモードに対応する第２電圧とを提供する内部電圧発生器と、前記テスト動作モードでイネイブルにされるＯＤＴテストモード信号を提供するモード制御部と、前記モード制御部の前記ＯＤＴテストモード信号により、前記第１電圧と前記第２電圧のいずれか１つを選択して、前記入力バッファーに出力する電圧選択部とを備える。

前記蓄積部は、クロック信号に同期して前記比較部の出力を蓄積するＤフリップフロップを含む。

前記出力データ選択ユニットは、前記ＯＤＴテスト動作モードでイネイブルにされるＯＤＴ出力イネイブル信号と、ノーマルモードに対応するイネイブル信号とを前記出力ドライバーに提供するイネイブル部と、前記テスト動作モードでイネイブルにされるＯＤＴテストモード信号を提供するモード制御部と、前記セルデータと前記蓄積部に蓄積されたデータが入力されて、前記モード制御部の前記ＯＤＴテストモード信号により、前記セルデータと前記蓄積部に蓄積されたデータのいずれか１つを選択して、前記出力ドライバーに出力するデータ選択部とを備える。

本発明による半導体装置は、ＯＤＴ抵抗が適用されたパッドと、ノーマルモードに対応する第１電圧とＯＤＴ抵抗値テストのためのテストモードに対応する第２電圧のいずれか１つを比較電圧として提供する比較電圧供給ユニットと、前記パッドの入力データを、前記比較電圧供給ユニットから提供される比較電圧で比較し出力する入力バッファーと、前記入力バッファーの比較結果を蓄積する蓄積部とを備えることを特徴とする。

ここで、前記比較電圧供給ユニットは、前記第２電圧として、前記入力データが目標とするＯＤＴ抵抗値のレベルよりも低いレベルの電圧を供給する。

前記比較電圧供給ユニットは、ノーマルモードに対応する第１電圧とＯＤＴ抵抗値テストのためのテストモードに対応する第２電圧とを提供する内部電圧発生器と、前記テスト動作モードでイネイブルにされるＯＤＴテストモード信号を提供するモード制御部と、前記モード制御部の前記ＯＤＴテストモード信号により、前記第１電圧と前記第２電圧のいずれか１つを選択して、前記入力バッファーに出力する電圧選択部とを備える。

前記蓄積部は、クロック信号に同期して前記比較部の出力を蓄積するＤフリップフロップを含む。

本発明によるオンダイターミネーション抵抗値テスト方法は、ＯＤＴテスト動作時、パッドに入力されるテストデータと基準電圧とを比較し、比較データを生成するステップと、前記比較データをクロック信号に同期させて蓄積するステップと、出力イネイブル信号がイネイブルにされる時、前記比較データを駆動して前記パッドに出力するステップとを含むことを特徴とする。

ここで、前記基準電圧は、前記テストデータが目標とするＯＤＴ抵抗値の電圧よりも低いレベルに設定される。

ここで、前記パッドを介して前記テストデータが入力される時にイネイブルにされて、前記テストデータにＯＤＴ抵抗値を反映させ、前記パッドを介して前記比較データを出力する時にディスエイブルにされてＯＤＴ抵抗値を除去するステップをさらに含む。

そして、前記比較データを駆動して前記パッドに出力するステップは、前記ＯＤＴテスト動作時にイネイブルにされるＯＤＴ出力イネイブル信号により、前記出力イネイブル信号をイネイブルにさせるステップと、前記ＯＤＴテスト動作時にイネイブルにされるＯＤＴテストモード信号により、前記比較データを選択するステップと、前記出力イネイブル信号がイネイブルにされる時、前記比較データを反転駆動し、駆動信号を出力するステップと、前記駆動信号により前記比較データを駆動し、前記パッドに出力するステップとを含む。

本発明は、テストモードにおいて、入力バッファーを介してＯＤＴ抵抗値と目標ＯＤＴ抵抗値に対応される電圧を比較し、その結果を出力ドライバーを介して出力するＯＤＴテスト装置を提供することにより、ＯＤＴ抵抗値を容易にテストし得るという効果がある。

また、本発明は、前記テスト装置により、ＯＤＴが適用された各パッドを同時にテストすることにより、テスト時間を節減し得る効果がある。

本発明は、ＯＤＴ抵抗値をテストするための特別なモード、すなわち、テストモードを半導体装置に提供する。テストモード状態において、半導体装置は、ＯＤＴ抵抗が設定されたパッドに、外部からテストのためのデータが入力されると、これを内部発生電圧と比較し、比較結果を外部に出力する。前記比較および出力過程において、比較結果が蓄積される構成も提供できる。

本発明による実施形態の機能的ブロックダイアグラムは、図１のように提示できる。本発明によるＯＤＴ抵抗テスト装置は、比較部２、蓄積部４および出力部６を備える。

比較部２は、ＯＤＴ抵抗値テストのために、ＯＤＴ抵抗が設定されたパッドに入力されるデータと内部発生電圧を提供されて、データと内部発生電圧の比較結果、すなわち、両者間の電圧差を検出した結果を出力する。比較部２の比較結果は、図１において‘Ｖａｌｕｅ’と定義され、内部発生電圧は、ＯＤＴ抵抗テストのための特定レベルを有する電圧であって、内部電圧生成部(図示せず)から提供できる。

比較部２の出力Ｖａｌｕｅは、蓄積部４に蓄積され、蓄積部４に蓄積されたテスト結果Ｖａｌｕｅは、出力部６を介して出力される。

この際、出力部６は、データが入力されたパッドまたは別途のパッドにテスト結果Ｖａｌｕｅを出力するように構成できる。

そして、比較部２と出力部６は、通常的なデータの入力と出力のためにそれぞれ構成される入力バッファーおよび出力ドライバーを利用して構成できる。

この場合、図２〜図５のような構成が提示でき、図２〜図５の実施形態は、入力バッファーと出力ドライバーが、パッドを共有する構成にも適用できる。

図２を参照すると、本発明は、ＯＤＴ抵抗値をテストするためのテストモードを定義し、テストモードを行うためのスキャン信号を提供する。

前記スキャン信号がイネイブルにされた状態、すなわち、テストモードが活性化された状態（以下、ＯＤＴテストモードという）において、外部からパッドを介して入力される信号と、設計時に目標と決めた目標ＯＤＴ抵抗値に対応付けた電圧とを比較して、その比較結果がＯＤＴ装置の抵抗値のパス/フェイルを判断するために利用される。

図２のＯＤＴ抵抗テスト装置は、比較部１０、蓄積部１２および出力部１４を含む。比較部１０は、ＯＤＴ抵抗が設定されたパッドに対する入力バッファーを利用でき、出力部１４は、比較部１０とパッドを共有する出力ドライバーを利用できる。

具体的には、比較部１０は、通常的な入力データに対するバッファー機能を行うノーマルモードと、ＯＤＴ抵抗値をテストするテストモードを有するが、ノーマルモードの場合、外部からパッドＤＱを介して入力されるデータと基準電圧ＶＲＥＦとを比較し、テストモードの場合、外部からパッドＤＱを介して入力されるテストのためのデータとＯＤＴ抵抗テストのために提供されるＯＤＴ基準電圧ＶＲＥＦ＿ＯＤＴとを比較する。そして、比較部１０は、比較結果を比較データＯＤＴ＿ＯＵＴ＿ＤＡＴＡとして出力する。

また、蓄積部１２は、リセット信号ＲＳＴの状態によって、比較データＯＤＴ＿ＯＵＴ＿ＤＡＴＡをクロック信号ＤＬＫに同期させて蓄積する。リセット信号ＲＳＴは、テストモードによって連動するように設計できる。この場合、リセット信号ＲＳＴにより、ノーマルモードの場合には、比較部１２の出力を蓄積せず、テストモードの場合に、比較部１０の出力を蓄積して出力することを活性化できる。

出力部１４は、通常的な出力のために提供されるセルデータに対する駆動を行うノーマルモードと、蓄積部１２から提供される比較データＯＤＴ＿ＯＵＴ＿ＤＡＴＡを出力するテストモードを有し、動作モードによって、通常的なセルデータＯＵＴ＿ＤＡＴＡまたは蓄積部１２に蓄積された比較データＯＤＴ＿ＯＵＴ＿ＤＡＴＡのいずれか１つを選択して、パッドＤＱに出力する。

ここで、動作モードは、ＯＤＴテスト動作モード時にイネイブルにされるスキャン信号、すなわちＯＤＴテストモード信号ＯＤＴ＿ＳＣＡＮにより選択され、ＯＤＴテストモード信号ＯＤＴ＿ＳＣＡＮは、外部命令に同期されるか、テスト信号を組み合わせる方法などにより、テストを行う所望の時間、活性化状態に維持されるように生成できる。すなわち、ＯＤＴテストモード信号ＯＤＴ＿ＳＣＡＮがイネイブルにされると、ＯＤＴテスト動作モードになり、ＯＤＴテストモード信号ＯＤＴ＿ＳＣＡＮがディスエイブルにされると、ノーマル動作モードになる。

セルデータＯＵＴ＿ＤＡＴＡは、ノーマル動作モードにおいて、リード命令によりメモリーセルから読み出されて、セルデータ出力イネイブル信号ＯＵＴ＿ＥＮがイネイブルにされる時に、パッドＤＱに出力されるデータである。

また、比較データＯＤＴ＿ＯＵＴ＿ＤＡＴＡは、ＯＤＴテスト動作モードにおいて、ＯＤＴ出力イネイブル信号ＯＤＴ＿ＯＵＴ＿ＥＮがイネイブルにされる時に、蓄積部１２からパッドＤＱに出力される。

また、ＯＤＴ駆動イネイブル信号ＯＤＴ＿ＥＮは、パッドＤＱからデータを受信する場合にイネイブルにされて、パッドＤＱにデータを送信する場合にディスエイブルにされる信号である。

具体的には、図３を参照すると、比較部１０は、電圧選択部２０と入力バッファー２２を含み、ＯＤＴテストモード信号ＯＤＴ＿ＳＣＡＮがディスエイブル状態であると、外部から入力されるデータに対する入力バッファーとして動作し、ＯＤＴテストモード信号ＯＤＴ＿ＳＣＡＮがイネイブル状態であると、テストモードのための比較動作を行う。

比較部１０の上述のモード別の動作のために、電圧選択部２０は、パスゲートＰＧ１、ＰＧ２とインバーターＩＶ１を含む。パスゲートＰＧ１は、ＯＤＴテストモード信号ＯＤＴ＿ＳＣＡＮがイネイブルにされるＯＤＴテスト動作モードにおいて、ＤＲＡＭの内部で生成されて印加されるＯＤＴ基準電圧ＶＲＥＦ＿ＯＤＴを選択して出力する。パスゲートＰＧ２は、ＯＤＴテストモード信号ＯＤＴ＿ＳＣＡＮがディスエイブルにされるノーマル動作モードにおいて、ＤＲＡＭの外部から印加される基準電圧ＶＲＥＦを選択して出力する。ここで、インバーターＩＶ１は、ＯＤＴテストモード信号ＯＤＴ＿ＳＣＡＮを反転させ、パスゲートＰＧ１、ＰＧ２に提供する。

ここで、基準電圧ＶＲＥＦは、ノーマル動作モードにおいて、パッドＤＱを介して入力されるデータの論理レベルを判断するための電圧である。

そして、ＯＤＴ基準電圧ＶＲＥＦ＿ＯＤＴは、ＯＤＴテスト動作モードにおいて、外部からパッドＤＱに入力されるロー（Low）データがＯＤＴ装置の設計時の目標ＯＤＴ抵抗値に相応して有する電圧レベルよりも、低く設定されることが好ましい。

ＯＤＴテスト動作モードにおいて、パッドＤＱに入力されるローデータの電圧レベルは、目標ＯＤＴ抵抗値と出力ドライバーの駆動抵抗値によって異なってくる。たとえば、ＤＲＡＭに供給される電源が２．０Ｖで、目標ＯＤＴ抵抗値が５０Ωで、出力ドライバーの駆動抵抗値が２０Ωであると、パッドＤＱに入力されるローデータは、約０．５７Ｖ（２．０Ｖ×{２０Ω/(５０Ω＋２０Ω)}≒０．５７Ｖ）の電圧レベルを有する。この場合、ＯＤＴ基準電圧ＶＲＥＦ＿ＯＤＴは、０．５７Ｖよりも低い電圧レベルに設定されなければならない。

入力バッファー２２は、非反転端子（＋）にパッドＤＱを介して入力されるデータを印加され、反転端子（−）に電圧選択部２０で選択されて提供される電圧を印加されて、これらの電圧を比較し、比較データＯＤＴ＿ＯＵＴ＿ＤＡＴＡを出力する。

すなわち、比較部１０は、ノーマル動作モードにおいては、パッドＤＱに入力されるデータと基準電圧ＶＲＥＦとを比較し、データの論理レベルを判断して出力する入力バッファーとしての役割をする。一方、ＯＤＴテスト動作モードでは、パッドＤＱに入力されるロー（Low）データとＯＤＴ装置の目標ＯＤＴ抵抗値を反映して供給されるＯＤＴ基準電圧ＶＲＥＦ＿ＯＤＴとを比較し、ＯＤＴ装置が有する実際ＯＤＴ抵抗値の不良の有無を判断して出力する比較器としての役割をする。

すなわち、上述のように、ＯＤＴ基準電圧ＶＲＥＦ＿ＯＤＴは、パッドＤＱに入力されるローデータが、設計時のＯＤＴ装置の目標ＯＤＴ抵抗値に相応して有する電圧レベルよりも低く設定されるため、実際ＯＤＴ抵抗値が目標ＯＤＴ抵抗値と誤差範囲内にある場合には、データの電圧は、ＯＤＴ基準電圧ＶＲＥＦ＿ＯＤＴに比べて高い。したがって、比較データＯＤＴ＿ＯＵＴ＿ＤＡＴＡは、ハイ（High）で出力される。逆に、実際ＯＤＴ抵抗値が目標ＯＤＴ抵抗値よりも大きい場合には、データの電圧は、ＯＤＴ基準電圧ＶＲＥＦ＿ＯＤＴに比べて低くなるため、比較データＯＤＴ＿ＯＵＴ＿ＤＡＴＡは、ロー（Low）で出力される。これにより、実際ＯＤＴ抵抗値の不良の有無を判断することができるようになる。

蓄積部１２は、図４のように、クロック信号ＣＬＫに同期させて比較部１０から出力される入力信号ＩＮ、すなわち、比較データＯＤＴ＿ＯＵＴ＿ＤＡＴＡを蓄積するＤフリップフロップから構成できる。そして、蓄積部１２は、蓄積された比較データを出力信号ＯＵＴとしてクロックに同期して出力する。Ｄフリップフロップは、リセット信号ＲＳＴによりリセットされることが好ましい。

図５を参照すると、出力部１４は、駆動制御部３０、出力ドライバー３２およびＯＤＴドライバー３４を含む。

出力部１４は、ＯＤＴテストモード信号ＯＤＴ＿ＳＣＡＮがディスエイブル状態であると、リード命令により出力されるデータを駆動する出力ドライバーとして動作し、ＯＤＴテストモード信号ＯＤＴ＿ＳＣＡＮがイネイブル状態であると、蓄積部１２に蓄積された比較データを出力する出力回路として動作する。

駆動制御部３０は、動作モードによって、セルデータＯＵＴ＿ＤＡＴＡおよび比較データＯＤＴ＿ＯＵＴ＿ＤＡＴＡのいずれか１つを選択して駆動信号として出力し、出力ドライバー３２は、駆動制御部３０で選択された信号をパッドＤＱに出力する。

具体的には、駆動制御部３０は、イネイブル部３０＿２、出力選択部３０＿４および駆動信号出力部３０＿６を含む。

イネイブル部３０＿２は、オアゲートＯＲとして具現できる。オアゲートＯＲは、ノーマル動作モードにおいてセルデータＯＵＴ＿ＤＡＴＡを出力するためにイネイブルにされるセルデータ出力イネイブル信号ＯＵＴ＿ＥＮと、ＯＤＴテスト動作モードにおいて比較データＯＤＴ＿ＯＵＴ＿ＤＡＴＡを出力するためにイネイブルにされるＯＤＴ出力イネイブル信号ＯＤＴ＿ＯＵＴ＿ＥＮとを入力されて、これらの少なくとも１つ以上がイネイブルにされる時にイネイブルにされる出力イネイブル信号ＥＮを出力する。

出力選択部３０＿４は、パスゲートＰＧ３、ＰＧ４とインバーターＩＶ２を含む。パスゲートＰＧ３は、ＯＤＴテストモード信号ＯＤＴ＿ＳＣＡＮがイネイブルにされるＯＤＴテスト動作モードにおいて、ＯＤＴ抵抗値のパス/フェイルを判断し、蓄積された比較データＯＤＴ＿ＯＵＴ＿ＤＡＴＡを選択して出力する。パスゲートＰＧ４は、ＯＤＴテストモード信号ＯＤＴ＿ＳＣＡＮがディスエイブルにされるノーマル動作モードにおいて、メモリーセルからリードされたセルデータＯＵＴ＿ＤＡＴＡを選択して出力する。ここで、インバーターＩＶ２は、ＯＤＴテストモード信号ＯＤＴ＿ＳＣＡＮを反転させてパスゲートＰＧ３、ＰＧ４に提供する。

駆動信号出力部３０＿６は、ナンドゲートＮＤとノアゲートＮＯＲおよびインバーターＩＶ３を含む。ナンドゲートＮＤは、イネイブル部３０＿２から出力される出力イネイブル信号ＥＮと、出力選択部３０＿４から出力されるデータ（動作モードによって選択されたＯＤＴ＿ＯＵＴ＿ＤＡＴＡまたはＯＵＴ＿ＤＡＴＡの１つ）を入力されて、駆動信号Ｃ１を出力する。ノアゲートＮＯＲは、イネイブル部３０＿２から出力される出力イネイブル信号ＥＮがインバーターＩＶ３により反転された信号と、出力選択部３０＿４から出力されるデータ（動作モードによって選択されたＯＤＴ＿ＯＵＴ＿ＤＡＴＡまたはＯＵＴ＿ＤＡＴＡの１つ）を入力されて、駆動信号Ｃ２を出力する。すなわち、出力イネイブル信号ＥＮがイネイブルにされる場合、駆動信号Ｃ１、Ｃ２は、出力選択部３０＿４で選択されて提供されるデータを反転させた信号であり、ロジックレベルが同一である。

出力ドライバー３２は、ＰＭＯＳトランジスターＰＭ１とＮＭＯＳトランジスターＮＭ１を含む。ＰＭＯＳトランジスターＰＭ１は、電源電圧端ＶＤＤＱと出力端との間に連結されて、ゲートに印加される駆動信号Ｃ１により出力端をプルアップ駆動する。ＮＭＯＳトランジスターＮＭ１は、出力端と接地電圧端ＶＳＳＱとの間に連結されて、ゲートに印加される駆動信号Ｃ２により出力端をプルダウン駆動する。ここで、出力端は、ＰＭＯＳトランジスターＰＭ１とＮＭＯＳトランジスターＮＭ１の共通ドレイン端であって、パッドＤＱと連結される。

ＯＤＴドライバー３４は、ＰＭＯＳトランジスターＰＭ２、ＮＭＯＳトランジスターＮＭ２およびインバーターＩＶ４を含む。ＰＭＯＳトランジスターＰＭ２は、電源電圧端ＶＤＤＱと出力端との間に連結されて、ゲートに印加されるＯＤＴ駆動イネイブル信号ＯＵＴ＿ＥＮを反転させた信号により、出力端のプルアップ抵抗を制御する。ＮＭＯＳトランジスターＮＭ２は、出力端と接地電圧端ＶＳＳＱとの間に連結されて、ゲートに印加されるＯＤＴ駆動イネイブル信号ＯＵＴ＿ＥＮにより、出力端のプルダウン抵抗を制御する。ここで、インバーターＩＶ４は、ＯＤＴ駆動イネイブル信号ＯＵＴ＿ＥＮを反転させ、出力端は、ＰＭＯＳトランジスターＰＭ２とＮＭＯＳトランジスターＮＭ２の共通ドレイン端であって、パッドＤＱと連結される。

すなわち、出力部１４は、ノーマル動作モードにおいては、パッドＤＱにセルデータＯＵＴ＿ＤＡＴＡを出力する。一方、ＯＤＴテスト動作モードでは、パッドＤＱに、ＯＤＴ抵抗値のパス/フェイルを判断した比較データＯＤＴ＿ＯＵＴ＿ＤＡＴＡを出力する。

図６および図７のＯＤＴテスト動作波形図を参照して、本発明のＯＤＴテスト装置によりＯＤＴテストを行う方法を説明する。

ノーマル動作モードは、ＤＲＡＭのリード、ライトなどのような一般的な動作であるため、その動作過程についての説明は省略する。

まず、パッドＤＱに入力されるデータとＯＤＴ基準電圧ＶＲＥＦ＿ＯＤＴを比較し、比較データＯＤＴ＿ＯＵＴ＿ＤＡＴＡを生成する。

具体的には、ＯＤＴが適用されたパッドＤＱのＯＤＴ抵抗値を測定するために、ＯＤＴドライバーを駆動するＯＤＴ駆動イネイブル信号ＯＤＴ＿ＥＮがイネイブルにされ、次いで、ＯＤＴテストモード信号ＯＤＴ＿ＳＣＡＮがイネイブルにされると、ＤＲＡＭ外部からパッドＤＱを介してローデータが入力される。この際、ＤＲＡＭ内部に入力されるデータの電圧ＤＱ＿ＶＩは、ＯＤＴ抵抗値が反映された所定の電圧レベルを有するようになる。入力バッファーが前記データの電圧ＤＱ＿ＶＩとＯＤＴ基準電圧ＶＲＥＦ＿ＯＤＴとを比較して、比較データＯＤＴ＿ＯＵＴ＿ＤＡＴＡを出力する。

上述のように、ＯＤＴ基準電圧ＶＲＥＦ＿ＯＤＴは、データの電圧ＤＱ−ＶＩが目標ＯＤＴ抵抗値に対応して有する電圧レベルよりも低い電圧レベルに設定されるため、実際のＯＤＴ抵抗値が目標ＯＤＴ抵抗値と誤差範囲内の類似した値を有するときには、データの電圧ＤＱ＿ＶＩは、ＯＤＴ基準電圧ＶＲＥＦ＿ＯＤＴより高い。この場合、比較データＯＤＴ＿ＯＵＴ＿ＤＡＴＡは、ハイ（High）レベルで出力される。一方、実際のＯＤＴ抵抗値が目標ＯＤＴ抵抗値よりも大きい値を有するときには、データの電圧ＤＱ＿ＶＩは、ＯＤＴ基準電圧ＶＲＥＦ＿ＯＤＴよりも低くなるため、比較データＯＤＴ＿ＯＵＴ＿ＤＡＴＡは、ロー（Low）レベルで出力される。

次に、蓄積部１２において、比較データＯＤＴ＿ＯＵＴ＿ＤＡＴＡをクロック信号ＣＬＫに同期させて蓄積する。

その後、比較データがＯＤＴ出力イネイブル信号ＯＤＴ＿ＯＵＴ＿ＥＮに同期されると、出力部１４は、比較データＯＤＴ＿ＯＵＴ＿ＤＡＴＡをパッドＤＱに出力する。

具体的には、ＯＤＴが適用されたパッドＤＱに出力される比較データＯＤＴ＿ＯＵＴ＿ＤＡＴＡの歪曲を防止するために、ＯＤＴドライバーを駆動するＯＤＴ駆動イネイブル信号ＯＤＴ＿ＥＮがディスエイブルにされる。ＯＤＴテストモード信号ＯＤＴ＿ＳＣＡＮがイネイブルにされると、ＯＤＴ出力イネイブル信号ＯＤＴ＿ＯＵＴ＿ＥＮがイネイブルにされて、比較データＯＤＴ＿ＯＵＴ＿ＤＡＴＡがパッドＤＱに出力される。

一方、ＤＱを共有する出力ドライバーと入力バッファーを利用した実施形態は、図８のように提示できる。

すなわち、パッド５０を出力ドライバー５２と入力バッファー５４が共有し、モード制御部５６が、ＯＤＴ抵抗テストのためのＯＤＴテストモード信号ＯＤＴ＿ＳＣＡＮとＯＤＴテスト結果を出力するためのＯＤＴイネイブル信号とを提供する。

ここで、出力ドライバー５２は、図５の駆動信号出力部３０＿６、出力ドライバー３２、ＯＤＴドライバー３４に相応する構成を有し、入力バッファー５４は、図３の入力バッファー２２に相応する構成を有する。

入力バッファー５４は、パッド５０（ＤＱ）から入力されるＯＤＴテストのためのデータＤＡＴＡ＿Ｉを、電圧選択部５８から提供される電圧と比較し、比較結果を蓄積部６２に提供する。ＯＤＴテストのためにデータＤＡＴＡ＿Ｉと比較するための電圧は、電圧選択部５８から提供される。電圧選択部５８は、モード制御部５６から提供されるＯＤＴテストモード信号ＯＤＴ＿ＳＣＡＮの状態によって、通常的なデータ入力をバッファリングするための基準電圧ＶＲＥＦまたはＯＤＴ抵抗値をテストするためのＯＤＴ基準電圧ＶＲＥＦ＿ＯＤＴのいずれか１つを選択して、入力バッファー５４に提供する。電圧選択部５８は、図２の電圧選択部２０に相応する構成を有する。

内部電圧発生器６０は、電圧選択部５８にＯＤＴ抵抗値をテストするためのＯＤＴ基準電圧ＶＲＥＦ＿ＯＤＴを提供し、ＯＤＴ基準電圧ＶＲＥＦ＿ＯＤＴは、図２について説明したレベルを有するように設定される。

一方、蓄積部６２は、入力バッファー５４から提供される比較結果を蓄積する。蓄積部６２は、図４のようなＤフリップフロップから構成でき、リセット信号ＲＳＴの状態によって、クロック信号ＣＬＫに同期して情報を蓄積および出力する。

出力ドライバー５２は、データ選択部６６から提供されるデータＤＡＴＡ＿Ｏをパッド５０に出力する。出力ドライバー５２のイネイブル状態は、イネイブル信号バッファー６４から提供されるイネイブル信号ＥＮにより決定される。イネイブル信号バッファー６４は、オアゲートとして具現でき、ノーマル動作モードで提供されるセルデータ出力イネイブル信号ＯＵＴ＿ＥＮと、ＯＤＴテスト動作モードで提供されるＯＤＴ出力イネイブル信号ＯＤＴ＿ＯＵＴ＿ＥＮとを出力ドライバー５２に伝達する。

また、出力ドライバー５２は、内部に含まれるＯＤＴドライバー(図５の３４に相応)をイネイブルにするために、モード制御部５６からＯＤＴ駆動イネイブル信号ＯＤＴ＿ＥＮを提供される。

データ選択部６６は、モード制御部５６から提供されるＯＤＴテストモード信号ＯＤＴ＿ＳＣＡＮの状態によって、通常的なセルデータＯＵＴ＿ＤＡＴＡまたは蓄積部６２から出力される比較データＯＤＴ＿ＯＵＴ＿ＤＡＴＡを出力データＤＡＴＡ＿Ｏとして選択し、出力ドライバー５２に提供する。データ選択部６６は、図５の出力選択部３０＿４に相応する構成を有する。

図８のように、ＤＱを共有する出力ドライバーと入力バッファーを利用した実施形態が構成でき、これにより、本発明によるＯＤＴ抵抗テストが行える。

上述のように、本発明は、ＯＤＴテストを行って、ＯＤＴが適用されたパッドのＯＤＴ抵抗値の不良の有無を判断し、その結果をパッドを介して確認することにより、簡単にＯＤＴ抵抗値をテストすることができて、ＯＤＴが適用された多数のパッドを同時にテストすることにより、テスト時間を節減することができる。

本発明の実施形態によるオンダイターミネーション抵抗値テスト装置を示すブロック構成図である。 本発明によるオンダイターミネーション抵抗値テスト装置の、入力バッファーおよび出力ドライバーを利用した構成を示すブロック構成図である。 図２の比較部の詳細ブロック構成図である。 図２の蓄積部の詳細ブロック構成図である。 図２の出力部の詳細ブロック構成図である。 本発明のオンダイターミネーション抵抗値テストの実行時に表れる動作波形図である。 本発明のオンダイターミネーション抵抗値テストの実行時に表れる動作波形図である。 本発明によるオンダイターミネーション抵抗値テスト装置の他の実施形態を示すブロック構成図である。

符号の説明

２ 比較部
４ 蓄積部
６ 出力部
１０ 比較部
１２ 蓄積部
１４ 出力部
２０ 電圧選択部
２２ 入力バッファー
３０ 駆動制御部
３０＿２ イネイブル部
３０＿４ 出力選択部
３０＿６ 駆動信号出力部
３２ 出力ドライバー
３４ ＯＤＴドライバー
５０ パッド
５２ 出力ドライバー
５４ 入力バッファー
５６ モード制御部
５８ 電圧選択部
６０ 内部電圧発生器
６２ 蓄積部
６４ イネイブル信号バッファー
ＤＱ パッド
ＩＶ１，ＩＶ２，ＩＶ４，ＩＶ４ インバーター
ＮＭ１，ＮＭ２ ＮＭＯＳトランジスター
ＰＧ１，ＰＧ２，ＰＧ３，ＰＧ４ パスゲート
ＰＭ１，ＰＭ２ ＰＭＯＳトランジスター

Claims (34)

1. オンダイターミネーションテストモード状態で外部から第１パッドを介して入力される入力データとオンダイターミネーションテストのために設定された内部基準電圧とを比較し、前記比較結果に対応するオンダイターミネーション抵抗値判断データを出力する比較部と、
   前記オンダイターミネーションテスト動作において、前記オンダイターミネーション抵抗値判断データを第２パッドに出力する出力部と、
   を含むことを特徴とする、オンダイターミネーション抵抗値テスト装置。
2. 前記内部基準電圧は、前記入力データが目標とするオンダイターミネーション抵抗値のレベルよりも低いレベルに設定されることを特徴とする、請求項１に記載のオンダイターミネーション抵抗値テスト装置。
3. 前記比較部から出力される前記オンダイターミネーション抵抗値判断データを蓄積する蓄積部をさらに備え、前記出力部は、前記オンダイターミネーションテスト動作において、前記蓄積部に蓄積された前記オンダイターミネーション抵抗値判断データを前記第２パッドに出力することを特徴とする、請求項１に記載のオンダイターミネーション抵抗値テスト装置。
4. 前記蓄積部は、クロック信号に同期して前記比較部の出力を蓄積するＤフリップフロップを含むことを特徴とする、請求項３に記載のオンダイターミネーション抵抗値テスト装置。
5. 前記第１パッドと前記第２パッドとは同一なものから構成されることを特徴とする、請求項１に記載のオンダイターミネーション抵抗値テスト装置。
6. 前記比較部は、第１パッドに対する入力バッファーを含むことを特徴とする、請求項１に記載のオンダイターミネーション抵抗値テスト装置。
7. 前記出力部は、第２パッドに対するセルデータのための出力ドライバーを含むことを特徴とする、請求項１に記載のオンダイターミネーション抵抗値テスト装置。
8. オンダイターミネーションテストモード状態で外部からパッドを介して入力される入力データとオンダイターミネーションテストのために設定された内部基準電圧とを比較し、前記比較結果に対応するオンダイターミネーション抵抗値判断データを出力する比較部と、
   前記比較部から出力される前記オンダイターミネーション抵抗値判断データを蓄積する蓄積部と、
   を含むことを特徴とする、オンダイターミネーション抵抗値テスト装置。
9. 前記内部基準電圧は、前記入力データが目標とするオンダイターミネーション抵抗値のレベルよりも低いレベルに設定されることを特徴とする、請求項８に記載のオンダイターミネーション抵抗値テスト装置。
10. 前記蓄積部は、クロック信号に同期して前記比較部の出力を蓄積するＤフリップフロップを含むことを特徴とする、請求項８に記載のオンダイターミネーション抵抗値テスト装置。
11. 前記比較部は、前記パッドに対する入力バッファーを含むことを特徴とする、請求項８に記載のオンダイターミネーション抵抗値テスト装置。
12. ノーマルモード状態でパッドを介して入力される入力データに対する入力バッファー動作を行い、オンダイターミネーションテストモード状態で前記パッドを介して入力される入力データとオンダイターミネーションテストのために設定された内部基準電圧とを比較し、前記比較結果に対応するオンダイターミネーション抵抗値判断データを出力する比較部と、
    前記比較部の出力を蓄積する蓄積部と、
    前記ノーマルモード状態でパッドに出力するセルデータを駆動し、前記オンダイターミネーションテストモード状態で前記蓄積部に蓄積された前記オンダイターミネーション抵抗値判断データを前記パッドに出力する出力部と、
    を含むことを特徴とする、オンダイターミネーション抵抗値テスト装置。
13. 前記内部基準電圧は、前記入力データが目標とするオンダイターミネーション抵抗値のレベルよりも低いレベルに設定されることを特徴とする、請求項１２に記載のオンダイターミネーション抵抗値テスト装置。
14. 前記比較部は、
    前記オンダイターミネーションテストモードに対応してイネイブルにされるオンダイターミネーションテストモード信号により、前記ノーマルモードのための基準電圧と前記オンダイターミネーションテストモードのための前記内部基準電圧を選択して出力する電圧選択部と、
    前記パッドに入力される前記入力データを、前記電圧選択部から選択されて出力される電圧と比較し、前記オンダイターミネーション抵抗値判断デートとして出力する入力バッファーと、
    を含むことを特徴とする、請求項１２に記載のオンダイターミネーション抵抗値テスト装置。
15. 前記蓄積部は、クロック信号に同期して前記比較部の出力を蓄積するＤフリップフロップを含むことを特徴とする、請求項１２に記載のオンダイターミネーション抵抗値テスト装置。
16. 前記出力部は、
    前記オンダイターミネーションテスト動作モードにおいて、前記蓄積部の前記オンダイターミネーション抵抗値判断データを選択して出力し、前記ノーマルモードにおいて、前記セルデータを選択して出力する駆動制御部と、
    前記駆動制御部の出力を駆動する出力ドライバーと、
    前記パッドに前記入力データが入力される時にイネイブルにされて、前記入力データにオンダイターミネーション抵抗値を反映させ、前記パッドに前記オンダイターミネーション抵抗値判断データが出力される時にディスエイブルにされて、前記オンダイターミネーション抵抗値を除去するオンダイターミネーションドライバーと、
    を備えることを特徴とする、請求項１２に記載のオンダイターミネーション抵抗値テスト装置。
17. 前記駆動制御部は、
    前記オンダイターミネーションテスト動作モードでイネイブルにされて前記オンダイターミネーション抵抗値判断データの出力を制御するオンダイターミネーション出力イネイブル信号と、ノーマルモードに対応するイネイブル信号とを提供するイネイブル部と、
    前記オンダイターミネーションテスト動作モードでイネイブルにされるオンダイターミネーションテストモード信号により、セルデータと前記オンダイターミネーション抵抗値判断データのいずれか１つを選択して出力する出力部と、
    前記出力選択部から出力される信号を、前記イネイブル部から提供される信号の状態によって、前記出力ドライバーに伝達する駆動信号出力部と、
    を含むことを特徴とする、請求項１６に記載のオンダイターミネーション抵抗値テスト装置。
18. ノーマルモード状態でパッドを介して入力される入力データに対する入力バッファー動作を行い、オンダイターミネーションテストモード状態で前記パッドを介して入力される入力データとオンダイターミネーションテストのために設定された内部基準電圧とを比較し、前記比較結果に対応するオンダイターミネーション抵抗値判断データを出力する比較部と、
    前記比較部の出力を蓄積する蓄積部と
    を含むことを特徴とする、オンダイターミネーション抵抗値テスト装置。
19. 前記内部基準電圧は、前記入力データが目標とするオンダイターミネーション抵抗値のレベルよりも低いレベルに設定されることを特徴とする、請求項１８に記載のオンダイターミネーション抵抗値テスト装置。
20. 前記比較部は、
    前記オンダイターミネーションテストモードに対応してイネイブルにされるオンダイターミネーションテストモード信号により、前記ノーマルモードのための基準電圧と前記オンダイターミネーションテストモードのための前記内部基準電圧を選択して出力する電圧選択部と、
    前記パッドに入力される前記入力データを、前記電圧選択部から選択されて出力される電圧と比較し、前記オンダイターミネーション抵抗値判断デートとして出力する入力バッファーと、
    を含むことを特徴とする、請求項１８に記載のオンダイターミネーション抵抗値テスト装置。
21. 前記蓄積部は、クロック信号に同期して前記比較部の出力を蓄積するＤフリップフロップを含むことを特徴とする、請求項１８に記載のオンダイターミネーション抵抗値テスト装置。
22. オンダイターミネーション抵抗が適用されたパッドと、
    ノーマルモードに対応する第１電圧とオンダイターミネーション抵抗値テストのためのテストモードに対応する第２電圧のいずれか１つを比較電圧として提供する比較電圧供給ユニットと、
    前記パッドの入力データを、前記比較電圧供給ユニットから提供される比較電圧で比較し出力する入力バッファーと、
    前記入力バッファーの比較結果を蓄積する蓄積部と、
    前記ノーマルモードに対応してセルデータを出力し、前記テストモードに対応して前記蓄積部に蓄積されたデータを出力する出力データ選択ユニットと、
    前記選択ユニットから提供されるデータを出力する出力ドライバーと、
    を備えることを特徴とする半導体装置。
23. 前記比較電圧供給ユニットは、前記第２電圧として、前記入力データが目標とするオンダイターミネーション抵抗値のレベルよりも低いレベルの電圧を供給することを特徴とする、請求項２２に記載の半導体装置。
24. 前記比較電圧供給ユニットは、
    ノーマルモードに対応する第１電圧とオンダイターミネーション抵抗値テストのためのテストモードに対応する第２電圧とを提供する内部電圧発生器と、
    前記テスト動作モードでイネイブルにされるオンダイターミネーションテストモード信号を提供するモード制御部と、
    前記モード制御部の前記オンダイターミネーションテストモード信号により、前記第１電圧と前記第２電圧のいずれか１つを選択して、前記入力バッファーに出力する電圧選択部と、
    を備えることを特徴とする、請求項２２に記載の半導体装置。
25. 前記蓄積部は、クロック信号に同期して前記比較部の出力を蓄積するＤフリップフロップを含むことを特徴とする、請求項２２に記載の半導体装置。
26. 前記出力データ選択ユニットは、
    前記オンダイターミネーションテスト動作モードでイネイブルにされるオンダイターミネーション出力イネイブル信号と、ノーマルモードに対応するイネイブル信号とを前記出力ドライバーに提供するイネイブル部と、
    前記テスト動作モードでイネイブルにされるオンダイターミネーションテストモード信号を提供するモード制御部と、
    前記セルデータと前記蓄積部に蓄積されたデータが入力されて、前記モード制御部の前記オンダイターミネーションテストモード信号により、前記セルデータと前記蓄積部に蓄積されたデータのいずれか１つを選択して、前記出力ドライバーに出力するデータ選択部と、
    を備えることを特徴とする、請求項２２に記載の半導体装置。
27. オンダイターミネーション抵抗が適用されたパッドと、
    ノーマルモードに対応する第１電圧とオンダイターミネーション抵抗値テストのためのテストモードに対応する第２電圧のいずれか１つを比較電圧として提供する比較電圧供給ユニットと、
    前記パッドの入力データを、前記比較電圧供給ユニットから提供される比較電圧で比較し出力する入力バッファーと、
    前記入力バッファーの比較結果を蓄積する蓄積部と、
    を備えることを特徴とする半導体装置。
28. 前記比較電圧供給ユニットは、前記第２電圧として、前記入力データが目標とするオンダイターミネーション抵抗値のレベルよりも低いレベルの電圧を供給することを特徴とする、請求項２７に記載の半導体装置。
29. 前記比較電圧供給ユニットは、
    ノーマルモードに対応する第１電圧とオンダイターミネーション抵抗値テストのためのテストモードに対応する第２電圧とを提供する内部電圧発生器と、
    前記テスト動作モードでイネイブルにされるオンダイターミネーションテストモード信号を提供するモード制御部と、
    前記モード制御部の前記オンダイターミネーションテストモード信号により、前記第１電圧と前記第２電圧のいずれか１つを選択して、前記入力バッファーに出力する電圧選択部と、
    を備えることを特徴とする、請求項２７に記載の半導体装置。
30. 前記蓄積部は、クロック信号に同期して前記比較部の出力を蓄積するＤフリップフロップを含むことを特徴とする、請求項２７に記載の半導体装置。
31. オンダイターミネーションテスト動作時、パッドに入力されるテストデータと基準電圧とを比較し、比較データを生成するステップと、
    前記比較データをクロック信号に同期させて蓄積するステップと、
    出力イネイブル信号がイネイブルにされる時、前記比較データを駆動して前記パッドに出力するステップと、
    を含むことを特徴とする、オンダイターミネーション抵抗値テスト方法。
32. 前記基準電圧は、前記テストデータが目標とするオンダイターミネーション抵抗値の電圧よりも低いレベルに設定されることを特徴とする、請求項３１に記載のオンダイターミネーション抵抗値テスト方法。
33. 前記パッドを介して前記テストデータが入力される時にイネイブルにされて、前記テストデータにオンダイターミネーション抵抗値を反映させ、前記パッドを介して前記比較データを出力する時にディスエイブルにされてオンダイターミネーション抵抗値を除去するステップをさらに含むことを特徴とする、請求項３１に記載のオンダイターミネーション抵抗値テスト方法。
34. 前記比較データを駆動して前記パッドに出力するステップは、
    前記オンダイターミネーションテスト動作時にイネイブルにされるオンダイターミネーション出力イネイブル信号により、前記出力イネイブル信号をイネイブルにさせるステップと、
    前記オンダイターミネーションテスト動作時にイネイブルにされるオンダイターミネーションテストモード信号により、前記比較データを選択するステップと、
    前記出力イネイブル信号がイネイブルにされる時、前記比較データを反転駆動し、駆動信号を出力するステップと、
    前記駆動信号により前記比較データを駆動し、前記パッドに出力するステップと、
    を含むことを特徴とする、請求項３１に記載のオンダイターミネーション抵抗値テスト方法。

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