KR20170005328A - 반도체 장치 및 반도체 시스템 - Google Patents
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Abstract
테스트시가 아닐 경우 데이터 스트로브 신호에 응답하여 온 다이 터미네이션 인에이블 신호를 인에이블시키고, 테스트시 커맨드 래치 인에이블 신호 및 어드레스 래치 인에이블 신호에 응답하여 상기 온 다이 터미네이션 인에이블 신호를 인에이블시키는 온 다이 터미네이션 인에이블 신호 생성부, 및 상기 온 다이 터미네이션 인에이블 신호에 응답하여 온 다이 터미네이션 동작을 수행하는 온 다이 터미네이션 회로부를 포함한다.
Description
본 발명은 반도체 집적 회로에 관한 것으로, 보다 구체적으로는 반도체 장치 및 반도체 시스템에 관한 것이다.
반도체 장치는 외부와의 임피던스 매칭(impedance matching)을 통하여 입출력 신호의 왜곡을 방지하도록 구성된다.
임피던스 매칭을 수행하는 회로를 온 다이 터미네이션 회로(ODT 회로, on-die termination circuit)라고 한다.
특히, 반도체 장치는 데이터가 외부로부터 입력되는 동작시 ODT 회로를 이용하여 왜곡없이 데이터를 입력 받아 저장하도록 구성된다.
반도체 장치는 많은 테스트를 거쳐 제품으로서 양산된다. 하지만 데이터의 입력될 때만 ODT 회로가 동작하는 반도체 장치의 경우 테스트시 데이터를 입력시켜 ODT 회로를 동작시켜야 하는 번거로움이 있거나, 테스트시 데이터를 입력시키지 못해 ODT 회로를 동작시키지 못하기 때문에, ODT 회로의 검증에 어려움이 있다.
본 발명은 특정 모드시 온 다이 터미네이션 회로를 검증하기 위한 반도체 장치 및 반도체 시스템를 제공하기 위한 것이다.
본 발명의 실시예에 따른 반도체 장치는 테스트시가 아닐 경우 데이터 스트로브 신호에 응답하여 온 다이 터미네이션 인에이블 신호를 인에이블시키고, 테스트시 커맨드 래치 인에이블 신호 및 어드레스 래치 인에이블 신호에 응답하여 상기 온 다이 터미네이션 인에이블 신호를 인에이블시키는 온 다이 터미네이션 인에이블 신호 생성부; 및 상기 온 다이 터미네이션 인에이블 신호에 응답하여 온 다이 터미네이션 동작을 수행하는 온 다이 터미네이션 회로부를 포함한다.
본 발명의 실시예에 따른 반도체 장치는 커맨드에 응답하여 활성화 판단 신호를 생성하는 활성화 판단부; 테스트 신호에 응답하여 데이터 스트로브 신호에 따라 셋 신호를 생성하거나 커맨드 래치 인에이블 신호 및 어드레스 래치 인에이블 신호에 따라 상기 셋 신호를 생성하는 셋 신호 생성부; 칩 인에이블 신호, 상기 커맨드 래치 인에이블 신호, 및 상기 어드레스 래치 인에이블 신호에 응답하여 리셋 신호를 생성하는 리셋 신호 생성부; 상기 활성화 판단 신호, 상기 셋 신호 및 상기 리셋 신호에 응답하여 온 다이 터미네이션 인에이블 신호를 생성하는 인에이블 신호 생성부; 및 상기 온 다이 터미네이션 인에이블 신호에 응답하여 온 다이 터미네이션 동작을 수행하는 온 다이 터미네이션 회로부를 포함한다.
본 발명의 실시예에 따른 반도체 시스템은 외부 장치; 및 복수개의 입출력 신호 라인 및 복수개의 제어 신호 라인으로 상기 외부 장치와 연결된 반도체 장치를 포함하는 반도체 시스템으로서, 상기 복수개의 제어 신호 라인은 커맨드 래치 인에이블 신호, 어드레스 래치 인에이블 신호, 데이터 스트로브 신호, 및 모드 제어 신호를 전달하는 신호 라인이고, 상기 복수개의 입출력 신호 라인은 어드레스, 커맨드, 및 데이터를 전달하는 신호라인이며, 상기 반도체 장치는 상기 모드 제어 신호에 응답하여 상기 데이터 스트로브 신호에 따라 온 다이 터미네이션 동작을 수행하거나 상기 커맨드 래치 인에이블 신호 및 상기 어드레스 래치 인에이블 신호에 따라 상기 온 다이 터미네이션 동작을 수행하는 것을 특징으로 한다.
본 발명에 따른 반도체 장치 및 반도체 시스템은 온 다이 터미네이션 회로를 특정 모드에서도 검증할 수 있어, 반도체 장치 및 반도체 시스템의 신뢰도를 더욱 향상시킬 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 장치의 구성도,
도 2는 도 1의 셋 신호 생성부의 구성도,
도 3은 도 1의 리셋 신호 생성부의 구성도,
도 4는 본 발명의 실시예에 따른 반도체 장치의 타이밍도,
도 5는 본 발명의 실시예에 따른 반도체 시스템의 구성도이다.
도 2는 도 1의 셋 신호 생성부의 구성도,
도 3은 도 1의 리셋 신호 생성부의 구성도,
도 4는 본 발명의 실시예에 따른 반도체 장치의 타이밍도,
도 5는 본 발명의 실시예에 따른 반도체 시스템의 구성도이다.
본 발명의 실시예에 따른 반도체 장치는 동작 모드에 따라 온 다이 터미네이션 동작을 활성화시키는 방식이 달라지는 것이 특징이며, 이하 설명에서는 테스트 모드(테스트시)와 노멀 모드(테스트시가 아닌 경우)를 예로 하여 설명하는 것일 뿐 이에 한정하는 것은 아니다.
본 발명의 실시예에 따른 반도체 장치는 도 1에 도시된 바와 같이, 온 다이 터미네이션 인에이블 신호 생성부(100), 및 온 다이 터미네이션 회로부(200)를 포함한다.
상기 온 다이 터미네이션 인에이블 신호 생성부(100)는 커맨드(CMD), 데이터 스트로브 신호(DQS), 커맨드 래치 인에이블 신호(CLE), 어드레스 래치 인에이블 신호(ALE), 칩 인에이블 신호(CEN) 및 테스트 신호(TEST)에 응답하여 온 다이 터미네이션 인에이블 신호(ODT_en)를 생성한다. 예를 들어, 상기 온 다이 터미네이션 인에이블 신호 생성부(100)는 상기 커맨드(CMD)에 응답하여 온 다이 터미네이션 동작의 수행 여부를 결정한다. 상기 온 다이 터미네이션 인에이블 신호 생성부(100)는 상기 테스트 신호(TEST), 상기 커맨드 래치 인에이블 신호(CLE), 상기 어드레스 래치 인에이블 신호(ALE), 및 상기 데이터 스트로브 신호(DQS)에 응답하여 상기 온 다이 터미네이션 인에이블 신호(ODT_en)를 인에이블시킨다. 상기 온 다이 터미네이션 인에이블 신호 생성부(100)는 상기 칩 인에이블 신호(CEN), 상기 커맨드 래치 인에이블 신호(CLE), 및 상기 어드레스 래치 인에이블 신호(ALE)에 응답하여 상기 온 다이 터미네이션 인에이블 신호(ODT_en)를 디스에이블시킨다. 상기 커맨드 래치 인에이블 신호(CLE)는 반도체 장치에 입력되는 신호가 커맨드라는 것을 반도체 장치에 알려주기 위한 신호이다. 상기 어드레스 래치 인에이블 신호(ALE)는 반도체 장치에 입력되는 신호가 어드레스라는 것을 반도체 장치에 알려주는 신호이다. 상기 칩 인에이블 신호(CEN)는 칩이 인에이블되었다는 것을 반도체 장치에 알려주는 신호이다. 그러므로, 상기 커맨드 래치 인에이블 신호(CLE)가 인에이블된 상태에서 반도체 장치에 신호가 입력되면 반도체 장치는 입력되는 신호를 커맨드로 인식한다. 상기 어드레스 래치 인에이블 신호(ALE)가 인에이블된 상태에서 반도체 장치에 신호가 입력되면 반도체 장치는 입력되는 신호를 어드레스로 인식한다.
상기 온 다이 터미네이션 회로부(200)는 상기 온 다이 터미네이션 인에이블 신호(ODT_en)에 응답하여 온 다이 터미네이션 동작을 수행한다. 예를 들어, 상기 온 다이 터미네이션 회로부(200)는 상기 온 다이 터미네이션 인에이블 신호(ODT_en)의 인에이블 구간동안 상기 온 다이 터미네이션 동작을 수행한다.
상기 온 다이 터미네이션 인에이블 신호 생성부(100)는 도 1에 도시된 바와 같이, 활성화 판단부(110), 셋 신호 생성부(120), 리셋 신호 생성부(130), 및 인에이블 신호 생성부(140)를 포함한다.
상기 활성화 판단부(110)는 상기 커맨드(CMD)에 응답하여 활성화 판단 신호(Dec_act)를 생성한다. 예를 들어, 상기 활성화 판단부(110)는 상기 커맨드(CMD)가 상기 온 다이 터미네이션 회로부(200)를 동작시키라는 커맨드이면, 상기 활성화 판단 신호(Dec_act)를 인에이블시킨다.
상기 셋 신호 생성부(120)는 상기 테스트 신호(TEST), 상기 데이터 스트로브 신호(DQS), 상기 커맨드 래치 인에이블 신호(CLE), 및 상기 어드레스 래치 인에이블 신호(ALE)에 응답하여 셋 신호(SET_s)를 생성한다. 상기 셋 신호 생성부(120)는 상기 테스트 신호(TEST)가 디스에이블된 경우 상기 데이터 스트로브 신호(DQS)에 응답하여 상기 셋 신호(SET_s)를 생성하고, 상기 테스트 신호(TEST)가 인에이블된 경우 상기 커맨드 래치 인에이블 신호(CLE) 및 상기 어드레스 래치 인에이블 신호(ALE)에 응답하여 상기 셋 신호(SET_s)를 생성한다. 더욱 상세히 설명하면, 상기 셋 신호 생성부(120)는 상기 테스트 신호(TEST)가 디스에이블되면 상기 데이터 스트로브 신호(DQS)를 상기 셋 신호(SET_s)로서 출력하고, 상기 테스트 신호(TEST)가 인에이블되면 상기 커맨드 래치 인에이블 신호(CLE) 및 상기 어드레스 래치 인에이블 신호(ALE)가 모두 디스에이블될 경우 펄스(미도시)를 생성하여, 생성된 펄스를 상기 셋 신호(SET_s)로서 출력한다.
상기 리셋 신호 생성부(130)는 상기 칩 인에이블 신호(CEN), 상기 커맨드 래치 인에이블 신호(CLE), 및 상기 어드레스 래치 인에이블 신호(ALE)에 응답하여 리셋 신호(REST_s)를 생성한다. 예를 들어, 상기 리셋 신호 생성부(130)는 상기 칩 인에이블 신호(CEN)가 디스에이블되고, 상기 커맨드 래치 인에이블 신호(CLE) 및 상기 어드레스 래치 인에이블 신호(ALE)가 모두 인에이블되면 펄스(미도시)를 생성하여, 생성된 펄스를 상기 리셋 신호(RESET_s)로서 출력한다.
상기 인에이블 신호 생성부(140)는 상기 활성화 판단 신호(Dec_act), 상기 셋 신호(SET_s) 및 상기 리셋 신호(RESET_s)에 응답하여 상기 온 다이 터미네이션 인에이블 신호(ODT_en)를 생성한다. 예를 들어, 상기 인에이블 신호 생성부(140)는 상기 활성화 판단 신호(Dec_act)가 인에이블되고, 상기 셋 신호(SET_s)가 인에이블되면 상기 온 다이 터미네이션 인에이블 신호(ODT_en)를 인에이블시키고, 상기 리셋 신호(RESET_s)가 인에이블될 때까지 상기 온 다이 터미네이션 인에이블 신호(ODT_en)의 인에이블 상태를 유지시킨다. 즉, 상기 인에이블 신호 생성부(140)는 상기 활성화 판단 신호(Dec_act)가 인에이블된 상태에서 상기 셋 신호(SET_s)가 인에이블되면 상기 온 다이 터미네이션 인에이블 신호(ODT_en)를 인에이블시키고, 상기 리셋 신호(RESET_s)가 인에이블되면 인에이블되었던 상기 온 다이 터미네이션 인에이블 신호(ODT_en)를 디스에이블시킨다.
상기 셋 신호 생성부(120)는 도 2에 도시된 바와 같이, 셋 신호 인에이블 판단부(121), 제 1 펄스 생성부(122), 및 선택 출력부(123)를 포함한다.
상기 셋 신호 인에이블 판단부(121)는 상기 커맨드 래치 인에이블 신호(CLE) 및 상기 어드레스 래치 인에이블 신호(ALE)에 응답하여 셋 판단 신호(S_d)를 생성한다. 예를 들어, 상기 셋 신호 인에이블 판단부(121)는 상기 커맨드 래치 인에이블 신호(CLE) 및 어드레스 래치 인에이블 신호(ALE)가 모두 디스에이블되면 상기 셋 판단 신호(S_d)를 인에이블시킨다.
상기 셋 신호 인에이블 판단부(121)는 노어 게이트(NOR1)를 포함한다. 상기 노어 게이트(NOR1)는 상기 커맨드 래치 인에이블 신호(CLE) 및 상기 어드레스 래치 인에이블 신호(ALE)를 입력 받아 상기 셋 판단 신호(S_d)를 출력한다.
상기 제 1 펄스 생성부(122)는 상기 셋 판단 신호(S_d)에 응답하여 설정된 시간동안 인에이블되는 제 1 펄스(P_1)를 생성한다. 예를 들어, 상기 제 1 펄스 생성부(122)는 상기 셋 판단 신호(S_d)가 인에이블되면 설정된 시간동안 인에이블되는 상기 제 1 펄스(P_1)를 생성한다.
상기 펄스 생성부(122)는 제 1 지연부(122-1), 제 1 및 제 2 인버터(IV1, IV2), 및 제 1 낸드 게이트(ND1)를 포함한다. 상기 제 1 지연부(122-1)는 상기 셋 판단 신호(S_d)를 입력 받는다. 상기 제 1 인버터(IV1)는 상기 제 1 지연부(122-1)의 출력 신호를 입력 받는다. 상기 제 1 낸드 게이트(ND1)는 상기 제 1 인버터(IV1)의 출력 신호 및 상기 셋 판단 신호(S_d)를 입력 받는다. 상기 제 2 인버터(IV2)는 상기 제 1 낸드 게이트(ND1)의 출력 신호를 입력 받아 상기 제 1 펄스(P_1)를 출력한다.
상기 선택 출력부(123)는 상기 테스트 신호(TEST)에 응답하여 상기 제 1 펄스(P_1) 및 상기 데이터 스트로브 신호(DQS) 중 하나를 상기 셋 신호(SET_s)로서 출력한다. 예를 들어, 상기 선택 출력부(123)는 상기 테스트 신호(TEST)가 인에이블되면 상기 제 1 펄스(P_1)를 상기 셋 신호(SET_s)로서 출력하고, 상기 테스트 신호(TEST)가 디스에이블되면 상기 데이터 스트로브 신호(DQS)를 상기 셋 신호(SET_s)로서 출력한다. 상기 선택 출력부(123)는 멀티 플렉서로 구현 가능하다.
상기 리셋 신호 생성부(130)는 도3에 도시된 바와 같이, 리셋 신호 인에이블 판단부(131), 및 제 2 펄스 생성부(132)를 포함한다.
상기 리셋 신호 인에이블 판단부(131)는 상기 칩 인에이블 신호(CEN), 상기 커맨드 래치 인에이블 신호(CLE) 및 상기 어드레스 래치 인에이블 신호(ALE)에 응답하여 상기 리셋 판단 신호(RE_d)를 생성한다. 예를 들어, 상기 리셋 신호 인에이블 판단부(131)는 상기 칩 인에이블 신호(CEN)가 디스에이블되고 상기 커맨드 래치 인에이블 신호(CLE), 및 상기 어드레스 래치 인에이블 신호(ALE)가 모두 인에이블되면 상기 리셋 판단 신호(RE_d)를 인에이블시킨다.
상기 리셋 신호 인에이블 판단부(131)는 제 2 낸드 게이트(ND2), 및 제 3 인버터(IV3)를 포함한다. 상기 제 2 낸드 게이트(ND2)는 상기 칩 인에이블 신호(CEN), 상기 커맨드 래치 인에이블 신호(CLE) 및 상기 어드레스 래치 인에이블 신호(ALE)를 입력 받는다. 상기 제 3 인버터(IV3)는 상기 제 2 낸드 게이트(ND2)의 출력 신호를 입력 받아 상기 리셋 판단 신호(RE_d)를 출력한다.
상기 제 2 펄스 생성부(132)는 상기 리셋 판단 신호(RE_d)가 인에이블되면 설정된 시간동안 인에이블되는 펄스를 생성하고, 생성된 펄스를 상기 리셋 신호(RESET_s)로서 출력한다. 즉, 상기 제 2 펄스 생성부(132)는 상기 리셋 판단 신호(RE_d)가 인에이블되면 설정된 시간동안 인에이블되는 상기 리셋 신호(RESET_s)를 생성한다.
상기 제 2 펄스 생성부(132)는 제 2 지연부(132-1), 제 4 및 제 5 인버터(IV4, IV5), 및 제 3 낸드 게이트(ND3)를 포함한다. 상기 제 2 지연부(132-1)는 상기 리셋 판단 신호(RE_d)를 입력 받는다. 상기 제 4 인버터(IV4)는 상기 제 2 지연부(132-1)의 출력 신호를 입력 받는다. 상기 제 3 낸드 게이트(ND3)는 상기 제 4 인버터(IV4)의 출력 신호 및 상기 리셋 판단 신호(RE_d)를 입력 받는다. 상기 제 5 인버터(IV5)는 상기 제 3 낸드 게이트(ND3)의 출력 신호를 입력 받아 상기 리셋 신호(RESET_s)를 출력한다.
이와 같이 구성된 본 발명의 실시예에 따른 반도체 장치의 동작을 설명하면 다음과 같다.
먼저 테스트시가 아닐 경우의 동작을 설명한다.
도1을 참조하면, 활성화 판단부(110)는 커맨드(CMD)가 온 다이 터미네이션 회로부(200)를 활성화시키라는 명령이면 상기 커맨드(CMD)에 응답하여 활성화 판단 신호(Dec_act)를 인에이블시킨다.
도2를 참조하면, 셋 신호 생성부(120)는 테스트 신호(TEST)가 디스에이블된 경우 데이터 스트로브 신호(DQS)를 셋 신호(SET_s)로서 출력한다. 이때, 상기 테스트 신호(TEST)는 테스트시에만 인에이블되고, 테스트가 아닐 경우에는 디스에이블되는 신호이다. 그러므로, 상기 셋 신호 생성부(120)의 선택 출력부(123)는 상기 테스트 신호(TEST)가 디스에이블된 경우 상기 데이터 스트로브 신호(DQS)를 상기 셋 신호(SET_s)로서 출력한다.
도 1을 참조하면, 인에이블 신호 생성부(140)는 상기 활성화 판단 신호(Dec_act)가 인에이블된 상태에서 상기 셋 신호(SET_s)가 인에이블되면 온 다이 터미네이션 인에이블 신호(ODT_en)를 인에이블시킨다. 또한 상기 인에이블 신호 생성부(140)는 리셋 신호(RESET_s)가 인에이블될 때까지 인에이블된 상기 온 다이 터미네이션 인에이블 신호(ODT_en)를 유지시킨다.
도 3을 참조하면, 리셋 신호 생성부(130)는 칩 인에이블 신호(CEN)가 디스에이블되고, 커맨드 래치 인에이블 신호(CLE) 및 어드레스 래치 인에이블 신호(ALE)가 모두 인에이블되면 상기 리셋 신호(RESET_s)를 설정된 시간동안 인에이블시킨다. 더욱 상세히 설명하면, 상기 리셋 신호 생성부(130)의 리셋 신호 인에이블 판단부(131)는 상기 칩 인에이블 신호(CEN)가 하이 레벨로 디스에이블되고, 상기 커맨드 래치 인에이블 신호(CLE) 및 상기 어드레스 래치 인에이블 신호(ALE)가 하이 레벨로 인에이블되면 리셋 판단 신호(RE_d)를 하이 레벨로 인에이블시킨다. 상기 리셋 신호 생성부(130)의 제 2 펄스 생성부(132)는 상기 리셋 판단 신호(RE_d)가 하이 레벨로 인에이블되면 설정된 시간동안 인에이블되는 펄스를 생성하고, 상기 펄스를 상기 리셋 신호(RESET_s)로서 출력한다. 그러므로, 상기 리셋 신호(RESET_s)는 상기 칩 인에이블 신호(CEN)가 디스에이블되고, 상기 커맨드 래치 인에이블 신호(CLE) 및 상기 어드레스 래치 인에이블 신호(ALE)가 모두 인에이블되면 설정된 시간동안 인에이블된다.
도 1을 참조하면, 상기 인에이블 신호 생성부(140)는 상기 리셋 신호(RESET_s)가 인에이블되면 인에이블 상태를 유지하는 상기 온 다이 터미네이션 인에이블 신호(ODT_en)를 디스에이블시킨다.
온 다이 터미네이션 회로부(200)는 상기 온 다이 터미네이션 인에이블 신호(ODT_en)의 인에이블 구간에서 온 다이 터미네이션 동작을 수행한다.
따라서, 본 발명의 실시예에 따른 반도체 장치는 테스트가 아닐 경우 상기 커맨드(CMD)가 상기 온 다이 터미네이션 회로부(200)를 활성화시키라는 명령으로 판단되면 상기 데이터 스트로브 신호(DQS)에 응답하여 상기 온 다이 터미네이션 회로부(200)가 온 다이 터미네이션 동작을 수행한다. 이때, 상기 칩 인에이블 신호(CEN)가 디스에이블되고, 상기 커맨드 래치 인에이블 신호(CLE) 및 상기 어드레스 래치 인에이블 신호(ALE)가 인에이블되면 상기 온 다이 터미네이션 회로부(200)의 온 다이 터미네이션 동작은 중지된다.
테스트시의 동작을 설명한다.
테스트시일 경우 상기 테스트 신호(TEST)는 인에이블된다.
도1을 참조하면, 상기 활성화 판단부(110)는 커맨드(CMD)가 온 다이 터미네이션 회로부(200)를 활성화시키라는 명령이면 상기 커맨드(CMD)에 응답하여 활성화 판단 신호(Dec_act)를 인에이블시킨다.
도 2를 참조하면, 상기 셋 신호 생성부(120)는 상기 테스트 신호(TEST)가 인에이블된 경우 제 1 펄스(P_1)를 상기 셋 신호(SET_s)로서 출력한다. 상기 셋 신호 생성부(120)가 상기 제 1 펄스(P_1)를 생성하는 동작을 살펴보면, 셋 신호 인에이블 판단부(121)는 상기 커맨드 래치 인에이블 신호(CLE) 및 상기 어드레스 래치 인에이블 신호(ALE)가 모두 로우 레벨로 디스에이블되면 하이 레벨로 인에이블되는 셋 판단 신호(S_d)를 하이 레벨로 인에이블시킨다. 제 1 펄스 생성부(122)는 상기 셋 판단 신호(S_d)가 하이 레벨로 인에이블되면 설정된 시간동안 인에이블되는 상기 제 1 펄스(P_1)를 생성한다. 상기 선택 출력부(123)는 상기 테스트 신호(TEST)가 인에이블된 경우 상기 제 1 펄스(P_1)를 상기 셋 신호(SET_s)로서 출력한다.
그러므로, 상기 셋 신호 생성부(120)는 테스트시 상기 커맨드 래치 인에이블 신호(CLE) 및 상기 어드레스 래치 인에이블 신호(ALE)에 응답하여 상기 셋 신호(SET_s)를 생성한다.
도 1을 참조하면, 상기 인에이블 신호 생성부(140)는 상기 활성화 판단 신호(Dec_act)가 인에이블된 상태에서 상기 셋 신호(SET_s)가 인에이블되면 상기 온 다이 터미네이션 인에이블 신호(ODT_en)를 인에이블시킨다. 또한 상기 인에이블 신호 생성부(140)는 상기 리셋 신호(RESET_s)가 인에이블될 때까지 인에이블된 상기 온 다이 터미네이션 인에이블 신호(ODT_en)를 유지시킨다.
도 1 및 도 3을 참조하면, 상기 리셋 신호 생성부(130)는 상기 칩 인에이블 신호(CEN)가 디스에이블되고, 상기 커맨드 래치 인에이블 신호(CLE) 및 상기 어드레스 래치 인에이블 신호(ALE)가 모두 인에이블되면 상기 리셋 신호(RESET_s)를 설정된 시간동안 인에이블시킨다. 즉, 상기 리셋 신호 생성부(130)는 앞서 설명한 테스트시가 아닌 경우의 동작과 동일하다.
도 1을 참조하면, 상기 인에이블 신호 생성부(140)는 상기 리셋 신호(RESET_s)가 인에이블되면 인에이블 상태를 유지하는 상기 온 다이 터미네이션 인에이블 신호(ODT_en)를 디스에이블시킨다.
도 4를 참조하여 테스트시(상기 테스트 신호(TEST)는 하이 레벨로 인에이블) 상기 온 다이 터미네이션 인에이블 신호(ODT_en)가 생성되는 타이밍을 설명하면, 상기 칩 인에이블 신호(CEN)가 로우 레벨로 디스에이블되고, 상기 커맨드 래치 인에이블 신호(CLE) 및 상기 어드레스 래치 인에이블 신호(ALE)가 로우 레벨로 모두 디스에이블되면 상기 셋 신호(SET_s)가 설정된 시간동안 인에이블된다. 상기 셋 신호(SET_s)가 인에이블되면 상기 온 다이 터미네이션 인에이블 신호(ODT_en)가 인에이블된다. 상기 칩 인에이블 신호(CEN)가 하이 레벨로 디스에이블되고 상기 커맨드 래치 인에이블 신호(CLE) 및 상기 어드레스 래치 인에이블 신호(ALE)가 모두 하이 레벨로 인에이블되면 상기 리셋 신호(RESET_s)가 설정된 시간동안 인에이블된다. 상기 리셋 신호(RESET_s)가 하이 레벨로 인에이블되면 상기 온 다이 터미네이션 인에이블 신호(ODT_en)가 디스에이블된다.
상기 온 다이 터미네이션 회로부(200)는 상기 온 다이 터미네이션 인에이블 신호(ODT_en)의 인에이블 구간에서 온 다이 터미네이션 동작을 수행한다.
따라서, 본 발명의 실시예에 따른 반도체 장치는 테스트시 상기 커맨드(CMD)가 상기 온 다이 터미네이션 회로부(200)를 활성화시키라는 명령으로 판단되면 상기 커맨드 래치 인에이블 신호(CLE) 및 상기 어드레스 래치 인에이블 신호(ALE)에 응답하여 상기 온 다이 터미네이션 회로부(200)가 온 다이 터미네이션 동작을 수행한다. 이때, 상기 칩 인에이블 신호(CEN)가 디스에이블되고, 상기 커맨드 래치 인에이블 신호(CLE) 및 상기 어드레스 래치 인에이블 신호(ALE)가 인에이블되면 상기 온 다이 터미네이션 회로부(200)의 온 다이 터미네이션 동작은 중지된다.
결국, 본 발명이 실시예에 따른 반도체 장치는 테스트시가 아닌 경우 상기 데이터 스트로브 신호(DQS)에 응답하여 상기 온 다이 터미네이션 동작을 수행하고, 테스트일 경우 상기 커맨드 래치 인에이블 신호(CLE) 및 상기 어드레스 래치 인에이블 신호(ALE)에 응답하여 상기 온 다이 터미네이션 동작을 수행할 수 있다. 또한 본 발명의 실시예에 따른 반도체 장치는 테스트시와 테스트시가 아닐 경우 상기 칩 인에이블 신호(CEN), 상기 커맨드 래치 인에이블 신호(CLE) 및 상기 어드레스 래치 인에이블 신호(ALE)에 응답하여 상기 온 다이 터미네이션 동작의 수행을 중지시킨다.
본 발명의 실시예에 따른 반도체 장치는 데이터가 입력될 경우에만 이용되는 데이터 스트로브 신호를 이용하여 온 다이 터미네이션 동작을 수행하는 방법과 온 다이 터미네이션 동작을 중지할 때 이용되는 커맨드 래치 인에이블 신호 및 어드레스 래치 인에이블 신호를 이용하여 온 다이 터미네이션 동작을 수행하는 방법을 선택할 수 있다. 따라서, 테스트시 커맨드 래치 인에이블 신호 및 어드레스 래치 인에이블 신호를 이용하여 온 다이 터미네이션 동작의 시작과 종료를 제어할 수 있다.
본 발명의 실시예에 따른 반도체 시스템은 도 5에 도시된 바와 같이, 외부 장치(1000), 및 반도체 장치(2000)를 포함한다.
상기 외부 장치(1000)와 상기 반도체 장치(2000)는 복수개의 입출력 신호 라인(I/O_line) 및 복수개의 제어 신호 라인(Ctrl_line)으로 연결된다.
상기 복수개의 제어 신호 라인(Ctrl_line)은 커맨드 래치 인에이블 신호(CLE, 도 1에 도시), 어드레스 래치 인에이블 신호(ALE, 도 1에 도시), 데이터 스트로브 신호(DQS, 도 1에 도시), 및 모드 제어 신호(TEST, 도 1에 도시)를 전달하는 신호 라인일 수 있다.
상기 복수개의 입출력 신호 라인(I/O_line)은 어드레스, 커맨드, 및 데이터를 전달하는 신호 라인일 수 있다.
상기 외부 장치(1000)는 상기 반도체 장치(2000)를 제어할 수 있는 장치로서, 컨트롤러 또는 테스트 장치일 수 있다.
상기 반도체 장치(2000)는 상기 모드 제어 신호(TEST)에 응답하여 상기 데이터 스트로브 신호(DQS)에 따라 온 다이 터미네이션 동작을 수행하거나 상기 커맨드 래치 인에이블 신호(CLE) 및 상기 어드레스 래치 인에이블 신호(ALE)에 따라 상기 온 다이 터미네이션 동작을 수행할 수 있다. 예를 들어, 상기 반도체 장치(2000)는 상기 모드 제어 신호(TEST)가 디스에이블되면 상기 데이터 스트로브 신호(DQS)에 응답하여 상기 온 다이 터미네이션 동작을 수행하고, 상기 모드 제어 신호(TEST)가 인에이블되면 상기 커맨드 래치 인에이블 신호(CLE) 및 상기 어드레스 래치 인에이블 신호(ALE)에 응답하여 상기 온 다이 터미네이션 동작을 수행할 수 있다.
상기 반도체 장치(2000)는 상기 커맨드 래치 인에이블 신호(CLE)가 인에이블되면 상기 복수개의 입출력 신호 라인(I/O_line)으로 입력되는 신호를 커맨드로 판단하고, 상기 어드레스 래치 인에이블 신호(ALE)가 인에이블되면 상기 복수개의 입출력 신호 라인(I/O_lien)으로 입력되는 신호를 어드레스로 판단한다.
상기 반도체 장치(2000)는 도 1에 도시된 바와 같이, 온 다이 터미네이션 인에이블 신호 생성부(100), 및 온 다이 터미네이션 회로부(200)를 포함할 수 있다.
상기 온 다이 터미네이션 인에이블 신호 생성부(100)는 상기 모드 제어 신호(TEST)가 디스에이블되면 상기 데이터 스트로브 신호(DQS)에 응답하여 온 다이 터미네이션 인에이블 신호(ODT_en)를 인에이블시키고, 상기 모드 제어 신호(TEST)가 인에이블되면 상기 커맨드 래치 인에이블 신호(CLE) 및 상기 어드레스 래치 인에이블 신호(ALE)에 응답하여 상기 온 다이 터미네이션 인에이블 신호(ODT_en)를 인에이블시킬 수 있다.
상기 온 다이 터미네이션 회로부(200)는 상기 온 다이 터미네이션 인에이블 신호(ODT_en)에 응답하여 상기 온 다이 터미네이션 동작을 수행할 수 있다.
상기 온 다이 터미네이션 인에이블 신호 생성부(100)는 도 2 내지 도 4에 개시된 바와 같이 구성될 수 있고, 이렇게 구성된 상기 온 다이 터미네이션 인에이블 신호 생성부(100)의 구성 설명은 앞서 설명한 도 2 및 도 4의 설명으로 대신한다.
본 발명의 실시예에 따른 반도체 시스템은 다음과 같이 동작한다.
외부 장치(1000)가 복수개의 제어 신호 라인(Ctrl_line)을 통해 반도체 장치(2000)에 모드 제어 신호(TEST) 및 데이터 스트로브 신호(DQS)를 제공한다.
이때, 상기 모드 제어 신호(TEST)는 디스에이블된 상태이고, 상기 반도체 장치(2000)는 상기 데이터 스트로브 신호(DQS)에 응답하여 온 다이 터미네이션 동작을 수행한다.
상기 외부 장치(1000)가 상기 복수개의 제어 신호 라인(Ctrl_line)를 통해 상기 반도체 장치(2000)에 상기 모드 제어 신호(TEST), 커맨드 래치 인에이블 신호(CLE) 및 어드레스 래치 인에이블 신호(ALE)를 제공한다.
이때, 상기 모드 제어 신호(TEST)는 인에이블된 상태이고, 상기 반도체 메모리(200)는 상기 커맨드 래치 인에이블 신호(CLE) 및 어드레스 인에이블 신호(ALE)에 응답하여 상기 온 다이 터미네이션 동작을 수행한다.
상기 반도체 장치(2000)는 도 1에 도시된 바와 같이, 온 다이 터미네이션 인에이블 신호 생성부(100), 및 온 다이 터미네이션 회로부(200)를 포함할 수 있으며, 도 1 내지 도 4에 설명한 바와 같이, 동작할 수 있다.
결국, 본 발명의 실시예에 따른 반도체 장치 및 반도체 시스템은 특정 모드에서는 데이터 스트로브 신호에 응답하여 온 다이 터미네이션 동작을 수행하고, 다른 특정 모드에서는 커맨드 래치 인에이블 신호 및 어드레스 래치 인에이블 신호에 응답하여 온 다이 터미네이션 동작을 수행할 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
Claims (18)
- 데이터 스트로브 신호에 응답하여 온 다이 터미네이션 인에이블 신호를 인에이블시키거나 커맨드 래치 인에이블 신호 및 어드레스 래치 인에이블 신호에 응답하여 상기 온 다이 터미네이션 인에이블 신호를 인에이블시키는 온 다이 터미네이션 인에이블 신호 생성부; 및
상기 온 다이 터미네이션 인에이블 신호에 응답하여 온 다이 터미네이션 동작을 수행하는 온 다이 터미네이션 회로부를 포함하는 반도체 장치. - 제 1 항에 있어서,
상기 온 다이 터미네이션 인에이블 신호 생성부는
테스트시가 아닐 경우 상기 데이터 스트로브 신호에 응답하여 상기 온 다이 터미네이션 인에이블 신호를 인에이블시키거고, 테스트시 상기 커맨드 래치 인에이블 신호 및 상기 어드레스 래치 인에이블 신호에 응답하여 상기 온 다이 터미네이션 인에이블 신호를 인에이블시키는 것을 특징으로 하는 반도체 장치. - 제 1 항에 있어서,
상기 온 다이 터미네이션 인에이블 신호 생성부는
칩 인에이블 신호, 상기 커맨드 래치 인에이블 신호 및 상기 어드레스 래치 인에이블 신호에 응답하여 상기 온 다이 터미네이션 인에이블 신호를 디스에이블시키는 것을 특징으로 하는 반도체 장치. - 제 3 항에 있어서,
상기 온 다이 터미네이션 인에이블 신호 생성부는
상기 데이터 스트로브 신호, 상기 커맨드 래치 인에이블 신호, 상기 어드레스 래치 인에이블 신호 및 테스트 신호에 응답하여 셋 신호를 생성하는 셋 신호 생성부,
상기 칩 인에이블 신호, 상기 커맨드 래치 인에이블 신호, 및 상기 어드레스 래치 인에이블 신호에 응답하여 리셋 신호를 생성하는 리셋 신호 생성부, 및
상기 셋 신호에 응답하여 상기 온 다이 터미네이션 인에이블 신호를 인에이블시키고, 상기 리셋 신호에 응답하여 상기 온 다이 터미네이션 인에이블 신호를 디스에이블시키는 인에이블 신호 생성부를 포함하는 것을 특징으로 하는 반도체 장치. - 제 4 항에 있어서,
상기 셋 신호 생성부는
상기 테스트 신호가 디스에이블되면 상기 데이터 스트로브 신호를 상기 셋 신호로서 출력하고,
상기 테스트 신호가 인에이블되면 상기 커맨드 래치 인에이블 신호 및 상기 어드레스 래치 인에이블 신호에 응답하여 상기 셋 신호를 생성하는 것을 특징으로 하는 반도체 장치. - 제 5 항에 있어서,
상기 셋 신호 생성부는
상기 커맨드 래치 인에이블 신호 및 상기 어드레스 래치 인에이블 신호가 모두 디스에이블되면 셋 판단 신호를 인에이블시키는 셋 신호 인에이블 판단부,
상기 셋 판단 신호가 인에이블되면 설정된 시간동안 인에이블되는 펄스를 생성하는 펄스 생성부, 및
상기 테스트 신호에 응답하여 상기 펄스 및 상기 데이터 스트로브 신호 중 하나를 상기 셋 신호로서 출력하는 선택 출력부를 포함하는 것을 특징으로 하는 반도체 장치. - 제 4 항에 있어서,
상기 리셋 신호 생성부는
상기 칩 인에이블 신호가 디스에이블되고, 상기 커맨드 래치 인에이블 신호 및 상기 어드레스 래치 인에이블 신호가 인에이블되면 설정된 시간 동안 인에이블되는 상기 리셋 신호를 생성하는 것을 특징으로 하는 반도체 장치. - 제 7 항에 있어서,
상기 리셋 신호 생성부는
상기 칩 인에이블 신호가 디스에이블되고, 상기 커맨드 래치 인에이블 신호 및 상기 어드레스 래치 인에이블 신호가 인에이블되면 리셋 판단 신호를 인에이블시키는 리셋 신호 인에이블 판단부, 및
상기 리셋 판단 신호가 인에이블되는 설정된 시간동안 인에이블되는 펄스를 생성하고, 생성된 펄스를 상기 리셋 신호로서 출력하는 펄스 생성부를 포함하는 것을 특징으로 하는 반도체 장치. - 커맨드에 응답하여 활성화 판단 신호를 생성하는 활성화 판단부;
테스트 신호에 응답하여 데이터 스트로브 신호에 따라 셋 신호를 생성하거나 커맨드 래치 인에이블 신호 및 어드레스 래치 인에이블 신호에 따라 상기 셋 신호를 생성하는 셋 신호 생성부;
칩 인에이블 신호, 상기 커맨드 래치 인에이블 신호, 및 상기 어드레스 래치 인에이블 신호에 응답하여 리셋 신호를 생성하는 리셋 신호 생성부;
상기 활성화 판단 신호, 상기 셋 신호 및 상기 리셋 신호에 응답하여 온 다이 터미네이션 인에이블 신호를 생성하는 인에이블 신호 생성부; 및
상기 온 다이 터미네이션 인에이블 신호에 응답하여 온 다이 터미네이션 동작을 수행하는 온 다이 터미네이션 회로부를 포함하는 것을 특징으로 하는 반도체 장치. - 제 9 항에 있어서,
상기 활성화 판단부는
상기 커맨드가 상기 온 다이 터미네이션 동작을 수행하라는 명령이면 상기 활성화 판단 신호를 인에이블시키는 것을 특징으로 하는 반도체 장치. - 제 9 항에 있어서,
상기 셋 신호 생성부는
상기 테스트 신호가 디스에이블되면 상기 데이터 스트로브 신호를 상기 셋 신호로서 출력하고,
상기 테스트 신호가 인에이블되면 상기 커맨드 래치 인에이블 신호 및 상기 어드레스 래치 인에이블 신호가 디스에이블될 때 상기 셋 신호를 설정된 시간 동안 인에이블시키는 것을 특징으로 하는 반도체 장치. - 제 9 항에 있어서,
상기 리셋 신호 생성부는
상기 칩 인에이블 신호가 디스에이블되고, 상기 커맨드 래치 인에이블 신호 및 상기 어드레스 래치 인에이블 신호가 인에이블되면 상기 리셋 신호를 설정된 시간 동안 인에이블시키는 것을 특징으로 하는 반도체 장치. - 제 9 항에 있어서,
상기 인에이블 신호 생성부는
상기 활성화 판단 신호가 인에이블된 상태에서 상기 셋 신호가 인에이블되면 상기 온 다이 터미네이션 인에이블 신호를 인에이블시키고, 상기 리셋 신호가 인에이블되면 상기 온 다이 터미네이션 인에이블 신호를 디스에이블시키는 것을 특징으로 하는 반도체 장치. - 외부 장치; 및
복수개의 입출력 신호 라인 및 복수개의 제어 신호 라인으로 상기 외부 장치와 연결된 반도체 장치를 포함하는 반도체 시스템으로서,
상기 복수개의 제어 신호 라인은 커맨드 래치 인에이블 신호, 어드레스 래치 인에이블 신호, 데이터 스트로브 신호, 및 모드 제어 신호를 전달하는 신호 라인이고,
상기 복수개의 입출력 신호 라인은 어드레스, 커맨드, 및 데이터를 전달하는 신호라인이며,
상기 반도체 장치는 상기 모드 제어 신호에 응답하여 상기 데이터 스트로브 신호에 따라 온 다이 터미네이션 동작을 수행하거나 상기 커맨드 래치 인에이블 신호 및 상기 어드레스 래치 인에이블 신호에 따라 상기 온 다이 터미네이션 동작을 수행하는 것을 특징으로 하는 것을 특징으로 하는 반도체 시스템. - 제 14 항에 있어서,
상기 반도체 장치는
상기 모드 제어 신호가 디스에이블되면 상기 데이터 스트로브 신호에 응답하여 상기 온 다이 터미네이션 동작을 수행하고,
상기 모드 제어 신호가 인에이블되면 상기 커맨드 래치 인에이블 신호 및 상기 어드레스 래치 인에이블 신호에 응답하여 상기 온 다이 터미네이션 동작을 수행하는 것을 특징으로 하는 반도체 시스템. - 제 15 항에 있어서,
상기 반도체 장치는
상기 모드 제어 신호가 디스에이블되면 상기 데이터 스트로브 신호에 응답하여 온 다이 터미네이션 인에이블 신호를 인에이블시키고, 상기 모드 제어 신호가 인에이블되면 상기 커맨드 래치 인에이블 신호 및 상기 어드레스 래치 인에이블 신호에 응답하여 상기 온 다이 터미네이션 인에이블 신호를 인에이블시키는 온 다이 터미네이션 인에이블 신호 생성부, 및
상기 온 다이 터미네이션 인에이블 신호에 응답하여 상기 온 다이 터미네이션 동작을 수행하는 온 다이 터미네이션 회로부를 포함하는 것을 특징으로 하는 반도체 시스템. - 제 14 항에 있어서,
상기 반도체 장치는
상기 커맨드 인에이블 래치 신호가 인에이블되면 상기 복수개의 입출력 신호 라인으로 입력되는 신호를 상기 커맨드로 판단하고,
상기 어드레스 인에이블 래치 신호가 인에이블되면 상기 복수개의 입출력 신호 라인으로 입력되는 신호를 어드레스로 판단하며,
상기 커맨드 인에이블 래치 신호 및 상기 어드레스 래치 인에이블 신호가 모두 디스에이블되면 상기 복수개의 입출력 신호 라인으로 입력되는 신호를 데이터로 판단하는 것을 특징으로 하는 반도체 시스템. - 제 14 항에 있어서,
상기 외부 장치는
상기 반도체 장치의 동작을 제어하기 위한 장치인 것을 특징으로 하는 반도체 시스템.
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