KR20150142850A - 반도체 메모리 장치 및 이를 이용한 트레이닝 방법 - Google Patents

반도체 메모리 장치 및 이를 이용한 트레이닝 방법 Download PDF

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Abstract

데이터 패드와 연결되고, 상기 데이터 패드로부터 입력된 데이터의 내부 CRC 정보를 생성하는 CRC 회로부; 및 외부로부터 입력된 외부 CRC 정보와 상기 내부 CRC 정보를 비교하여 리드 트레이닝 결과 신호를 생성하는 비교부를 포함한다.

Description

반도체 메모리 장치 및 이를 이용한 트레이닝 방법{Semiconductor Memory Apparatus and Training method using the same}
본 발명은 반도체집적 회로에 관한 것으로, 보다 구체적으로는 반도체 메모리 장치 및 이를 이용한 트레이닝 방법에 관한 것이다.
반도체 메모리 장치는 데이터를 저장하고, 저장된 데이터를 출력하도록 구성된다. 이러한 반도체 메모리 장치는 시스템에 적용되어 컨트롤러의 제어를 받는다.
컨트롤러와 반도체 메모리 장치가 전기적으로 연결되면, 컨트롤러는 반도체 메모리 장치와 트레이닝 동작을 수행하고, 트레이닝 동작이 수행된 이후 노멀 동작이 수행된다.
이때, 상기 트레이닝 동작은 컨트롤러와 반도체 메모리 장치 사이의 마진을 조절하는 동작이고, 노멀 동작은 컨트롤러의 제어를 받아 반도체 메모리 장치가 데이터를 저장하고, 저장된 데이터를 출력하는 동작이다.
본 발명은 트레이닝 동작에 필요한 시간을 줄일 수 있고, 효율을 높일 수 있는 반도체 메모리 장치 및 트레이닝 방법을 제공한다.
본 발명의 실시예에 따른 반도체 메모리 장치는 데이터 패드와 연결되고, 상기 데이터 패드로부터 입력된 데이터의 내부 CRC 정보를 생성하는 CRC 회로부; 및 외부로부터 입력된 외부 CRC 정보와 상기 내부 CRC 정보를 비교하여 리드 트레이닝 결과 신호를 생성하는 비교부를 포함한다.
본 발명의 실시예에 따른 반도체 메모리 장치는 제1 패드로부터 데이터를 입력 받아 내부 CRC 정보를 생성하는 CRC 회로부, 상기 내부 CRC 정보와 외부 CRC 정보를 비교하여 리드 트레이닝 결과 신호를 생성하고, 상기 리드 트레이닝 결과 신호 및 제 1 리드용 파이프 래치 제어 펄스에 응답하여 조합 펄스를 생성하는 트레이닝 판단부; 상기 데이터를 입력 받아 래치하여 출력하는 라이트용 파이프 래치부; 트레이닝 제어 신호에 응답하여 상기 라이트용 파이프 래치부의 출력 노드를 리드용 파이프 래치부의 입력 노드로 연결하는 제 1 선택부; 파이프 입력 신호 및 파이프 출력 신호에 응답하여 상기 리드용 파이프 래치의 입력 노드로 입력된 데이터를 입력받아 래치하여 상기 제 1 패드로 출력하는 리드용 파이프 래치부; 및 제 2 리드용 파이프 래치 제어 펄스 및 상기 조합 펄스에 응답하여 상기 파이프 입력 신호 및 상기 파이프 출력 신호를 생성하는 리드용 파이프 래치 제어부를 포함한다.
본 발명의 실시예에 따른 반도체 메모리 장치의 트레이닝 방법은 데이터를 입력 받아 내부 CRC 정보를 생성하는 내부 CRC 정보 생성 단계, 상기 내부 CRC 정보와 외부로부터 입력된 외부 CRC 정보를 비교하여 리드 트레이닝 결과 신호를 생성하는 비교 단계, 상기 리드 트레이닝 결과 신호를 외부로 출력하는 제 1 출력 단계, 및 상기 리드 트레이닝 결과 신호가 인에이블이면 상기 내부 CRC 정보를 생성했던 데이터를 리드용 파이프 래치부에 입력 및 래치하는 단계를 포함하는 리드 트레이닝 단계; 및 상기 리드용 파이프 래치에 래치된 데이터를 외부로 출력하는 제 2 출력 단계를 포함하는 라이트 트레이닝 단계를 포함한다.
본 발명에 따른 반도체 메모리 장치 및 트레이닝 방법은 반도체 메모리 장치와 컨트롤러 사이의 트레이닝 동작에 소요되는 시간을 줄이고, 효율을 높일 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 메모리 장치의 구성도,
도 2는 도 1의 펄스 생성부의 구성도,
도 3은 도 1의 신호 조합부의 구성도,
도 4는 도 1의 선택부의 구성도이다.
본 발명의 실시예에 따른 반도체 메모리 장치는 도 1에 도시된 바와 같이, 제 1 내지 제 3 패드(PAD1, PAD2, PAD3), CRC 회로부(100), 트레이닝 판단부(200), 라이트용 파이프 래치부(300), 제 1 선택부(400), 리드용 파이프 래치 제어부(500), 리드용 파이프 래치부(600), 제 2 선택부(700), 및 제 3 선택부(800)를 포함한다.
상기 제1 패드(PAD1)는 외부로부터 데이터(Data)를 입력받거나 외부로 데이터(Data)를 출력할 수 있다. 상기 제 1 패드(PAD1)는 데이터 패드일 수 있다.
상기 제 2 패드(PAD2)는 노멀 동작시 외부로부터 어드레스를 입력 받거나 트레이닝 동작시 외부 CRC 정보(CRC_E)를 입력 받을 수 있다. 상기 제 2 패드(PAD2)는 어드레스 입력 패드일 수 있다.
상기 제3 패드(PAD3)는 노멀 동작시 내부 CRC 정보(CRC_I)를 외부로 출력하거나 트레이닝 동작시 리드 트레이닝 결과 신호(RDTR_r)를 외부로 출력할 수 있다. 상기 제 3 패드(PAD3)는 CRC 출력 패드일 수 있다.
상기 CRC 회로부(100)는 상기 제 1 패드(PAD1)로부터 입력되는 데이터를 입력 받아 내부 CRC 정보(CRC_I)를 생성한다. 이때, CRC는 cyclic redundancy check의 약자로서, 상기 CRC 회로부(100)는 일반적인 CRC 회로일 수 있다.
상기 트레이닝 판단부(200)는 상기 내부 CRC 정보(CRC_I)와 외부 CRC 정보(CRC_E)를 비교하여 리드 트레이닝 결과 신호(RDTR_r)를 생성하고, 상기 리드 트레이닝 결과 신호(RDTR_r) 및 제 1 리드용 파이프 래치 제어 펄스(RDCTRL1_p)에 응답하여 조합 펄스(C_p)를 생성한다. 예를 들어, 상기 트레이닝 판단부(200)는 상기 내부 CRC 정보(CRC_I)와 상기 외부 CRC 정보(CRC_E)가 동일하면 상기 리드 트레이닝 결과 신호(RDTR_r)를 인에이블시키고, 상기 리드 트레이닝 결과 신호(RDTR_r)가 인에이블되거나, 상기 리드용 파이프 래치 제어 펄스(RDCTRL1_p)가 입력되면 상기 조합 펄스(C_p)를 생성한다.
상기 트레이닝 판단부(200)는 도 1에 도시된 바와 같이, 비교부(210), 펄스 생성부(220), 및 신호 조합부(230)를 포함한다.
상기 비교부(210)는 상기 내부 CRC 정보(CRC_I)와 상기 외부 CRC 정보(CRC_E)가 동일하면 상기 리드 트레이닝 결과 신호(RDTR_r)를 인에이블시킨다. 한편, 상기 비교부(210)는 상기 내부 CRC 정보(CRC_I)와 상기 외부 CRC 정보(CRC_E)가 서로 다르면 상기 리드 트레이닝 결과 신호(RDTR_r)를 디스에이블시킨다.
상기 펄스 생성부(220)는 상기 리드 트레이닝 결과 신호(RDTR_r)가 인에이블되면 결과 펄스(P_r)를 생성한다.
상기 펄스 생성부(220)는 도 2에 도시된 바와 같이, 지연부(221), 제 1 및 제 2 인버터(IV1, IV2), 및 낸드 게이트(ND1)를 포함한다. 상기 지연부(221)는 상기 리드 트레이닝 결과 신호(RDTR_r)를 입력 받는다. 상기 제 1 인버터(IV1)는 상기 지연부(221)의 출력 신호를 입력 받는다. 상기 낸드 게이트(ND1)는 상기 리드 트레이닝 결과 신호(RDTR_r) 및 상기 제 1 인버터(IV1)의 출력 신호를 입력 받는다. 상기 제 2 인버터(IV2)는 상기 낸드 게이트(ND1)의 출력 신호를 입력 받아 상기 결과 펄스(P_r)를 생성한다. 이와 같이 구성된, 상기 펄스 생성부(220)는 상기 리드 트레이닝 결과 신호(RDTR_r)가 하이 레벨로 인에이블되면 하이 레벨로 인에이블되는 상기 결과 펄스(P_r)를 생성한다.
상기 신호 조합부(230)는 상기 결과 펄스(P_r) 또는 상기 제 1 리드용 파이프 래치 제어 펄스(RDCTRL1_p)가 입력되면 상기 조합 펄스(C_p)로서 출력한다. 상기 제 1 리드용 파이프 래치 제어 펄스(RDCTRL1_p)는 반도체 메모리 장치의 리드 동작시 내부에서 생성되는 펄스로서, 리드 동작시 반도체 메모리 장치의 내부에 저장된 데이터(예를 들어, 리드용 데이터 라인(RD_Line)으로부터 전달되는 데이터)를 리드용 파이프 래치(600)에 입력 및 저장시키기 위한 펄스이다.
상기 신호 조합부(230)는 상기 제 3에 도시된 바와 같이, 노어 게이트(NOR1) 및 제 3 인버터(IV3)를 포함한다. 상기 노어 게이트(NOR1)는 상기 결과 펄스(P_r) 및 상기 제 1 리드용 파이프 래치 제어 펄스(RDCTRL1_p)를 입력 받는다. 상기 제 3 인버터(IV3)는 상기 노어 게이트(NOR1)의 출력 신호를 입력 받아 상기 조합 펄스(C_p)를 출력한다.
상기 라이트용 파이프 래치부(300)는 상기 제 1 패드(PAD1)로부터 입력되는 상기 데이터(Data)를 입력 받고 래치하여 자신의 출력 노드(Node_1)에 출력한다.
상기 제 1 선택부(400)는 트레이닝 제어 신호(TR_s)에 응답하여 상기 라이트용 파이프 래치부(300)의 출력 노드(Node_1)를 상기 리드용 파이프 래치부(600)의 입력 노드(Node_2)에 연결한다. 예를 들어, 상기 제 1 선택부(400)는 상기 트레이닝 제어 신호(TR_s)가 인에이블되면 상기 라이트용 파이프 래치부(300)의 출력 노드(Node_1)를 상기 리드용 파이프 래치부(600)의 입력 노드(Node_2)에 연결시킨다. 한편, 상기 제 1 선택부(400)는 상기 트레이닝 제어 신호(TR_s)가 디스에이블되면 상기 라이트용 파이프 래치부(300)의 출력 노드(Node_1)를 라이트용 데이터 라인(WT_line)에 연결하고, 상기 리드용 파이프 래치부(600)의 입력 노드를 리드용 데이터 라인(RD_line)에 연결한다. 상기 트레이닝 제어 신호(TR_s)는 컨트롤러와 반도체 메모리 장치간의 트레이닝시 인에이블되는 신호로서, 반도체 메모리 장치의 외부 즉 컨트롤러에서 출력되는 신호이다.
상기 제 1 선택부(400)는 도 4에 도시된 바와 같이, 제 1 내지 제 3 스위치(410, 420, 430)를 포함한다.
상기 제 1 스위치(410)는 상기 트레이닝 제어 신호(TR_s)에 응답하여 상기 라이트용 파이프 래치부(300)의 출력 노드(Node_1)와 상기 리드용 파이프 래치부(600)의 입력 노드(Node_2)를 연결 또는 분리시킨다. 예를 들어, 상기 제 1 스위치(410)는 상기 트레이닝 제어 신호(TR_s)가 인에이블되면 상기 라이트용 파이프 래치부(300)의 출력 노드(Node_1)와 상기 리드용 파이프 래치부(600)의 입력 노드(Node_2)를 연결시킨다. 한편, 상기 제 1 스위치(410)는 상기 트레이닝 제어 신호(TR_s)가 디스에이블되면 상기 라이트용 파이프 래치부(300)의 출력 노드(Node_1)와 상기 리드용 파이프 래치부(600)의 입력 노드(Node_2)를 분리시킨다.
상기 제 2 스위치(420)는 상기 트레이닝 제어 신호(TR_s)에 응답하여 상기 라이트용 파이프 래치부(300)의 출력 노드(Node_1)와 상기 라이트용 데이터 라인(WT_Line)을 연결 또는 분리시킨다. 예를 들어, 상기 제 2 스위치(420)는 상기 트레이닝 제어 신호(TR_s)가 인에이블되면 상기 라이트용 파이프 래치부(300)의 출력 노드(Node_1)와 상기 라이트용 데이터 라인(WT_Line)을 연결시킨다. 한편, 상기 제 2 스위치(420)는 상기 트레이닝 제어 신호(TR_s)가 디스에이블되면 상기 라이트용 파이프 래치부(300)의 출력 노드(Node_1)와 상기 라이트용 데이터 라인(WT_Line)를 분리시킨다.
상기 제 3 스위치(430)는 상기 트레이닝 제어 신호(TR_s)에 응답하여 상기 리드용 파이프 래치부(600)의 입력 노드(Node_2)와 상기 리드용 데이터 라인(RD_Line)을 연결 또는 분리시킨다. 예를 들어, 상기 제 3 스위치(430)는 상기 트레이닝 제어 신호(TR_s)가 인에이블되면 상기 리드용 파이프 래치부(600)의 입력 노드(Node_2)와 상기 리드용 데이터 라인(RD_Line)을 연결시킨다. 한편, 상기 제 3 스위치(430)는 상기 트레이닝 제어 신호(TR_s)가 디스에이블되면 상기 리드용 파이프 래치부(600)의 입력 노드(Node_2)와 상기 리드용 데이터 라인(RD_Line)를 분리시킨다.
상기 리드용 파이프 래치 제어부(500)는 상기 조합 펄스(C_p)가 입력되면 파이프 입력 신호(PIN)를 인에이블시키고, 제 2 리드용 파이프 래치 제어 펄스(RDCTRL2_p)가 입력되면 파이프 출력 신호(POUT)를 인에이블시킨다. 상기 제 2 리드용 파이프 래치 제어 펄스(RDCTRL2_p)는 반도체 메모리 장치의 리드 동작시 내부에서 생성되는 펄스로서, 리드 동작시 상기 리드용 파이프 래치(600)에 저장된 데이터를 상기 제 1 패드(PAD1)로 출력하기 위한 펄스이다.
상기 리드용 파이프 래치 제어부(500)는 입력 제어부(510), 및 출력 제어부(520)를 포함한다. 상기 입력 제어부(510)는 상기 조합 펄스(C_p)가 입력되면 상기 파이프 입력 신호(PIN)를 인에이블시킨다. 상기 출력 제어부(520)는 상기 제 2 리드용 파이프 래치 제어 펄스(RDCTRL2_p)가 입력되면 상기 파이프 출력 신호(POUT)를 인에이블시킨다.
상기 리드용 파이프 래치부(600)는 상기 파이프 입력 신호(PIN) 및 상기 파이프 출력 신호(POUT)에 응답하여 상기 리드용 파이프 래치부(600)의 입력 노드(Node_2)로 입력된 데이터를 입력 받아 래치하여 상기 제 1 패드(PAD1)로 출력한다. 예를 들어, 상기 리드용 파이프 래치부(600)는 상기 파이프 입력 신호(PIN)가 인에이블되면 상기 리드용 파이프 래치부(600)의 입력 노드(Node_2)로 데이터를 입력 받아 래치한다. 상기 리드용 파이프 래치부(600)는 상기 파이프 출력 신호(POUT)가 인에이블되면 래치된 데이터를 상기 제 1 패드(PAD1)로 출력한다.
상기 제 2 선택부(700)는 상기 트레이닝 제어 신호(TR_s)에 응답하여 상기 제 2 패드(PAD2)와 상기 트레이닝 판단부(200)의 상기 비교부(210)를 연결하여, 상기 외부 CRC 정보(CRC_E)를 상기 비교부(210)에 전달하거나, 상기 제 2 패드(PAD2)와 어드레스 라인(ADD_Line)을 연결한다. 예를 들어, 상기 제 2 선택부(700)는 상기 트레이닝 제어 신호(TR_s)가 인에이블되면 자신에게 입력되는 신호를 상기 비교부(210)에 전달하고, 상기 트레이닝 제어 신호(TR_s)가 디스에이블되면 자신에게 입력되는 신호를 상기 어드레스 라인(ADD_Line)에 전달한다. 이때, 상기 제 2 패드(PAD2)는 트레이닝 동작시 상기 외부 CRC 정보(CRC_E)를 입력 받고, 노멀 동작시 어드레스(미도시)를 입력 받는다.
상기 제 3 선택부(800)는 상기 트레이닝 제어 신호(TR_s)에 응답하여 상기 내부 CRC 정보(CRC_I) 또는 상기 리드 트레이닝 결과 신호(RDTR_r)를 상기 제 3 패드(PAD3)로 출력한다. 예를 들어, 상기 제 3 선택부(800)는 상기 트레이닝 제어 신호(TR_s)가 인에이블되면 상기 라이트 트레이닝 결과 신호(RDTR_r)를 상기 제 3 패드(PAD3)로 출력한다. 상기 제 3 선택부(800)는 상기 트레이닝 제어 신호(TR_s)가 디스에이블되면 상기 내부 CRC 정보(CRC_I)를 상기 제 3 패드(PAD3)로 출력한다.
이와 같이 구성된 본 발명의 실시예에 따른 반도체 메모리 장치의 트레이닝 방법을 설명하면 다음과 같다.
트레이닝 동작을 설명하므로, 트레이닝 제어 신호(TR_s)는 인에이블된 상태이다.
먼저, 리드 트레이닝 방법에 대해 설명하면 다음과 같다.
제 1 패드(PAD1)를 통해 데이터(Data)를 CRC 회로부(100)및 라이트용 파이프 래치부(300)에 입력한다.
상기 CRC 회로부(100)는 데이터(Data)를 입력 받아 내부 CRC 정보(CRC_I)를 생성한다.
제 2 패드(PAD2)와 제 2 선택부(700)를 통해 외부 CRC 정보(CRC_E)가 입력된다.
비교부(210)는 상기 내부 CRC 정보(CRC_I)와 상기 외부 CRC 정보(CRC_E)를 비교하여 리드 트레이닝 결과 신호(RDTR_s)를 생성한다. 이때, 상기 비교부(210)는 상기 내부 CRC 정보(CRC_I)와 상기 외부 CRC 정보(CRC_E)가 동일하면 상기 리드 트레이닝 결과 신호(RDTR_s)를 인에이블시킨다.
제 3 선택부(800)는 상기 리드 트레이닝 결과 신호(RDTR_s)를 제 3 패드(PAD3)로 출력한다.
만약, 상기 리드 트레이닝 결과 신호(RDTR_s)가 인에이블되면 펄스 생성부(220)는 결과 펄스(P_r)를 생성한다. 상기 펄스 생성부(220)가 상기 결과 펄스(P_r)를 생성하면 조합 펄스(C_p)가 생성되어 입력 제어부(510)는 파이프 입력 신호(PIN)를 인에이블시킨다. 상기 파이프 입력 신호(PIN)가 인에이블되면 상기 CRC 회로부(100)에 입력되었던 데이터(Data) 즉, 라이트용 파이프 래치부(300)에 래치된 데이터(Data)가 제 1 선택부(400)를 통해 리드용 파이프 래치부(600)에 입력되고 래치된다.
이와 같이, 상기 리드 트레이닝 결과 신호(RDTR_s)가 상기 제 3 패드(PAD3)로 출력되고, 상기 리드 트레이닝 결과 신호(RDTR_s)가 인에이블되면 상기 내부 CRC 정보(CRC_I)를 생성했던 데이터(Data)가 상기 라이트용 파이프 래치부(600)에 저장되는 것으로 리드 트레이닝 동작이 완료된다.
리드 트레이닝 동작이 완료된 이후 라이트 트레이닝 동작에 관해 설명하면 다음과 같다.
상기 내부 CRC 정보(CRC_I)를 생성했던 데이터(Data)가 상기 라이트용 파이프 래치부(600)에 래치되면 제 2 라이트용 파이프 래치 제어 펄스(RDCTRL2_p)를 생성하여 상기 라이트용 파이프 래치부(600)에 래치된 데이터를 상기 제 1 패드(PAD1)로 출력하는 동작을 수행함으로써, 라이트 트레이닝 동작이 완료된다.
만약, 상기 리드 트레이닝 결과 신호(RDTR_r)가 인에이블되지 못하고 디스에이블된 상태였다면, 상기 제 1 패드(PAD1), 상기 라이트용 파이프 래치부(300), 및 상기 제 1 선택부(400)를 통해 상기 리드용 파이프 래치부(600)에 데이터를 래치하고, 래치된 데이터를 출력함으로써 라이트 트레이닝 동작이 완료된다.
본 발명의 실시예에 따른 반도체 메모리 장치는 데이터를 입출력하는 패드를 통해 데이터를 입력 받아 리드 트레이닝 동작을 수행함으로써, 많은 데이터를 한번에 래치할 수 있어 리드 트레이닝에 소요되는 시간을 줄일 수 있다. 또한, 리드 트레이닝 동작 중 리드 트레이닝 결과 신호(RDTR_r)가 인에이블되면 라이트 트레이닝 동작시 다시 데이터를 입력시켜 리드용 파이프 래치부(600)에 래치할 필요없이 이전 리드 트레이닝 동작시 이용되었던 데이터를 리드용 파이프 래치부(600)에 래치하여 출력함으로써, 라이트 트레이닝 동작에 소요되는 시간 또한 줄일 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (10)

  1. 제 1 패드와 연결되고, 상기 제 1 패드로부터 입력된 데이터의 내부 CRC 정보를 생성하는 CRC 회로부; 및
    외부로부터 입력된 외부 CRC 정보와 상기 내부 CRC 정보를 비교하여 리드 트레이닝 결과 신호를 생성하는 비교부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 외부 CRC 정보는 외부로부터 어드레스가 입력되는 제 2 패드를 이용하여 입력 받고, 상기 리드 트레이닝 결과 신호는 상기 내부 CRC 정보가 출력되는 제 3 패드로부터 출력되는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    트레이닝 제어 신호에 응답하여 상기 제 2 패드와 상기 비교부를 연결하거나, 상기 제 2 패드와 어드레스 라인을 연결하는 제 1 선택부, 및
    상기 트레이닝 제어 신호에 응답하여 상기 내부 CRC 정보 및 상기 리드 트레이닝 결과 신호 중 하나를 상기 제 3 패드로 출력하는 제 2 선택부를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제1 패드로부터 데이터를 입력 받아 내부 CRC 정보를 생성하는 CRC 회로부, 상기 내부 CRC 정보와 외부 CRC 정보를 비교하여 리드 트레이닝 결과 신호를 생성하고, 상기 리드 트레이닝 결과 신호 및 제 1 리드용 파이프 래치 제어 펄스에 응답하여 조합 펄스를 생성하는 트레이닝 판단부;
    상기 데이터를 입력 받아 래치하여 출력하는 라이트용 파이프 래치부;
    트레이닝 제어 신호에 응답하여 상기 라이트용 파이프 래치부의 출력 노드를 리드용 파이프 래치부의 입력 노드로 연결하는 제 1 선택부;
    파이프 입력 신호 및 파이프 출력 신호에 응답하여 상기 리드용 파이프 래치의 입력 노드로 입력된 데이터를 입력받아 래치하여 상기 제 1 패드로 출력하는 리드용 파이프 래치부; 및
    제 2 리드용 파이프 래치 제어 펄스 및 상기 조합 펄스에 응답하여 상기 파이프 입력 신호 및 상기 파이프 출력 신호를 생성하는 리드용 파이프 래치 제어부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 4 항에 있어서,
    상기 트레이닝 판단부는
    상기 내부 CRC 정보 및 상기 외부 CRC 정보를 비교하여 리드 트레이닝 결과 신호를 생성하는 비교부,
    상기 리드 트레이닝 결과 신호가 인에이블되면 결과 펄스를 생성하는 펄스 생성부, 및
    상기 결과 펄스 또는 상기 제 1 리드용 파이프 래치 제어 펄스가 입력되면 상기 조합 펄스로서 출력하는 신호 조합부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 4 항에 있어서,
    상기 제 1 선택부는
    상기 트레이닝 제어 신호가 인에이블되면 상기 라이트용 파이프 래치의 출력 노드와 상기 리드용 파이프 래치의 입력 노드를 연결하고, 상기 트레이닝 제어 신호가 디스에이블되면 상기 라이트용 파이프 래치의 출력 노드와 라이트용 데이터 라인을 연결하고, 상기 리드용 파이프 래치의 입력 노드와 리드용 데이터 라인을 연결하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제 6 항에 있어서,
    상기 제 1 선택부는
    상기 트레이닝 제어 신호에 응답하여 상기 라이트용 파이프 래치의 출력 노드와 상기 리드용 파이프 래치의 입력 노드를 연결 및 분리시키는 제 1 스위치,
    상기 트레이닝 제어 신호에 응답하여 상기 라이트용 파이프 래치의 출력 노드와 상기 라이트용 데이터 라인을 연결 및 분리시키는 제 2 스위치, 및
    상기 트레이닝 제어 신호에 응답하여 상기 리드용 파이프 래치의 입력 노드와 상기 리드용 데이터 라인을 연결 및 분리시키는 제 3 스위치를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 4 항에 있어서,
    상기 트레이닝 제어 신호에 응답하여 제 2 패드를 상기 트레이닝 판단부에 연결하여 상기 외부 CRC 정보를 상기 트레이닝 판단부로 전달하거나 상기 제 2 패드를 상기 어드레스 라인에 연결하여 어드레스를 상기 어드레스 라인에 전달하는 제 2 선택부, 및
    상기 트레이닝 제어 신호에 응답하여 상기 내부 CRC 정보를 제 3 패드에 전달하거나 상기 리드 트레이닝 결과 신호를 상기 제 3 패드로 전달하는 제 3 선택부를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 데이터를 입력 받아 내부 CRC 정보를 생성하는 내부 CRC 정보 생성 단계, 상기 내부 CRC 정보와 외부로부터 입력된 외부 CRC 정보를 비교하여 리드 트레이닝 결과 신호를 생성하는 비교 단계, 상기 리드 트레이닝 결과 신호를 외부로 출력하는 제 1 출력 단계, 및 상기 리드 트레이닝 결과 신호가 인에이블이면 상기 내부 CRC 정보를 생성했던 데이터를 리드용 파이프 래치부에 입력 및 래치하는 단계를 포함하는 리드 트레이닝 단계; 및
    상기 리드용 파이프 래치에 래치된 데이터를 외부로 출력하는 제 2 출력 단계를 포함하는 라이트 트레이닝 단계를 포함하는 반도체 메모리 장치의 트레이닝 방법.
  10. 제 9 항에 있어서,
    상기 내부 CRC 정보를 생성햇던 데이터를 리드용 파이프 래치부에 입력 및 래치하는 단계는
    상기 데이터를 입력 받아 라이트용 파이프 래치부에 입력 및 래치하는 단계 및
    상기 라이트용 파이프 래치부에 래치된 데이터를 상기 리드 트레이닝 결과 신호에 응답하여 상기 리드용 파이프 래치부에 입력 및 래치하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
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