KR20160017570A - 반도체 장치 - Google Patents

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KR20160017570A
KR20160017570A KR1020140101321A KR20140101321A KR20160017570A KR 20160017570 A KR20160017570 A KR 20160017570A KR 1020140101321 A KR1020140101321 A KR 1020140101321A KR 20140101321 A KR20140101321 A KR 20140101321A KR 20160017570 A KR20160017570 A KR 20160017570A
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김연욱
황정태
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에스케이하이닉스 주식회사
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Abstract

반도체 장치는 파워업구간의 종료시점으로부터 기 설정된 구간 동안 인에이블되고, 테스트모드신호에 응답하여 인에이블되는 전원제어신호를 생성하는 전원제어신호생성부, 상기 전원제어신호의 인에이블 구간 동안 리부트업신호가 입력되는 경우 인에이블되는 부트업신호를 생성하고, 클럭트레이닝동작 이후 리셋신호가 입력되는 경우 인에이블되는 퓨즈리셋신호를 생성하는 퓨즈제어부 및 상기 퓨즈리셋신호가 인에이블되는 경우 초기화되고, 상기 전원제어신호에 응답하여 퓨즈의 컷팅 여부에 따라 다수의 퓨즈데이터를 생성하는 상기 퓨즈어레이를 포함한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것이다.
반도체 장치는 여러 설정정보, 리페어 정보 등 다양한 내부제어동작에 필요한 정보를 저장하기 위해 퓨즈를 사용한다. 일반적인 퓨즈는 레이저에 의해 퓨즈가 커팅되었느냐/아니냐에 따라 데이터를 구분하기에 웨이퍼 상태에서는 퓨즈를 프로그래밍하는 것이 가능하지만, 웨이퍼가 패키지 내부에 실장 된 이후에는 퓨즈를 프로그래밍하는 것이 불가능하다. 이러한 단점을 극복하기 위해 사용되는 것이 이-퓨즈(e-fuse)인데, 이-퓨즈는 트랜지스터를 이용하여 게이트와 드레인/소스 간의 저항을 변경시켜 데이터를 저장하는 퓨즈를 말한다.
이-퓨즈의 데이터를 인식하기 위해서는 트랜지스터의 사이즈를 크게 하여 별도의 센싱동작 없이 바로 데이터를 인식하도록 하거나, 트랜지스터의 사이즈를 줄이는 대신에 증폭기를 이용하여 트랜지스터에 흐르는 전류를 센싱하여 이-퓨즈의 데이터를 인식할 수 있다. 위의 2가지 방법은 이-퓨즈를 구성하는 트랜지스터의 사이즈를 크게 설계하거나, 이-퓨즈마다 데이터의 증폭을 위한 증폭기를 구비하여야 하기에 면적 상의 제한을 가지게 된다.
최근, 이-퓨즈의 면적 상 제한을 해결하기 위해 이-퓨즈를 어레이로 구현하여 반도체 장치의 내부제어동작에 필요한 정보를 저장하는 방식이 연구되고 있다. 이-퓨즈를 어레이로 구현하는 경우 이-퓨즈의 데이터를 증폭하기 위한 증폭기를 공유할 수 있어 전체 면적을 감소시킬 수 있게 된다.
한편, 반도체 장치는 클럭(Clock)에 동기 되어 동작하게 되는데, 외부 시스템에서 사용되는 클럭과 반도체 장치에서 사용되는 클럭 간에 위상이 정렬되어 있지 않다면 고속 동작하는 반도체 장치와 시스템 간의 동작 오류가 발생하게된다.
따라서, 고속 동작하는 반도체 장치가 정상적으로 동작하기 위해서는 동작 초기에 내부에서 사용되는 클럭과 외부 시스템에서 사용되는 클럭의 위상을 정렬하기 위한 클럭트레이닝(Clock Training)동작을 수행하게 된다.
본 발명은 퓨즈어레이에서 사용되는 내부전압을 생성하기 위한 전원제어신호의 인에이블 구간 동안만 부트업동작을 수행할 수 있는 반도체 장치를 제공한다.
또한, 본 발명은 클럭트레이닝동작 중 퓨즈어레이에서 생성되는 퓨즈데이터를 초기화하지 않아 안정적인 부트업동작을 수행하는 반도체 장치를 제공한다.
이를 위해 본 발명은 파워업구간의 종료시점으로부터 기 설정된 구간 동안 인에이블되고, 테스트모드신호에 응답하여 인에이블되는 전원제어신호를 생성하는 전원제어신호생성부, 상기 전원제어신호의 인에이블 구간 동안 리부트업신호가 입력되는 경우 인에이블되는 부트업신호를 생성하고, 클럭트레이닝동작 이후 리셋신호가 입력되는 경우 인에이블되는 퓨즈리셋신호를 생성하는 퓨즈제어부 및 상기 퓨즈리셋신호가 인에이블되는 경우 초기화되고, 상기 전원제어신호에 응답하여 퓨즈의 컷팅 여부에 따라 다수의 퓨즈데이터를 생성하는 상기 퓨즈어레이를 포함하는 반도체 장치를 제공한다.
또한, 본 발명은 파워업구간 이후 리부트업신호에 응답하여 인에이블되는 부트업신호를 생성하고, 상기 부트업신호가 인에이블되거나 클럭트레이닝동작 이후 리셋신호가 입력되는 경우 인에이블되는 퓨즈리셋신호를 생성하는 퓨즈제어부 및 상기 퓨즈리셋신호가 인에이블되는 경우 초기화되고, 상기 전원제어신호에 응답하여 퓨즈의 컷팅 여부에 따라 다수의 퓨즈데이터를 생성하는 상기 퓨즈어레이를 포함하는 반도체 장치를 제공한다.
본 발명에 의하면 퓨즈어레이에서 사용되는 내부전압을 생성하기 위한 전원제어신호의 인에이블 구간 동안만 부트업동작을 수행하여 안정적인 부트업동작을 수행할 수 있는 효과가 있다.
또한, 본 발명에 의하면 클럭트레이닝동작 중 퓨즈어레이에서 생성되는 퓨즈데이터를 초기화하지 않아 안정적인 부트업동작을 수행할 수 있는 효과도 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 구성을 도시한 블럭도이다.
도 2는 도 1에 도시된 반도체 장치에 포함된 전원제어신호생성부의 구성을 도시한 회로도이다.
도 3은 도 1에 도시된 반도체 장치에 포함된 부트업신호생성부의 구성을 도시한 회로도이다.
도 4는 도 1에 도시된 반도체 장치에 포함된 퓨즈리셋신호생성부의 구성을 도시한 회로도이다.
도 5은 도 1에 도시된 반도체 장치에 포함된 퓨즈어레이의 구성을 도시한 블럭도이다.
도 6 및 도 7은 본 발명의 일 실시예에 따른 반도체 장치의 동작을 설명하기 위한 타이밍도이다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 1 은 본 발명의 일 실시예에 따른 반도체 장치의 구성을 도시한 블럭도이다.
도 1에 도시된 바와 같이 본 발명의 일 실시예에 따른 반도체 장치는 전원제어신호생성부(10), 퓨즈제어부(20) 및 퓨즈어레이(30)로 구성된다.
전원제어신호생성부(10)는 파워업신호(PWR)가 인에이블되는 시점으로부터 모드설정신호(MRSP)가 인에이블되는 시점까지 인에이블되고, 제1 및 제2 테스트모드신호(TM<1:2>)를 입력 받아 인에이블되는 전원제어신호(PWRGT)를 생성한다. 즉, 전원제어신호생성부(10)는 파워업구간의 종료시점으로부터 기 설정된 구간 동안 인에이블되고, 제1 및 제2 테스트모드신호(TM1:2>)에 의해 인에이블되는 전원제어신호(PWRGT)를 생성한다. 여기서, 파워업신호(PWR)는 전원전압(VDD)이 0V부터 레벨이 상승하여 목표전압레벨까지 레벨이 상승하는 파워업구간의 종료시점에 인에이블되는 신호이다. 그리고, 모드설정신호(MRSP)는 파워업구간의 종료시점으로부터 기 설정된 구간이후 인에이블되는 신호로 반도체 장치의 내부동작을 제어하기위한 정보를 저장하는 모드레지스터셋(MRS: Mode Register Set) 동작이 종료되는 시점에 인에이블되는 신호이다. 또한, 제1 테스트모드신호(TM1)는 퓨즈어레이(30)에서 사용되는 내부전압을 생성하기 위해 외부에서 입력되는 신호이고, 제2 테스트모드신호(TM2)는 퓨즈어레이(30)에서 사용되는 내부전압의 생성을 중지하기 위해 외부에서 입력되는 신호이다.
퓨즈제어부(20)는 부트업신호생성부(21) 및 퓨즈리셋신호생성부(22)로 구성된다.
부트업신호생성부(21)는 전원제어신호(PWRGT)가 인에이블되는 구간 동안 리부트업신호(REBOOT)가 인에이블되는 경우 인에이블되는 부트업신호(BOOTEN)를 생성한다. 여기서, 리부트업신호(REBOOT)는 퓨즈 컷팅 여부에 따라 생성되는 퓨즈데이터(FZD<1:N>)를 외부로 출력하는 부트업동작에 재 진입하기 위해 외부로부터 입력되는 신호이다.
퓨즈리셋신호생성부(22)는 부트업신호(BOOTEN) 또는 클럭인에이블신호(CKE)가 인에블되는 구간에서 리셋신호(RST)가 입력되는 경우 인에이블되는 퓨즈리셋신호(FZRST)를 생성한다. 여기서, 본 발명의 일 실시예에 따른 클럭인에이블신호(CKE)는 반도체 장치의 클럭(clock)과 시스템 클럭(clock) 간의 위상을 정렬하기 위한 클럭트레이닝(Clock Training)동작이 완료되는 시점에 인에이블되는 신호로 설정되어 있지만 실시예에 따라 다양한 신호로 설정되어 반도체 장치의 특정동작을 수행하는 신호로 설정될 수 있다. 또한, 리셋신호(RST)는 반도체 장치를 초기화 하기 위해 외부로부터 입력되는 신호이다.
퓨즈어레이(30)는 퓨즈리셋신호(FZRST)가 인에이블되는 경우 퓨즈데이터(FZD<1:N>)가 초기화되고, 전원제어신호(PWRGT)가 인에이블되는 구간 동안 부트업동작을 수행하여 퓨즈의 커팅여부에 따라 퓨즈데이터(FZD<1:N>)를 생성한다. 여기서, 부트업동작은 퓨즈의 커팅여부에 따라 프로그래밍되고, 반도체 장치의 내부동작을 제어하는 정보를 포함하는 퓨즈데이터(FZD<1:N>)를 출력하는 동작이다.
도 2를 참고하면, 전원제어신호생성부(10)는 제1 래치부(11) 및 제1 논리부(12)로 구성된다.
제1 래치부(11)는 파워업신호(PWR)를 반전 지연하는 인버터(IV11), 인버터(IV11)의 출력신호와 낸드게이트(ND12)의 출력신호를 입력 받아 부정논리곱 연산을 수행하여 제1 제어신호(CON1)를 생성하는 낸드게이트(ND11) 및 제1 제어신호(CON1), 모드설정신호(MRSP) 및 전원전압(VDD)를 입력 받아 부정논리곱 연산을 수행하여 출력하는 낸드게이트(ND12)로 구성된다. 즉, 제1 래치부(11)는 파워업구간의 종료시점에 로직하이레벨로 인에이블되고 파워업구간의 종료시점으로부터 기 설정된 구간이후 로직로우레벨로 디스에이블되는 제1 제어신호(CON1)를 생성한다.
제1 논리부(12)는 부트업신호(BOOTEN) 또는 제1 테스트모드신호(TM1) 중 어느 하나가 인에이블되는 경우 인에이블되는 제1 인에이블신호(EN1)를 생성하는 오어게이트로 구현되는 제1 논리소자(OR11), 제1 제어신호(CON1) 및 제1 인에이블신호(EN1)를 입력 받아 부정 논리합 연산을 수행하여 제2 인에이블신호(EN2)를 생성하는 노어게이트로 구현되는 제2 논리소자(NOR11) 및 제2 테스트모드신호(TM2)와 제2 인에이블신호(EN2)를 입력 받아 부정 논리합 연산을 수행하여 전원제어신호(PWRGT)를 생성하는 노어게이트로 구현되는 제3 논리소자(NOR12)로 구성된다. 즉, 제1 논리부(12)는 제1 제어신호(CON1)가 로직하이레벨로 인에이블되는 경우에 인에이블되거나, 제1 테스트모드신호(TM1) 또는 부트업신호(BOOTEN)가 로직하이레벨로 입력되는 경우 인에이블되며, 제2 테스트모드신호(TM2)가 로직하이레벨로 인에이블되는 경우 디스에이블되는 전원제어신호(PWRGT)를 생성한다.
도 3을 참고하면, 부트업신호생성부(21)는 제1 펄스신호생성부(210), 제2 논리부(220) 및 제2 래치부(230)로 구성된다.
제1 펄스신호생성부(210)는 리부트업신호(REBOOT)를 반전 지연하는 지연부(211) 및 리부트업신호(REBOOT)와 지연부(211)의 출력신호를 입력 받아 논리곱 연산을 수행하여 제1 펄스신호(PUL1)를 생성하는 앤드게이트(AD11)로 구성된다. 즉, 제1 펄스신호생성부(210)는 리부트업신호(REBOOT)가 로직하이레벨로 입력되는 시점으로부터 지연부(211)의 지연량만큼의 펄스폭을 갖는 제1 펄스신호(PUL1)를 생성한다.
제2 논리부(220)는 전원제어신호(PWRGT) 및 제1 펄스신호(PUL1)를 입력 받아 논리곱 연산을 수행하여 제2 제어신호(CON2)를 생성하는 앤드게이트(AD12)로 구성된다. 즉, 제2 논리부(220)는 전원제어신호(PWRGT)가 로직하이레벨로 인에이블되는 구간 동안 제1 펄스신호(PUL1)의 펄스가 입력되는 경우 인에이블되는 제2 제어신호(CON2)를 생성한다.
제2 래치부(230)는 제2 제어신호(CON2)를 반전 지연하는 인버터(IV21), 인버터(IV21)의 출력신호와 낸드게이트(ND22)의 출력신호를 입력 받아 부정논리곱 연산을 수행하여 부트업신호(BOOTEN)를 생성하는 낸드게이트(ND21) 및 부트업신호(BOOTEN), 리부트업신호(REBOOT) 및 파워업신호(PWR)를 입력 받아 부정논리곱 연산을 수행하여 출력하는 낸드게이트(ND22)로 구성된다. 즉, 제2 래치부(230)는 제2 제어신호(CON2)가 로직하이레벨로 입력되는 경우 인에이블되는 부트업신호(BOOTEN)를 생성한다.
도 4를 참고하면, 퓨즈리셋신호생성부(22)는 제3 논리부(240), 제2 펄스신호생성부(250) 및 제4 논리부(260)로 구성된다.
제3 논리부(240)는 클럭인에이블신호(CKE)를 반전 지연하는 인버터(IV22), 인버터(IV22)의 출력신호 및 리셋신호(RST)를 입력 받아 논리곱 연산을 수행하여 제3 제어신호(CON3)를 생성하는 앤드게이트(AD23)로 구성된다. 즉, 제3 논리부(240)는 클럭인에이블신호(CKE)가 로직로우레벨로 인에이블되고 리셋신호(RST)가 로직하이레벨로 입력되는 경우 로직하이레벨로 인에이블되는 제3 제어신호(CON3)를 생성한다.
제2 펄스신호생성부(250)는 부트업신호(BOOTEN) 또는 제3 제어신호(CON3)를 입력 받아 논리곱 연산을 수행하여 출력하는 오어게이트(OR21), 오어게이트(OR21)의 출력신호를 반전 지연하는 지연부(251) 및 오어게이트(OR21)의 출력신호와 지연부(251)의 출력신호를 입력 받아 논리곱 연산을 수행하여 제2 펄스신호(PUL2)를 생성하는 앤드게이트(AD24)로 구성된다. 즉, 제2 펄스신호생성부(250)는 부트업신호(BOOTEN) 또는 제3 제어신호(CON3)가 로직하이레벨로 입력되는 시점으로부터 지연부(251)의 지연량만큼의 펄스폭을 갖는 제2 펄스신호(PUL2)를 생성한다.
제4 논리부(260)는 파워업신호(PWR)를 반전 지연하는 인버터(IV23), 인버터(IV23)의 출력신호 및 제2 펄스신호(PUL2)를 입력 받아 부정논리곱 연산을 수행하여 출력하는 낸드게이트(ND23) 및 낸드게이트(ND23)의 출력신호를 반전 지연하는 인버터(IV24)로 구성된다. 즉, 제4 논리부(260)는 파워업신호(PWR)가 로직로우레벨로 인에이블되고 제2 펄스신호(PUL2)가 입력되는 경우 인에이블되는 퓨즈리셋신호(FZRST)를 생성한다.
도 5를 참고하면, 퓨즈어레이(30)는 내부전압생성부(31), 로우경로제어부(32), 컬럼경로제어부(33) 및 퓨즈부(34)로 구성된다.
내부전압생성부(31)는 전원제어신호(PWRGT)의 인에이블 구간 동안 퓨즈어레이(30)에서 사용되는 다수의 내부전압들(VINT1 ~ VINTn)을 생성한다. 여기서, 다수의 내부전압들(VINT1 ~ VINTn)은 퓨즈를 커팅하거나 퓨즈데이터(FZD<1:N>)를 출력하기 위한 전압과 같이 퓨즈어레이(30)를 동작하기 위한 전압들로 설정된다.
로우경로제어부(32)는 어드레스(ADD<1:N>)의 조합에 의해 다수의 워드라인(WL<1:N>) 중 하나를 선택한다.
컬럼경로제어부(33)는 퓨즈리셋신호(FZRST)가 인에이블되는 경우 퓨즈데이터(FZD<1:N>)를 초기화 하고, 어드레스(ADD<1:N>)의 조합에 의해 다수의 비트라인(BL<1:N>) 중 하나를 선택한다. 또한, 컬럼경로제어부(33)는 선택된 비트라인(BL)의 데이터를 감지 증폭하여 퓨즈데이터(FZD<1:N>)를 생성한다.
퓨즈부(34)는 다수의 워드라인(WL<1:N>) 및 다수의 비트라인(BL<1:N>)에 연결되는 퓨즈(미도시)로 구성된다. 여기서, 퓨즈(미도시)는 트랜지스터형 이-퓨즈(e-fuse)로 구현된다.
즉, 퓨즈어레이(30)는 퓨즈리셋신호(FZRST)가 인에이블되는 경우 퓨즈데이터(FZD<1:N>)를 초기화 하고, 전원제어신호(PWRGT)의 인에이블 구간 동안 부트업동작을 수행하며, 어드레스(ADD<1:N>)의 조합에 의해 선택되는 퓨즈의 커팅 여부에 따라 퓨즈데어터(FZD<1:N>)를 생성한다.
이와 같이 구성된 본 발명의 일 실시예에 따른 반도체 장치의 동작을 도 6을 참고하여 설명하되, 파워업구간 이후 부트업동작에 진입하여 내부전압의 생성을 중지하는 동작 중 리부트업신호(REBOOT)가 입력되는 경우와 부트업동작에 진입하여 내부전압을 생성하는 동작 중 리부트업신호(REBOOT)가 입력되는 경우를 나누어 살펴보면 다음과 같다.
우선, T1 시점에 파워업구간이 종료되면 전원전압(VDD)의 레벨이 목표레벨에 도달하고, 파워업신호(PWR)는 로직로우레벨로 인에이블된다. 그리고, 모드설정신호(MRSP)는 전원전압(VDD) 레벨로 생성된다.
전원제어신호생성부(10)의 제1 래치부(11)는 로직로우레벨의 파워업신호(PWR)와 전원전압(VDD) 및 전원전압(VDD) 레벨을 갖는 모드설정신호(MRSP)를 입력 받아 로직하이레벨로 인에이블되는 제1 제어신호(CON1)를 생성한다. 제1 논리부(12)의 제1 논리소자(OR11)는 로직로우레벨의 부트업신호(BOOTEN) 및 제1 테스트모드신호(TM1)를 입력 받아 로직로우레벨의 제1 인에이블신호(EN1)를 생성한다. 제2 논리소자(NOR11)는 로직하이레벨의 제1 제어신호(CON1)와 로직로우레벨의 제1 인에이블신호(EN1)를 입력 받아 로직로우레벨의 제2 인에이블신호(EN2)를 생성한다. 제3 논리소자(NOR12)는 로직로우레벨의 제2 테스트모드신호(TM2)와 로직로우레벨의 제2 인에이블신호(EN2)를 입력 받아 로직하이레벨로 인에이블되는 전원제어신호(PWRGT)를 생성한다.
부트업신호생성부(21)의 제1 펄스신호생성부(210)는 로직로우레벨의 리부트업신호(REBOOT)를 입력 받아 로직로우레벨의 제1 펄스신호(PUL1)를 생성한다. 제2 논리부(220)는 로직하이레벨의 전원제어신호(PWRGT)와 로직로우레벨의 제1 펄스신호(PUL1)를 입력 받아 로직로우레벨의 제2 제어신호(CON2)를 생성한다. 제2 래치부(230)는 로직로우레벨의 제2 제어신호(CON2)와 로직로우레벨의 리부트업신호(REBOOT) 및 파워업신호(PWR)를 입력 받아 로직로우레벨의 부트업신호(BOOTEN)를 생성한다.
퓨즈리셋신호생성부(22)는 로직로우레벨의 부트업신호(BOOTEN)를 입력 받아 로직로우레벨의 퓨즈리셋신호(FZRST)를 생성한다. 여기서, 퓨즈리셋신호생성부(22)의 동작은 후술되는 도면을 통해 구체적으로 설명하도록 하겠다.
퓨즈어레이(30)의 내부전압생성부(31)는 로직하이레벨의 전원제어신호(PWRGT)를 입력 받아 다수의 내부전압들(VINT1 ~ VINTn)을 생성한다. 로우경로제어부(32)는 어드레스(ADD<1:N>)의 조합에 의해 다수의 워드라인(WL<1:N>) 중 하나를 선택한다. 컬럼경로제어부(33)는 어드레스(ADD<1:N>)의 조합에 의해 다수의 비트라인(BL<1:N>) 중 하나를 선택한다. 또한, 컬럼경로제어부(33)는 선택된 비트라인(BL)의 데이터를 감지 증폭하여 퓨즈데이터(FZD<1:N>)를 생성한다. 즉, 퓨즈어레이(30)는 로직하이레벨로 레벨로 인에이블되는 전원제어신호(PWRGT)를 입력 받아 부트업동작을 수행하고, 어드레스(ADD<1:N>)의 조합에 의해 선택되는 퓨즈의 커팅 여부에 따라 퓨즈데어터(FZD<1:N>)를 생성한다.
다음으로 T2 시점에 파워업구간의 종료시점으로부터 기 설정된 구간이 되어 로직로우레벨의 로직로우레벨의 모드설정신호(MRSP)가 입력되고, 내부전압의 생성을 중지하는 동작에 진입하기 위해 로직하이레벨의 제2 테스트모드신호(TM2)가 입력된다.
전원제어신호생성부(10)의 제1 래치부(11)는 로직로우레벨의 파워업신호(PWR)와 전원전압(VDD) 및 로직로우레벨의 모드설정신호(MRSP)를 입력 받아 로직로우레벨로 디스에이블되는 제1 제어신호(CON1)를 생성한다. 제1 논리부(12)의 제1 논리소자(OR11)는 로직로우레벨의 부트업신호(BOOTEN) 및 제1 테스트모드신호(TM1)를 입력 받아 로직로우레벨의 제1 인에이블신호(EN1)를 생성한다. 제2 논리소자(NOR11)는 로직로우레벨의 제1 제어신호(CON1)와 로직로우레벨의 제1 인에이블신호(EN1)를 입력 받아 로직하이레벨의 제2 인에이블신호(EN2)를 생성한다. 제3 논리소자(NOR12)는 로직하이레벨의 제2 테스트모드신호(TM2)와 로직하이레벨의 제2 인에이블신호(EN2)를 입력 받아 로직로우레벨로 디스에이블되는 전원제어신호(PWRGT)를 생성한다.
부트업신호생성부(21)의 제1 펄스신호생성부(210)는 로직로우레벨의 리부트업신호(REBOOT)를 입력 받아 로직로우레벨의 제1 펄스신호(PUL1)를 생성한다. 제2 논리부(220)는 로직로우레벨의 전원제어신호(PWRGT)와 로직로우레벨의 제1 펄스신호(PUL1)를 입력 받아 로직로우레벨의 제2 제어신호(CON2)를 생성한다. 제2 래치부(230)는 로직로우레벨의 제2 제어신호(CON2)와 로직로우레벨의 리부트업신호(REBOOT) 및 파워업신호(PWR)를 입력 받아 로직로우레벨의 부트업신호(BOOTEN)를 생성한다.
퓨즈리셋신호생성부(22)는 로직로우레벨의 부트업신호(BOOTEN)를 입력 받아 로직로우레벨의 퓨즈리셋신호(FZRST)를 생성한다. 여기서, 퓨즈리셋신호생성부(22)의 동작은 후술되는 도면을 통해 구체적으로 설명하도록 하겠다.
퓨즈어레이(30)의 내부전압생성부(31)는 로직로우레벨의 전원제어신호(PWRGT)를 입력 받아 다수의 내부전압들(VINT1 ~ VINTn)을 생성하지 않아 부트업동작을 수행하지 않는다.
다음으로, T3 시점에 내부전압의 생성을 중지하는 동작 중 리부트업신호(REBOOT)가 입력되면, 리부트업신호(REBOOT)가 로직하이레벨로 입력된다.
전원제어신호생성부(10)의 제1 래치부(11)는 로직로우레벨의 파워업신호(PWR)와 전원전압(VDD) 및 전원전압(VDD) 레벨의 모드설정신호(MRSP)를 입력 받아 로직로우레벨로 디스에이블되는 제1 제어신호(CON1)를 생성한다. 제1 논리부(12)의 제1 논리소자(OR11)는 로직로우레벨의 부트업신호(BOOTEN) 및 제1 테스트모드신호(TM1)를 입력 받아 로직로우레벨의 제1 인에이블신호(EN1)를 생성한다. 제2 논리소자(NOR11)는 로직로우레벨의 제1 제어신호(CON1)와 로직로우레벨의 제1 인에이블신호(EN1)를 입력 받아 로직하이레벨의 제2 인에이블신호(EN2)를 생성한다. 제3 논리소자(NOR12)는 로직하이레벨의 제2 테스트모드신호(TM2)와 로직하이레벨의 제2 인에이블신호(EN2)를 입력 받아 로직로우레벨로 디스에이블되는 전원제어신호(PWRGT)를 생성한다.
부트업신호생성부(21)의 제1 펄스신호생성부(210)는 로직하이레벨의 리부트업신호(REBOOT)를 입력 받아 로직하이레벨의 제1 펄스신호(PUL1)를 생성한다. 제2 논리부(220)는 로직로우레벨의 전원제어신호(PWRGT)와 로직하이레벨의 제1 펄스신호(PUL1)를 입력 받아 로직로우레벨의 제2 제어신호(CON2)를 생성한다. 제2 래치부(230)는 로직로우레벨의 제2 제어신호(CON2)와 로직하이레벨의 리부트업신호(REBOOT) 및 파워업신호(PWR)를 입력 받아 로직로우레벨의 부트업신호(BOOTEN)를 생성한다.
퓨즈리셋신호생성부(22)는 로직로우레벨의 부트업신호(BOOTEN)를 입력 받아 로직로우레벨의 퓨즈리셋신호(FZRST)를 생성한다. 여기서, 퓨즈리셋신호생성부(22)의 동작은 후술되는 도면을 통해 구체적으로 설명하도록 하겠다.
퓨즈어레이(30)의 내부전압생성부(31)는 로직로우레벨의 전원제어신호(PWRGT)를 입력 받아 다수의 내부전압들(VINT1 ~ VINTn)을 생성하지 않아 부트업동작을 수행하지 않는다.
다음으로, T4 시점에 내부전압을 생성하는 동작에 진입하면 로직하이레벨의 제1 테스트모드신호(TM1)가 입력된다.
전원제어신호생성부(10)의 제1 래치부(11)는 로직로우레벨의 파워업신호(PWR)와 전원전압(VDD) 및 전원전압(VDD) 레벨의 모드설정신호(MRSP)를 입력 받아 로직로우레벨로 디스에이블되는 제1 제어신호(CON1)를 생성한다. 제1 논리부(12)의 제1 논리소자(OR11)는 로직로우레벨의 부트업신호(BOOTEN) 및 로직하이레벨의 제1 테스트모드신호(TM1)를 입력 받아 로직하이레벨의 제1 인에이블신호(EN1)를 생성한다. 제2 논리소자(NOR11)는 로직로우레벨의 제1 제어신호(CON1)와 로직하이레벨의 제1 인에이블신호(EN1)를 입력 받아 로직로우레벨의 제2 인에이블신호(EN2)를 생성한다. 제3 논리소자(NOR12)는 로직로우레벨의 제2 테스트모드신호(TM2)와 로직로우레벨의 제2 인에이블신호(EN2)를 입력 받아 로직하이레벨로 인에이블되는 전원제어신호(PWRGT)를 생성한다.
부트업신호생성부(21)의 제1 펄스신호생성부(210)는 로직로우레벨의 리부트업신호(REBOOT)를 입력 받아 로직로우레벨의 제1 펄스신호(PUL1)를 생성한다. 제2 논리부(220)는 로직하이레벨의 전원제어신호(PWRGT)와 로직로우레벨의 제1 펄스신호(PUL1)를 입력 받아 로직로우레벨의 제2 제어신호(CON2)를 생성한다. 제2 래치부(230)는 로직로우레벨의 제2 제어신호(CON2)와 로직로우레벨의 리부트업신호(REBOOT) 및 파워업신호(PWR)를 입력 받아 로직로우레벨의 부트업신호(BOOTEN)를 생성한다.
퓨즈리셋신호생성부(22)는 로직로우레벨의 부트업신호(BOOTEN)를 입력 받아 로직로우레벨의 퓨즈리셋신호(FZRST)를 생성한다. 여기서, 퓨즈리셋신호생성부(22)의 동작은 후술되는 도면을 통해 구체적으로 설명하도록 하겠다.
퓨즈어레이(30)의 내부전압생성부(31)는 로직하이레벨의 전원제어신호(PWRGT)를 입력 받아 다수의 내부전압들(VINT1 ~ VINTn)을 생성한다. 로우경로제어부(32)는 어드레스(ADD<1:N>)의 조합에 의해 다수의 워드라인(WL<1:N>) 중 하나를 선택한다. 컬럼경로제어부(33)는 어드레스(ADD<1:N>)의 조합에 의해 다수의 비트라인(BL<1:N>) 중 하나를 선택한다. 또한, 컬럼경로제어부(33)는 선택된 비트라인(BL)의 데이터를 감지 증폭하여 퓨즈데이터(FZD<1:N>)를 생성한다. 즉, 퓨즈어레이(30)는 로직하이레벨로 레벨로 인에이블되는 전원제어신호(PWRGT)를 입력 받아 부트업동작을 수행하고, 어드레스(ADD<1:N>)의 조합에 의해 선택되는 퓨즈의 커팅 여부에 따라 퓨즈데어터(FZD<1:N>)를 생성한다.
다음으로, T5 시점에 내부전압를 생성하는 동작 중 리부트업신호(REBOOT)가 로직하이레벨로 입력된다.
전원제어신호생성부(10)의 제1 래치부(11)는 로직로우레벨의 파워업신호(PWR)와 전원전압(VDD) 및 전원전압(VDD) 레벨의 모드설정신호(MRSP)를 입력 받아 로직로우레벨로 디스에이블되는 제1 제어신호(CON1)를 생성한다. 제1 논리부(12)의 제1 논리소자(OR11)는 로직로우레벨의 부트업신호(BOOTEN) 및 로직하이레벨의 제1 테스트모드신호(TM1)를 입력 받아 로직하이레벨의 제1 인에이블신호(EN1)를 생성한다. 제2 논리소자(NOR11)는 로직로우레벨의 제1 제어신호(CON1)와 로직하이레벨의 제1 인에이블신호(EN1)를 입력 받아 로직로우레벨의 제2 인에이블신호(EN2)를 생성한다. 제3 논리소자(NOR12)는 로직로우레벨의 제2 테스트모드신호(TM2)와 로직로우레벨의 제2 인에이블신호(EN2)를 입력 받아 로직하이레벨로 인에이블되는 전원제어신호(PWRGT)를 생성한다.
부트업신호생성부(21)의 제1 펄스신호생성부(210)는 로직하이레벨의 리부트업신호(REBOOT)를 입력 받아 로직하이레벨의 제1 펄스신호(PUL1)를 생성한다. 제2 논리부(220)는 로직하이레벨의 전원제어신호(PWRGT)와 로직하이레벨의 제1 펄스신호(PUL1)를 입력 받아 로직하이레벨의 제2 제어신호(CON2)를 생성한다. 제2 래치부(230)는 로직하이레벨의 제2 제어신호(CON2)와 로직하이레벨의 리부트업신호(REBOOT) 및 로직로우레벨의 파워업신호(PWR)를 입력 받아 로직하이레벨의 부트업신호(BOOTEN)를 생성한다.
퓨즈리셋신호생성부(22)는 로직하이레벨의 부트업신호(BOOTEN)를 입력 받아 로직하이레벨의 퓨즈리셋신호(FZRST)를 생성한다. 여기서, 퓨즈리셋신호생성부(22)의 동작은 후술되는 도면을 통해 구체적으로 설명하도록 하겠다.
퓨즈어레이(30)의 내부전압생성부(31)는 로직하이레벨의 전원제어신호(PWRGT)를 입력 받아 다수의 내부전압들(VINT1 ~ VINTn)을 생성한다. 로우경로제어부(32)는 어드레스(ADD<1:N>)의 조합에 의해 다수의 워드라인(WL<1:N>) 중 하나를 선택한다. 컬럼경로제어부(33)는 로직하이레벨의 퓨즈리셋신호(FZRST)를 입력 받아 퓨즈데이터(FZD<1:N>)를 초기화 한다. 그리고, 컬럼경로제어부(33)는 어드레스(ADD<1:N>)의 조합에 의해 다수의 비트라인(BL<1:N>) 중 하나를 선택한다. 또한, 컬럼경로제어부(33)는 선택된 비트라인(BL)의 데이터를 감지 증폭하여 퓨즈데이터(FZD<1:N>)를 생성한다. 즉, 퓨즈어레이(30)는 로직하이레벨로 레벨로 인에이블되는 퓨즈리셋신호(FZRST)를 입력 받아 퓨즈데이터(FZD<1:N>)를 초기화 하여 퓨즈데이터(FZD<1:N>)를 변경할 수 있다.
이와 같이 구성된 반도체 장치는 퓨즈어레이(30)에서 사용되는 내부전압들(VINT1 ~ VINTn)을 생성하기 위한 전원제어신호(PWRGT)의 인에이블 구간 동안 만 부트업동작을 수행함으로써 안정적인 부트업동작을 수행할 수 있다.
이와 같이 구성된 본 발명의 일 실시예에 따른 반도체 장치의 동작을 도 7을 참고하여 설명하되, 부트업신호(BOOTEN)에 의해 퓨즈데이터(FZD<1:N>)를 초기화하는 동작과 클럭인에이블신호(CKE)의 레벨에 따라 외부에서 입력되는 리셋신호(RST)에 의해 퓨즈데이터(FZD<1:N>)를 초기화하는 동작을 나누어 살펴보면 다음과 같다.
우선, T11 시점에 부트업신호(BOOTEN)가 로직하이레벨로 인에이블되면 퓨즈리셋신호생성부(22)의 제3 논리부(240)는 로직로우레벨의 클럭인에이블신호(CKE)와 로직로우레벨의 리셋신호(RST)를 입력 받아 로직로우레벨의 제3 제어신호(CON3)를 생성한다. 제2 펄스신호생성부(250)는 로직하이레벨의 부트업신호(BOOTEN)와 로직로우레벨의 제3 제어신호(CON3)를 입력 받아 로직하이레벨의 제2 펄스신호(PUL2)를 생성한다. 제4 논리부(260)는 로직하이레벨의 제2 펄스신호(PUL2)와 로직로우레벨의 파워업신호(PWR)를 입력 받아 로직하이레벨의 퓨즈리셋신호(FZRST)를 생성한다.
퓨즈어레이(30)의 내부전압생성부(31)는 다수의 내부전압들(VINT1 ~ VINTn)을 생성한다. 로우경로제어부(32)는 어드레스(ADD<1:N>)의 조합에 의해 다수의 워드라인(WL<1:N>) 중 하나를 선택한다. 컬럼경로제어부(33)는 로직하이레벨의 퓨즈리셋신호(FZRST)를 입력 받아 퓨즈데이터(FZD<1:N>)를 초기화 한다. 그리고, 컬럼경로제어부(33)는 어드레스(ADD<1:N>)의 조합에 의해 다수의 비트라인(BL<1:N>) 중 하나를 선택한다. 또한, 컬럼경로제어부(33)는 선택된 비트라인(BL)의 데이터를 감지 증폭하여 퓨즈데이터(FZD<1:N>)를 생성한다. 즉, 퓨즈어레이(30)는 변경된 퓨즈데이터(FZD<1:N>)를 생성한다.
다음으로, T12 시점에 클럭트레이닝동작에 진입하여 외부로부터 클럭인에이블신호(CKE)가 로직하이레벨로 입력된다.
다음으로, T13 시점에 리셋신호(RST)가 로직하이레벨로 인에이블되면 퓨즈리셋신호생성부(22)의 제3 논리부(240)는 로직하이레벨의 클럭인에이블신호(CKE)와 로직하이레벨의 리셋신호(RST)를 입력 받아 로직로우레벨의 제3 제어신호(CON3)를 생성한다. 제2 펄스신호생성부(250)는 로직로우레벨의 부트업신호(BOOTEN)와 로직로우레벨의 제3 제어신호(CON3)를 입력 받아 로직로우레벨의 제2 펄스신호(PUL2)를 생성한다. 제4 논리부(260)는 로직로우레벨의 제2 펄스신호(PUL2)와 로직로우레벨의 파워업신호(PWR)를 입력 받아 로직로우레벨의 퓨즈리셋신호(FZRST)를 생성한다.
퓨즈어레이(30)의 내부전압생성부(31)는 다수의 내부전압들(VINT1 ~ VINTn)을 생성한다. 로우경로제어부(32)는 어드레스(ADD<1:N>)의 조합에 의해 다수의 워드라인(WL<1:N>) 중 하나를 선택한다. 컬럼경로제어부(33)는 로직로우레벨의 퓨즈리셋신호(FZRST)를 입력 받아 퓨즈데이터(FZD<1:N>)를 초기화 하지 않는다. 즉, 퓨즈어레이(30)는 변경되지 않는 퓨즈데이터(FZD<1:N>)를 생성한다.
다음으로, T14 시점에 클럭트레이닝동작이 종료되어 외부로부터 클럭인에이블신호(CKE)가 로직로우레벨로 입력된다.
다음으로, T15 시점에 리셋신호(RST)가 로직하이레벨로 입력 되면 퓨즈리셋신호생성부(22)의 제3 논리부(240)는 로직로우레벨의 클럭인에이블신호(CKE)와 로직하이레벨의 리셋신호(RST)를 입력 받아 로직하이레벨의 제3 제어신호(CON3)를 생성한다. 제2 펄스신호생성부(250)는 로직로우레벨의 부트업신호(BOOTEN)와 로직하이레벨의 제3 제어신호(CON3)를 입력 받아 로직하이레벨의 제2 펄스신호(PUL2)를 생성한다. 제4 논리부(260)는 로직하이레벨의 제2 펄스신호(PUL2)와 로직로우레벨의 파워업신호(PWR)를 입력 받아 로직하이레벨의 퓨즈리셋신호(FZRST)를 생성한다.
퓨즈어레이(30)의 내부전압생성부(31)는 다수의 내부전압들(VINT1 ~ VINTn)을 생성한다. 로우경로제어부(32)는 어드레스(ADD<1:N>)의 조합에 의해 다수의 워드라인(WL<1:N>) 중 하나를 선택한다. 컬럼경로제어부(33)는 로직하이레벨의 퓨즈리셋신호(FZRST)를 입력 받아 퓨즈데이터(FZD<1:N>)를 초기화 한다. 그리고, 컬럼경로제어부(33)는 어드레스(ADD<1:N>)의 조합에 의해 다수의 비트라인(BL<1:N>) 중 하나를 선택한다. 또한, 컬럼경로제어부(33)는 선택된 비트라인(BL)의 데이터를 감지 증폭하여 퓨즈데이터(FZD<1:N>)를 생성한다. 즉, 퓨즈어레이(30)는 변경된 퓨즈데이터(FZD<1:N>)를 생성한다.
이와 같이 구성된 반도체 장치는 클럭트레이닝동작 중 퓨즈어레이(30)에서 생성되는 퓨즈데이터(FZD<1:N>)를 초기화하지 않아 안정적인 부트업동작을 수행할 수 있다.
10. 전원제어신호생성부 11. 제1 래치부
12. 제1 논리부 20. 퓨즈제어부
21. 부트업신호생성부 22. 퓨즈리셋신호생성부
30. 퓨즈어레이 31. 내부전압생성부
32. 로우경로제어부 33. 컬럼경로제어부
34. 퓨즈부 210. 제1 펄스신호생성부
220. 제2 논리부 230. 제2 래치부
240. 제3 논리부 250. 제2 펄스신호생성부
260. 제4 논리부

Claims (20)

  1. 파워업구간의 종료시점으로부터 기 설정된 구간 동안 인에이블되고, 테스트모드신호에 응답하여 인에이블되는 전원제어신호를 생성하는 전원제어신호생성부;
    상기 전원제어신호의 인에이블 구간 동안 리부트업신호가 입력되는 경우 인에이블되는 부트업신호를 생성하고, 클럭트레이닝동작 이후 리셋신호가 입력되는 경우 인에이블되는 퓨즈리셋신호를 생성하는 퓨즈제어부; 및
    상기 퓨즈리셋신호가 인에이블되는 경우 초기화되고, 상기 전원제어신호에 응답하여 퓨즈의 컷팅 여부에 따라 다수의 퓨즈데이터를 생성하는 상기 퓨즈어레이를 포함하는 반도체 장치.
  2. 제 1 항에 있어서, 상기 전원제어신호는 상기 퓨즈어레이에서 사용되는 내부전압을 생성하기 위한 신호인 반도체 장치.
  3. 제 1 항에 있어서, 상기 리부트업신호는 상기 퓨즈데이터를 생성하여 외부로 출력하기 위하여 외부로부터 입력되는 신호인 반도체 장치.
  4. 제 1 항에 있어서, 상기 전원제어신호생성부는
    상기 파워업구간의 종료시점에 인에이블되는 파워업신호에 응답하여 인에이블되고, 상기 파워업구간의 종료시점으로부터 기 설정된 구간이후 인에이블되는 모드설정신호에 응답하여 디스에이블되는 제1 제어신호를 생성하는 제1 래치부; 및
    상기 제1 제어신호 또는 제1 테스트모드신호 및 상기 부트업신호에 응답하여 인에이블되고, 제2 테스트모드신호에 응답하여 디스에이블되는 상기 전원제어신호를 생성하는 제1 논리부를 포함하는 반도체 장치.
  5. 제 4 항에 있어서, 상기 제1 테스트모드신호는 상기 내부전압을 생성하기 위한 테스트모드에 진입하기 위한 신호이고, 상기 제2 테스트모드신호는 상기 내부전압을 생성하지 않기 위한 테스트모드에 진입하기 위한 신호인 반도체 장치.
  6. 제 4 항에 있어서, 상기 제1 논리부는
    상기 부트업신호 또는 상기 제1 테스트신호에 응답하여 인에이블되는 제1 인에이블신호를 생성하는 제1 논리소자;
    상기 제1 제어신호에 응답하여 상기 제1 인에이블신호를 반전 지연하여 제2 인에이블신호를 생성하는 제2 논리소자; 및
    상기 제2 테스트모드신호에 응답하여 상기 제2 인에이블신호를 반전 지연하여 상기 전원제어신호를 생성하는 제3 논리소자를 포함하는 반도체 장치.
  7. 제 1 항에 있어서, 상기 퓨즈제어부는
    상기 파워업구간 이후 상기 전원제어신호의 인에이블 구간 동안 리부트업신호가 입력되는 경우 인에이블되는 상기 부트업신호를 생성하는 부트업신호생성부; 및
    상기 부트업신호에 응답하여 인에이블되거나 클럭인에이블시신호 및 리셋신호에 응답하여 인에이블되는 퓨즈리셋신호를 생성하는 퓨즈리셋신호생성부를 포함하는 반도체 장치.
  8. 제 7 항에 있어서, 상기 부트업신호생성부는
    상기 리부트업신호에 응답하여 발생하는 펄스를 포함하는 제1 펄스신호를 생성하는 제1 펄스신호생성부;
    상기 전원제어신호가 인에이블되는 구간 동안 상기 제1 펄스신호의 펄스에 응답하여 인에이블되는 제2 제어신호를 생성하는 제2 논리부; 및
    상기 제2 제어신호의 펄스에 응답하여 인에이블되는 상기 부트업신호를 생성하는 제2 래치부를 포함하는 반도체 장치.
  9. 제 8 항에 있어서, 상기 부트업신호는 상기 전원제어신호 및 상기 리부트업신호 중 적어도 어느 하나라도 입력되지 않는 경우 디스에이블되는 신호인 반도체 장치.
  10. 파워업구간 이후 리부트업신호에 응답하여 인에이블되는 부트업신호를 생성하고, 상기 부트업신호가 인에이블되거나 클럭트레이닝동작 이후 리셋신호가 입력되는 경우 인에이블되는 퓨즈리셋신호를 생성하는 퓨즈제어부; 및
    상기 퓨즈리셋신호가 인에이블되는 경우 초기화되고, 상기 전원제어신호에 응답하여 퓨즈의 컷팅 여부에 따라 다수의 퓨즈데이터를 생성하는 상기 퓨즈어레이를 포함하는 반도체 장치.
  11. 제 10 항에 있어서, 상기 리부트업신호는 상기 퓨즈데이터를 생성하여 외부로 출력하기 위하여 외부로부터 입력되는 신호인 반도체 장치.
  12. 제 10 항에 있어서,
    파워업구간의 종료시점으로부터 기 설정된 구간 동안 인에이블되고, 테스트모드신호에 응답하여 인에이블되는 상기 전원제어신호를 생성하는 전원제어신호생성부를 더 포함하는 반도체 장치.
  13. 제 12 항에 있어서, 상기 전원제어신호생성부는
    상기 파워업구간의 종료시점에 인에이블되는 파워업신호에 응답하여 인에이블되고, 상기 파워업구간의 종료시점으로부터 기 설정된 구간이후 인에이블되는 모드설정신호에 응답하여 디스에이블되는 제1 제어신호를 생성하는 제1 래치부; 및
    상기 제1 제어신호 또는 제1 테스트모드신호 및 상기 부트업신호에 응답하여 인에이블되고, 제2 테스트모드신호에 응답하여 디스에이블되는 상기 전원제어신호를 생성하는 제1 논리부를 포함하는 반도체 장치.
  14. 제 13 항에 있어서, 상기 제1 테스트모드신호는 상기 내부전압을 생성하기 위한 테스트모드에 진입하기 위한 신호이고, 상기 제2 테스트모드신호는 상기 내부전압을 생성하지 않기 위한 테스트모드에 진입하기 위한 신호인 반도체 장치.
  15. 제 13 항에 있어서, 상기 제1 논리부는
    상기 부트업신호 또는 상기 제1 테스트신호에 응답하여 인에이블되는 제1 인에이블신호를 생성하는 제1 논리소자;
    상기 제1 제어신호에 응답하여 상기 제1 인에이블신호를 반전 지연하여 제2 인에이블신호를 생성하는 제2 논리소자; 및
    상기 제2 테스트모드신호에 응답하여 상기 제2 인에이블신호를 반전 지연하여 상기 전원제어신호를 생성하는 제3 논리소자를 포함하는 반도체 장치.
  16. 제 10 항에 있어서, 상기 퓨즈제어부는
    상기 파워업구간 이후 퓨즈어레이에서 사용되는 내부전압을 생성하기 위한 전원제어신호의 인에이블 구간 동안 상기 리부트업신호가 입력되는 경우 인에이블되는 부트업신호를 생성하는 부트업신호생성부; 및
    상기 부트업신호에 응답하여 인에이블되거나 클럭인에이블시신호 및 리셋신호에 응답하여 인에이블되는 퓨즈리셋신호를 생성하는 퓨즈리셋신호생성부를 포함하는 반도체 장치.
  17. 제 16 항에 있어서, 상기 부트업신호생성부는
    상기 리부트업신호에 응답하여 발생하는 펄스를 포함하는 제1 펄스신호를 생성하는 제1 펄스신호생성부;
    상기 전원제어신호가 인에이블되는 구간 동안 상기 제1 펄스신호의 펄스에 응답하여 인에이블되는 제2 제어신호를 생성하는 제2 논리부; 및
    상기 제2 제어신호의 펄스에 응답하여 인에이블되는 상기 부트업신호를 생성하는 제2 래치부를 포함하는 반도체 장치.
  18. 제 17 항에 있어서, 상기 부트업신호는 상기 전원제어신호 및 상기 리부트업신호 중 적어도 어느 하나라도 입력되지 않는 경우 디스에이블되는 신호인 반도체 장치.
  19. 제 16 항에 있어서, 상기 퓨즈리셋신호생성부는
    클럭인에이블신호에 응답하여 상기 리셋신호가 입력되는 경우 인에이블되는 제3 제어신호를 생성하는 제3 논리부;
    상기 부트업신호 또는 상기 제3 제어신호가 인에이블되는 경우 발생하는 펄스를 포함하는 제2 펄스신호를 생성하는 제2 펄스신호생성부; 및
    파워업신호에 응답하여 상기 제2 펄스신호의 펄스가 발생하는 경우 인에이블되는 상기 퓨즈리셋신호를 생성하는 제4 논리부를 포함하는 반도체 장치.
  20. 제 19 항에 있어서, 상기 클럭인에이블신호는 상기 클럭트레이닝동작 이후 인에이블되는 신호인 반도체 장치.
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