KR101961323B1 - 온다이 터미네이션 회로, 및 이를 포함하는 반도체 메모리 장치 및 메모리 시스템 - Google Patents

온다이 터미네이션 회로, 및 이를 포함하는 반도체 메모리 장치 및 메모리 시스템 Download PDF

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Abstract

레이턴시 제어신호에 응답하여 활성화 되는 온다이 터미네이션 회로가 개시된다. 온다이 터미네이션 회로는 온다이 터미네이션 제어 회로 및 온다이 터미네이션부를 포함한다. 온다이 터미네이션 제어 회로는 독출 레이턴시 및/또는 기입 레이턴시 제어신호에 기초하여 온다이 터미네이션 상태를 결정하고 온다이 터미네이션 제어신호를 발생한다. 온다이 터미네이션부는 온다이 터미네이션 제어신호에 응답하여 활성화 또는 비활성화된다. 따라서, 반도체 메모리 장치는 전력소모가 적다.

Description

온다이 터미네이션 회로, 및 이를 포함하는 반도체 메모리 장치 및 메모리 시스템{ON-DIE TERMINATION CIRCUIT, SEMICONDUCTOR MEMORY DEVICE AND MEMORY SYSTEM INCLUDING THE SAME}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 반도체 메모리 장치의 온다이 터미네이션 회로 및 이를 포함하는 메모리 시스템에 관한 것이다.
반도체 메모리 장치는 버스를 통해 메모리 컨트롤러와 데이터 및 제어신호를 송수신한다. 메모리 컨트롤러와 반도체 메모리 장치 사이에 전송되는 신호의 주파수가 높을수록 신호의 왜곡이 증가한다.
메모리 컨트롤러와 반도체 메모리 장치 사이에 전송되는 신호의 왜곡을 방지하기 위하여 저항 등을 사용하여 종단(termination) 처리를 한다. 종단 처리를 수행하면, 종단 저항이 신호의 반사(reflection)를 흡수하므로 신호의 왜곡을 감소시켜준다.
본 발명의 목적은 전력 소비를 줄일 수 있는 온다이 터미네이션 회로를 제공하는 것이다.
본 발명의 다른 목적은 상기 온다이 터미네이션 회로를 포함하는 반도체 메모리 장치를 제공하는 것이다.
본 발명의 또 다른 목적은 상기 온다이 터미네이션 회로를 포함하는 메모리 시스템을 제공하는 것이다.
상기 목적을 달성하기 위하여 본 발명의 하나의 실시형태에 따른 온다이 터미네이션 회로는 온다이 터미네이션 제어 회로 및 온다이 터미네이션부를 포함한다.
온다이 터미네이션 제어 회로는 독출(read) 레이턴시 제어신호(RL)에 기초하여 온다이 터미네이션 상태를 결정하고 온다이 터미네이션 제어신호를 발생한다. 온다이 터미네이션부는 상기 온다이 터미네이션 제어신호에 응답하여 활성화 또는 비활성화된다.
본 발명의 하나의 실시예에 의하면, 상기 온다이 터미네이션 회로는 메모리 시스템의 데이터 버스의 임피던스를 보상할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 온다이 터미네이션 회로는 메모리 시스템의 커맨드/어드레스 버스의 임피던스를 보상할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 온다이 터미네이션 제어 회로는 카스(CAS: Column Address Strobe) 레이턴시 신호 및 내부 클럭신호에 기초하여 상기 독출 레이턴시 제어신호(RL)를 발생할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 온다이 터미네이션 회로는 외부 버스, 내부 버스 및 상기 온다이 터미네이션부에 전기적으로 연결된 패드를 더 포함할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 외부 버스는 커맨드/어드레스(C/A) 버스일 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 외부 버스는 데이터(DQ) 버스일 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 온다이 터미네이션부는 MOS 트랜지스터 및 터미네이션 저항을 포함할 수 있다.
MOS 트랜지스터는 상기 온다이 터미네이션 제어신호에 응답하여 온/오프 동작하고, 터미네이션 저항은 상기 MOS 트랜지스터와 상기 패드 사이에 연결될 수 있다.
본 발명의 다른 하나의 실시형태에 따른 온다이 터미네이션 회로는 온다이 터미네이션 제어 회로 및 온다이 터미네이션부를 포함한다.
온다이 터미네이션 제어 회로는 기입(write) 레이턴시 제어신호(WL)에 기초하여 온다이 터미네이션 상태를 결정하고 온다이 터미네이션 제어신호를 발생한다. 온다이 터미네이션부는 상기 온다이 터미네이션 제어신호에 응답하여 활성화 또는 비활성화된다.
본 발명의 하나의 실시예에 의하면, 상기 온다이 터미네이션 제어 회로는 카스(CAS: Column Address Strobe) 레이턴시 신호 및 내부 클럭신호에 기초하여 상기 기입 레이턴시 제어신호(WL)를 발생할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 온다이 터미네이션 제어 회로는 상기 기입 레이턴시 제어신호(WL) 및 독출 레이턴시 제어신호(RL)에 기초하여 상기 온다이 터미네이션 제어신호를 발생할 수 있다.
본 발명의 또 다른 하나의 실시형태에 따른 온다이 터미네이션 회로는 온다이 터미네이션 제어 회로 및 온다이 터미네이션부를 포함한다.
온다이 터미네이션 제어 회로는 독출(read) 레이턴시 제어신호(RL) 및 온다이 터미네이션 상태 신호에 기초하여 온다이 터미네이션 제어신호를 발생한다. 온다이 터미네이션부는 상기 온다이 터미네이션 제어신호에 응답하여 활성화 또는 비활성화된다.
본 발명의 하나의 실시예에 의하면, 상기 온다이 터미네이션 제어 회로는 모드 레지스터 라이트(mode register write; MRW) 레지스터로부터 상기 레이턴시 제어신호 및 상기 온다이 터미네이션 상태 신호를 수신할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 모드 레지스터 라이트(MRW) 레지스터에 저장된 상기 레이턴시 제어신호 및 상기 온다이 터미네이션 상태 신호의 값은 사용자에 의해 갱신될 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 온다이 터미네이션 제어 회로는 상기 독출 레이턴시 제어신호, 상기 온다이 터미네이션 상태 신호, 및 기입 레이턴시 제어신호(WL)에 에 기초하여 상기 온다이 터미네이션 제어신호를 발생할 수 있다.
본 발명의 하나의 실시형태에 따른 반도체 메모리 장치는 레이턴시 제어 회로 및 온다이 터미네이션 회로를 포함한다.
레이턴시 제어 회로는 카스(CAS: Column Address Strobe) 레이턴시 신호 및 내부 클럭신호에 기초하여 독출 레이턴시 제어신호(RL)를 발생한다. 온다이 터미네이션 회로는 상기 독출 레이턴시 제어신호(RL)에 기초하여 온다이 터미네이션 상태를 결정하여 온다이 터미네이션 제어신호를 발생하고, 상기 온다이 터미네이션 제어신호에 응답하여 활성화 또는 비활성화된다.
본 발명의 하나의 실시예에 의하면, 상기 레이턴시 제어 회로는 상기 카스(CAS) 레이턴시 신호 및 상기 내부 클럭신호에 응답하여 독출(read) 정보신호를 지연시켜 지연된 독출 정보신호를 발생하고, 상기 지연된 독출 정보신호에 기초하여 독출 레이턴시 제어신호를 발생할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 온다이 터미네이션 회로는 상기 독출 레이턴시 제어신호(RL) 및 기입 레이턴시 제어신호(WL)에 기초하여 상기 온다이 터미네이션 제어신호를 발생할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 반도체 메모리 장치는 관통전극(TSV: Through-Silicon-Via)을 통해 데이터와 제어신호들을 송수신하는 복수의 반도체 층들이 적층된 적층 메모리 장치일 수 있다.
본 발명의 하나의 실시형태에 따른 메모리 시스템은 커맨드/어드레스 신호(C/A) 및 데이터 신호를 발생하는 메모리 컨트롤러 및 메모리 모듈을 포함한다. 메모리 모듈은 복수의 반도체 메모리 장치를 포함하고, 반도체 메모리 장치들 각각은 상기 커맨드/어드레스 신호 및 데이터 신호에 응답하여 동작하며, 온다이 터미네이션 회로를 포함한다. 상기 온다이 터미네이션 회로는 온다이 터미네이션 제어 회로 및 온다이 터미네이션부를 포함한다. 온다이 터미네이션 제어 회로는 독출 레이턴시 제어신호(RL)에 기초하여 온다이 터미네이션 상태를 결정하고 온다이 터미네이션 제어신호를 발생한다. 온다이 터미네이션부는 상기 온다이 터미네이션 제어신호에 응답하여 활성화 또는 비활성화된다.
본 발명의 실시예들에 따른 온다이 터미네이션 회로는 독출 레이턴시 제어신호 및/또는 기입 레이턴시 제어신호에 기초하여 터미네이션 저항을 활성화 또는 비활성화한다. 따라서, 본 발명의 실시예들에 따른 온다이 터미네이션 회로를 포함하는 반도체 메모리 장치 및 시스템은 전력 소모가 적다.
도 1은 본 발명의 하나의 실시 예에 따른 온다이 터미네이션 회로를 나타내는 회로도이다.
도 2는 본 발명의 다른 하나의 실시 예에 따른 온다이 터미네이션 회로를 나타내는 회로도이다.
도 3은 본 발명의 또 다른 하나의 실시 예에 따른 온다이 터미네이션 회로를 나타내는 회로도이다.
도 4는 본 발명의 또 다른 하나의 실시 예에 따른 온다이 터미네이션 회로를 나타내는 회로도이다.
도 5는 도 4의 온다이 터미네이션 회로에 사용되는 독출 레이턴시 제어신호, 기입 레이턴시 제어신호 및 온다이 터미네이션 상태를 나타내는 표이다.
도 6은 본 발명의 실시예들에 따른 온다이 터미네이션 회로를 포함하는 반도체 메모리 장치의 하나의 예를 나타내는 블록도이다.
도 7은 본 발명의 실시예들에 따른 온다이 터미네이션 회로를 포함하는 반도체 메모리 장치의 다른 하나의 예를 나타내는 블록도이다.
도 8은 본 발명의 실시예들에 따른 온다이 터미네이션 회로를 포함하는 반도체 메모리 장치의 또 다른 하나의 예를 나타내는 블록도이다.
도 9는 본 발명의 실시예들에 따른 온다이 터미네이션 회로를 포함하는 반도체 메모리 장치의 또 다른 하나의 예를 나타내는 블록도이다.
도 10은 본 발명의 하나의 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 11은 본 발명의 다른 하나의 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 12 내지 도 14는 본 발명의 실시예들에 따른 반도체 메모리 장치를 포함하는 메모리 모듈을 나타내는 도면들이다.
도 15는 본 발명의 실시예들에 따른 반도체 메모리 장치를 포함하는 적층 구조의 반도체 장치를 나타내는 간략화된 투시도이다.
도 16은 본 발명의 실시예에 따른 반도체 메모리 장치 및 광 연결장치를 포함하는 메모리 시스템의 하나의 예를 나타내는 블록도이다.
도 17은 본 발명의 실시예들에 따른 반도체 메모리 장치를 포함하는 정보처리 시스템의 다른 하나의 예를 나타내는 블록도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 개시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
한편, 어떤 실시예가 달리 구현 가능한 경우에 특정 블록 내에 명기된 기능 또는 동작이 순서도에 명기된 순서와 다르게 일어날 수도 있다. 예를 들어, 연속하는 두 블록이 실제로는 실질적으로 동시에 수행될 수도 있고, 관련된 기능 또는 동작에 따라서는 상기 블록들이 거꾸로 수행될 수도 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다.
도 1은 본 발명의 하나의 실시 예에 따른 온다이 터미네이션 회로(100)를 나타내는 회로도이다.
도 1을 참조하면, 온다이 터미네이션 회로(100)는 온다이 터미네이션 제어 회로(110) 및 온다이 터미네이션부(120)를 포함할 수 있다.
온다이 터미네이션 제어 회로(110)는 독출(read) 레이턴시 제어신호(RL)에 기초하여 온다이 터미네이션 상태(ODT STATUS)를 결정하고 온다이 터미네이션 제어신호(CON_ODT)를 발생한다. 온다이 터미네이션부(120)는 온다이 터미네이션 제어신호(CON_ODT)에 응답하여 활성화 또는 비활성화된다. 후술하는 바와 같이, 독출(read) 레이턴시 제어신호(RL)는 카스(CAS: Column Address Strobe) 레이턴시 신호 및 독출 정보신호에 기초하여 발생될 수 있다.
온다이 터미네이션 회로(100)는 외부 버스(BUS_EXT), 내부 버스(BUS_INT) 및 온다이 터미네이션부(120)에 전기적으로 연결된 패드(130)를 더 포함할 수 있다. 외부 버스(BUS_EXT)는 커맨드/어드레스(C/A) 버스 또는 데이터(DQ) 버스일 수 있다.
온다이 터미네이션부(120)는 PMOS 트랜지스터(MP1) 및 터미네이션 저항(RTT)을 포함할 수 있다. PMOS 트랜지스터(MP1)는 온다이 터미네이션 제어신호(CON_ODT)에 응답하여 온/오프 동작하고, 터미네이션 저항(RTT)은 상기 PMOS 트랜지스터(MP1)와 패드(130) 사이에 연결될 수 있다.
온다이 터미네이션 회로(100)는 반도체 메모리 장치를 포함하는 메모리 시스템의 데이터 버스의 임피던스를 보상할 수 있다. 또한, 온다이 터미네이션 회로(100)는 반도체 메모리 장치를 포함하는 메모리 시스템의 커맨드/어드레스 버스의 임피던스를 보상할 수 있다.
도 2는 본 발명의 다른 하나의 실시 예에 따른 온다이 터미네이션 회로(200)를 나타내는 회로도이다.
도 2를 참조하면, 온다이 터미네이션 회로(200)는 온다이 터미네이션 제어 회로(210) 및 온다이 터미네이션부(120)를 포함할 수 있다.
온다이 터미네이션 제어 회로(210)는 기입(write) 레이턴시 제어신호(WL)에 기초하여 온다이 터미네이션 상태(ODT STATUS)를 결정하고 온다이 터미네이션 제어신호(CON_ODT)를 발생한다. 온다이 터미네이션부(120)는 온다이 터미네이션 제어신호(CON_ODT)에 응답하여 활성화 또는 비활성화된다. 후술하는 바와 같이, 기입(write) 레이턴시 제어신호(WL)는 카스(CAS) 레이턴시 신호 및 기입 정보신호에 기초하여 발생될 수 있다.
온다이 터미네이션 회로(200)는 반도체 메모리 장치를 포함하는 메모리 시스템의 데이터 버스의 임피던스를 보상할 수 있다. 또한, 온다이 터미네이션 회로(200)는 반도체 메모리 장치를 포함하는 메모리 시스템의 커맨드/어드레스 버스의 임피던스를 보상할 수 있다.
도 3은 본 발명의 또 다른 하나의 실시 예에 따른 온다이 터미네이션 회로(3000를 나타내는 회로도이다.
도 3을 참조하면, 온다이 터미네이션 회로(300)는 온다이 터미네이션 제어 회로(310) 및 온다이 터미네이션부(120)를 포함할 수 있다.
온다이 터미네이션 제어 회로(210)는 독출(read) 레이턴시 제어신호(RL) 및 기입(write) 레이턴시 제어신호(WL)에 기초하여 온다이 터미네이션 상태(ODT STATUS)를 결정하고 온다이 터미네이션 제어신호(CON_ODT)를 발생한다. 온다이 터미네이션부(120)는 온다이 터미네이션 제어신호(CON_ODT)에 응답하여 활성화 또는 비활성화된다. 후술하는 바와 같이, 독출 레이턴시 제어신호(RL)는 카스(CAS) 레이턴시 신호 및 독출 정보신호에 기초하여 발생될 수 있고, 기입(write) 레이턴시 제어신호(WL)는 카스(CAS) 레이턴시 신호 및 기입 정보신호에 기초하여 발생될 수 있다.
온다이 터미네이션 회로(300)는 반도체 메모리 장치를 포함하는 메모리 시스템의 데이터 버스의 임피던스를 보상할 수 있다. 또한, 온다이 터미네이션 회로(300)는 반도체 메모리 장치를 포함하는 메모리 시스템의 커맨드/어드레스 버스의 임피던스를 보상할 수 있다.
도 4는 본 발명의 또 다른 하나의 실시 예에 따른 온다이 터미네이션 회로(400)를 나타내는 회로도이다.
도 4를 참조하면, 온다이 터미네이션 회로(400)는 온다이 터미네이션 제어 회로(410) 및 온다이 터미네이션부(120)를 포함할 수 있다.
온다이 터미네이션 제어 회로(410)는 독출 레이턴시 제어신호(RL), 기입 레이턴시 제어신호(WL), 및 온다이 터미네이션 상태 신호(ODT STATUS)에 기초하여 온다이 터미네이션 제어신호(CON_ODT)를 발생한다. 온다이 터미네이션부(120)는 온다이 터미네이션 제어신호(CON_ODT)에 응답하여 활성화 또는 비활성화된다. 후술하는 바와 같이, 독출 레이턴시 제어신호(RL)는 카스(CAS) 레이턴시 신호 및 독출 정보신호에 기초하여 발생될 수 있고, 기입(write) 레이턴시 제어신호(WL)는 카스(CAS) 레이턴시 신호 및 기입 정보신호에 기초하여 발생될 수 있다.
온다이 터미네이션 회로(400)는 반도체 메모리 장치를 포함하는 메모리 시스템의 데이터 버스의 임피던스를 보상할 수 있다. 또한, 온다이 터미네이션 회로(400)는 반도체 메모리 장치를 포함하는 메모리 시스템의 커맨드/어드레스 버스의 임피던스를 보상할 수 있다.
후술하는 바와 같이, 온다이 터미네이션 제어 회로(410)는 모드 레지스터 라이트(mode register write; MRW)라는 레지스터(register)로부터 독출 레이턴시 제어신호(RL), 기입 레이턴시 제어신호(WL) 및 온다이 터미네이션 상태 신호(ODT STATUS)를 수신할 수 있다. 또한, 상기 모드 레지스터 라이트(MRW) 레지스터에 저장된 상기 레이턴시 제어신호 및 상기 온다이 터미네이션 상태 신호의 값은 사용자에 의해 갱신될 수 있다.
도 5는 도 4의 온다이 터미네이션 회로에 사용될 수 있는 독출 레이턴시 제어신호, 기입 레이턴시 제어신호 및 온다이 터미네이션 상태를 나타내는 표이다.
도 5를 참조하면, 하나의 예에서는 RL과 WL의 값이 각각 12와 6일 때 온다이 터미네이션 상태 신호(OPX)는 1의 값을 가지며, 이 때 도 4의 온다이 터미네이션 회로(400)는 활성화될 수 있다. 다른 하나의 예에서는 RL/WL의 값이 12/6 또는 11/6일 때 온다이 터미네이션 상태 신호(OPX)는 1의 값을 가지며, 이 때 도 4의 온다이 터미네이션 회로(400)는 활성화될 수 있다.
도 6은 본 발명의 실시예들에 따른 온다이 터미네이션 회로를 포함하는 반도체 메모리 장치(1000)의 하나의 예를 나타내는 블록도이다.
도 6을 참조하면, 반도체 메모리 장치(1000)는 메모리 셀 어레이(1110), 로우 디코더(1120), 칼럼 디코더(1130), 어드레스 버퍼(1140), 출력 버퍼(1150), 클럭 동기회로(1160), 독출 커맨드 회로(1170), 모드 레지스터(1180), 레이턴시 제어 회로(1190), 온다이 터미네이션 회로(1010) 및 패드(1020)를 포함할 수 있다.
클럭 동기회로(1160)는 지연동기루프(DLL: Delay-Locked-Loop) 회로로서, 가변 지연기(1162), 위상 검출기(1164) 및 리플리카 출력 버퍼(1166)를 포함할 수 있다. 독출 커맨드 회로(1170)는 내부 클럭 발생기(1172) 및 독출 명령 버퍼(1174)를 포함할 수 있다. 가변 지연기(1162)는 리셋 신호(RESET)에 의해 리셋될 수 있다.
데이터(DATA)는 메모리 셀 어레이(1110)에 기입되고, 메모리 셀 어레이(1110)로부터 독출되어 외부로 출력된다. 독출 명령(READ CMD)이 반도체 메모리 장치(1000)에 인가되면, 데이터(DATA)는 외부로부터 수신된 어드레스(ADD)에 따라 메모리 셀 어레이(1110)로부터 독출된다. 어드레스 버퍼(1140)는 외부로부터 수신된 어드레스(ADD)를 일시적으로 저장한다. 로우 디코더(1120)는 어드레스 버퍼(1140)로부터 어드레스를 수신하여 디코딩하고 로우 어드레스를 발생한다. 칼럼 디코더(1130)는 어드레스 버퍼(1140)로부터 어드레스를 수신하여 디코딩하고 칼럼 어드레스를 발생한다. 메모리 셀 어레이(1110)는 로우 어드레스 및 칼럼 어드레스에 의해 지정된 메모리 셀의 데이터를 출력한다. 출력 버퍼(1150)는 메모리 셀 어레이(1110)로부터 출력되는 데이터를 수신하고 수신된 데이터를 레이턴시 제어 회로(1190)에서 출력되는 독출 레이턴시 제어신호(RL)와 출력 클럭신호(CLKDQ)에 응답하여 출력한다.
클럭 동기회로(1160)는 외부 클럭신호(ECLK)에 응답하여 출력 클럭신호(CLKDQ)를 발생한다. 외부 클럭신호(ECLK)는 반도체 메모리 장치(1000)의 대부분의 명령에 대한 기준 클럭신호로서 사용된다. 즉, 대부분의 명령은 외부 클럭신호(ECLK)에 동기되어 반도체 메모리 장치(1000)에 인가된다.
클럭 동기회로(1160)는 외부 클럭신호(ECLK)에 비해 위상이 앞서는(leading) 출력 클럭신호(CLKDQ)를 발생한다. 즉, 출력 클럭신호(CLKDQ)는 외부 클럭신호(ECLK)와 동일한 주파수를 가지지만, 출력 클럭신호(CLKDQ)의 펄스들은 외부 클럭신호(ECLK)의 펄스들보다 데이터 출력시간(tSAC)만큼 위상이 앞선다. 따라서, 클럭 동기회로(1160)는 출력 버퍼(1150)에서 출력되는 데이터(DOUT)가 외부 클럭신호(ECLK)에 동기되도록 한다.
독출 커맨드 회로(1170)는 독출 명령(READ CMD)와 외부 클럭신호(ECLK)에 기초하여 내부 클럭신호(PCLK)와 독출 정보신호(PREAD)를 발생한다. 내부 클럭 발생기(1172)는 외부 클럭신호(ECLK)에 기초하여 내부 클럭신호(PCLK)를 발생하고, 독출 명령 버퍼(1174)는 내부 클럭신호(PCLK)와 독출 명령(READ CMD)에 기초하여 독출 정보신호(PREAD)를 발생한다. 내부 클럭 발생기(1172)는 리셋 신호(RESET)에 의해 리셋될 수 있다.
레이턴시 회로(1190)는 모드 레지스터(1180)로부터 카스 레이턴시(CL)를 수신하고, 출력 버퍼(1150)가 적절한 시점에 데이터를 출력하도록 하는 독출 레이턴시 제어신호(RL)를 발생한다. 출력 버퍼(1150)는 독출 레이턴시 제어신호(RL)가 인에이블되어 있는 동안 출력 클럭신호(CLKDQ)에 응답하여 데이터를 출력한다.
레이턴시 회로(1190)는 카스(CAS: Column Address Strobe) 레이턴시 신호 및 내부 클럭신호에 응답하여 독출 정보신호를 지연시켜 지연된 독출 정보신호를 발생하고, 상기 지연된 독출 정보신호에 기초하여 독출 레이턴시 제어신호(RL)를 발생할 수 있다.
온다이 터미네이션 회로(1010)는 독출 레이턴시 제어신호(RL)에 기초하여 온다이 터미네이션 상태를 결정하고 온다이 터미네이션 제어신호를 발생하고, 상기 온다이 터미네이션 제어신호에 응답하여 온다이 터미네이션부를 활성화 또는 비활성화한다. 온다이 터미네이션 회로(1010)는 외부 버스(BUS_EXT) 및 내부 버스(BUS_INT)에 전기적으로 연결된 패드(1020)에 연결될 수 있다.
도 6에 도시된 반도체 메모리 장치(1000)는 디램(dynamic random access memory; DRAM), 및 에스램(static random access memory; SRAM)과 같은 휘발성 메모리 칩, 플래시메모리(flash memory), 상변화메모리(phase change memory), 엠램(magnetic random access memory; MRAM), 또는 알램(resistive random access memory; RRAM)과 같은 비휘발성 메모리 칩, 또는 이들의 조합을 구비할 수 있다.
도 7은 본 발명의 실시예들에 따른 온다이 터미네이션 회로를 포함하는 반도체 메모리 장치(2000)의 다른 하나의 예를 나타내는 블록도이다.
도 7을 참조하면, 반도체 메모리 장치(2000)는 메모리 셀 어레이(1110), 로우 디코더(1120), 칼럼 디코더(1130), 어드레스 버퍼(1140), 입력 버퍼(2150), 클럭 동기회로(1160), 기입 커맨드 회로(2170), 모드 레지스터(1180), 레이턴시 제어 회로(2190), 온다이 터미네이션 회로(2010) 및 패드(2020)를 포함할 수 있다.
클럭 동기회로(1160)는 지연동기루프(DLL: Delay-Locked-Loop) 회로로서, 가변 지연기(1162), 위상 검출기(1164) 및 리플리카 출력 버퍼(1166)를 포함할 수 있다. 기입 커맨드 회로(2170)는 내부 클럭 발생기(2172) 및 기입 명령 버퍼(2174)를 포함할 수 있다. 가변 지연기(1162)는 리셋 신호(RESET)에 의해 리셋될 수 있다.
데이터(DATA)는 메모리 셀 어레이(1110)에 기입되고, 메모리 셀 어레이(1110)로부터 독출되어 외부로 출력된다. 기입 명령(WRITE CMD)이 반도체 메모리 장치(3000)에 인가되면, 데이터(DATA_IN)는 외부로부터 수신된 어드레스(ADD)에 따라 메모리 셀 어레이(1110)에 저장된다. 어드레스 버퍼(1140)는 외부로부터 수신된 어드레스(ADD)를 일시적으로 저장한다. 로우 디코더(1120)는 어드레스 버퍼(1140)로부터 어드레스를 수신하여 디코딩하고 로우 어드레스를 발생한다. 칼럼 디코더(1130)는 어드레스 버퍼(1140)로부터 어드레스를 수신하여 디코딩하고 칼럼 어드레스를 발생한다. 메모리 셀 어레이(1110)는 로우 어드레스 및 칼럼 어드레스에 의해 지정된 메모리 셀에 데이터를 입력한다. 입력 버퍼(2150)는 외부로부터 수신된 데이터(DATA)를 레이턴시 제어 회로(2190)에서 출력되는 기입 레이턴시 제어신호(WL)에 응답하여 메모리 셀 어레이(1110)에 입력한다.
클럭 동기회로(1160)는 외부 클럭신호(ECLK)에 응답하여 출력 클럭신호(CLKDQ)를 발생한다. 외부 클럭신호(ECLK)는 반도체 메모리 장치(1000)의 대부분의 명령에 대한 기준 클럭신호로서 사용된다. 즉, 대부분의 명령은 외부 클럭신호(ECLK)에 동기되어 반도체 메모리 장치(1000)에 인가된다.
클럭 동기회로(1160)는 외부 클럭신호(ECLK)에 비해 위상이 앞서는(leading) 출력 클럭신호(CLKDQ)를 발생한다. 즉, 출력 클럭신호(CLKDQ)는 외부 클럭신호(ECLK)와 동일한 주파수를 가지지만, 출력 클럭신호(CLKDQ)의 펄스들은 외부 클럭신호(ECLK)의 펄스들보다 데이터 출력시간(tSAC)만큼 위상이 앞선다.
기입 커맨드 회로(2170)는 기입 명령(WRITE CMD)와 외부 클럭신호(ECLK)에 기초하여 내부 클럭신호(PCLK)와 기입 정보신호(PWR)를 발생한다. 내부 클럭 발생기(2172)는 외부 클럭신호(ECLK)에 기초하여 내부 클럭신호(PCLK)를 발생하고, 기입 명령 버퍼(2174)는 내부 클럭신호(PCLK)와 기입 명령(WRITE CMD)에 기초하여 기입 정보신호(PWR)를 발생한다. 내부 클럭 발생기(2172)는 리셋 신호(RESET)에 의해 리셋될 수 있다.
레이턴시 회로(2190)는 모드 레지스터(1180)로부터 카스 레이턴시(CL)를 수신하고, 입력 버퍼(2150)가 적절한 시점에 데이터를 출력하도록 하는 기입 레이턴시 제어신호(WL)를 발생한다. 입력 버퍼(2150)는 기입 레이턴시 제어신호(WL)가 인에이블되어 있는 동안 데이터를 입력한다.
온다이 터미네이션 회로(2010)는 기입 레이턴시 제어신호(WL)에 기초하여 온다이 터미네이션 상태를 결정하고 온다이 터미네이션 제어신호를 발생하고, 상기 온다이 터미네이션 제어신호에 응답하여 온다이 터미네이션부를 활성화 또는 비활성화한다. 온다이 터미네이션 회로(2010)는 외부 버스(BUS_EXT) 및 내부 버스(BUS_INT)에 전기적으로 연결된 패드(2020)에 연결될 수 있다.
도 8은 본 발명의 실시예들에 따른 온다이 터미네이션 회로를 포함하는 반도체 메모리 장치(3000)의 또 다른 하나의 예를 나타내는 블록도이다.
도 8을 참조하면, 반도체 메모리 장치(3000)는 메모리 셀 어레이(1110), 로우 디코더(1120), 칼럼 디코더(1130), 어드레스 버퍼(1140), 출력 버퍼(1150), 입력 버퍼(2150), 클럭 동기회로(1160), 커맨드 회로(3170), 모드 레지스터(1180), 레이턴시 제어 회로(3190), 온다이 터미네이션 회로(3010) 및 패드(3020)를 포함할 수 있다.
클럭 동기회로(1160)는 지연동기루프(DLL: Delay-Locked-Loop) 회로로서, 가변 지연기(1162), 위상 검출기(1164) 및 리플리카 출력 버퍼(1166)를 포함할 수 있다. 기입 커맨드 회로(2170)는 내부 클럭 발생기(2172) 및 기입 명령 버퍼(2174)를 포함할 수 있다. 가변 지연기(1162)는 리셋 신호(RESET)에 의해 리셋될 수 있다.
데이터(DATA)는 메모리 셀 어레이(1110)에 기입되고, 메모리 셀 어레이(1110)로부터 독출되어 외부로 출력된다. 독출 명령(READ CMD)이 반도체 메모리 장치(1000)에 인가되면, 데이터(DATA_OUT)는 외부로부터 수신된 어드레스(ADD)에 따라 메모리 셀 어레이(1110)로부터 독출된다. 기입 명령(WRITE CMD)이 반도체 메모리 장치(3000)에 인가되면, 데이터(DATA_IN)는 외부로부터 수신된 어드레스(ADD)에 따라 메모리 셀 어레이(1110)에 저장된다. 어드레스 버퍼(1140)는 외부로부터 수신된 어드레스(ADD)를 일시적으로 저장한다. 로우 디코더(1120)는 어드레스 버퍼(1140)로부터 어드레스를 수신하여 디코딩하고 로우 어드레스를 발생한다. 칼럼 디코더(1130)는 어드레스 버퍼(1140)로부터 어드레스를 수신하여 디코딩하고 칼럼 어드레스를 발생한다. 메모리 셀 어레이(1110)는 로우 어드레스 및 칼럼 어드레스에 의해 지정된 메모리 셀의 데이터를 출력하거나, 로우 어드레스 및 칼럼 어드레스에 의해 지정된 메모리 셀에 데이터를 입력한다. 출력 버퍼(1150)는 메모리 셀 어레이(1110)로부터 출력되는 데이터를 수신하고 수신된 데이터를 레이턴시 제어 회로(3190)에서 출력되는 독출 레이턴시 제어신호(RL)와 출력 클럭신호(CLKDQ)에 응답하여 출력한다. 입력 버퍼(3030)는 외부로부터 수신된 데이터(DATA_IN)를 레이턴시 제어 회로(3190)에서 출력되는 기입 레이턴시 제어신호(WL)에 응답하여 메모리 셀 어레이(1110)에 입력한다.
클럭 동기회로(1160)는 외부 클럭신호(ECLK)에 응답하여 출력 클럭신호(CLKDQ)를 발생한다. 외부 클럭신호(ECLK)는 반도체 메모리 장치(1000)의 대부분의 명령에 대한 기준 클럭신호로서 사용된다. 즉, 대부분의 명령은 외부 클럭신호(ECLK)에 동기되어 반도체 메모리 장치(1000)에 인가된다.
클럭 동기회로(1160)는 외부 클럭신호(ECLK)에 비해 위상이 앞서는(leading) 출력 클럭신호(CLKDQ)를 발생한다. 즉, 출력 클럭신호(CLKDQ)는 외부 클럭신호(ECLK)와 동일한 주파수를 가지지만, 출력 클럭신호(CLKDQ)의 펄스들은 외부 클럭신호(ECLK)의 펄스들보다 데이터 출력시간(tSAC)만큼 위상이 앞선다. 따라서, 클럭 동기회로(1160)는 출력 버퍼(1150)에서 출력되는 데이터(DOUT)가 외부 클럭신호(ECLK)에 동기되도록 한다.
커맨드 회로(3170)는 독출 명령(READ CMD), 기입 명령(WRITE CMD) 및 외부 클럭신호(ECLK)에 기초하여 내부 클럭신호(PCLK), 독출 정보신호(PREAD) 및 기입 정보신호(PWR)를 발생한다. 내부 클럭 발생기(3172)는 외부 클럭신호(ECLK)에 기초하여 내부 클럭신호(PCLK)를 발생하고, 독출 명령 버퍼(3174)는 내부 클럭신호(PCLK)와 독출 명령(READ CMD)에 기초하여 독출 정보신호(PREAD)를 발생하고, 기입 명령 버퍼(3176)는 내부 클럭신호(PCLK)와 기입 명령(WRITE CMD)에 기초하여 기입 정보신호(PWR)를 발생한다. 내부 클럭 발생기(3172)는 리셋 신호(RESET)에 의해 리셋될 수 있다.
레이턴시 회로(3190)는 모드 레지스터(1180)로부터 카스 레이턴시(CL)를 수신하고, 독출 레이턴시 제어신호(RL) 및 기입 레이턴시 제어신호(WL)를 발생한다. 출력 버퍼(1150)는 독출 레이턴시 제어신호(RL)가 인에이블되어 있는 동안 출력 클럭신호(CLKDQ)에 응답하여 데이터를 출력한다. 입력 버퍼(3030)는 기입 레이턴시 제어신호(WL)가 인에이블되어 있는 동안 데이터를 입력한다.
레이턴시 회로(3190)는 카스(CAS) 레이턴시 신호 및 내부 클럭신호에 응답하여 독출 정보신호를 지연시켜 지연된 독출 정보신호를 발생하고, 상기 지연된 독출 정보신호에 기초하여 독출 레이턴시 제어신호(RL)를 발생할 수 있다. 또한, 레이턴시 회로(3190)는 카스(CAS) 레이턴시 신호 및 내부 클럭신호에 응답하여 기입 정보신호를 지연시켜 지연된 기입 정보신호를 발생하고, 상기 지연된 기입 정보신호에 기초하여 기입 레이턴시 제어신호(WL)를 발생할 수 있다.
온다이 터미네이션 회로(3010)는 기입 레이턴시 제어신호(WL)에 기초하여 온다이 터미네이션 상태를 결정하고 온다이 터미네이션 제어신호를 발생하고, 상기 온다이 터미네이션 제어신호에 응답하여 온다이 터미네이션부를 활성화 또는 비활성화한다. 온다이 터미네이션 회로(3010)는 외부 버스(BUS_EXT) 및 내부 버스(BUS_INT)에 전기적으로 연결된 패드(3020)에 연결될 수 있다.
도 9는 본 발명의 실시예들에 따른 온다이 터미네이션 회로(4000)를 포함하는 반도체 메모리 장치의 또 다른 하나의 예를 나타내는 블록도이다.
도 9를 참조하면, 반도체 메모리 장치(3000)는 메모리 셀 어레이(1110), 로우 디코더(1120), 칼럼 디코더(1130), 어드레스 버퍼(1140), 출력 버퍼(1150), 입력 버퍼(2150), 클럭 동기회로(1160), 커맨드 회로(3170), 모드 레지스터(1180), 레이턴시 제어 회로(3190), 온다이 터미네이션 회로(4010), 모드 레지스터 라이트(MRW) 레지스터(4040) 및 패드(3020)를 포함할 수 있다.
온다이 터미네이션 회로(4010)는 독출 레이턴시 제어신호(RL), 기입 레이턴시 제어신호(WL), 및 온다이 터미네이션 상태 신호(ODT STATUS)에 기초하여 온다이 터미네이션 제어신호(CON_ODT)를 발생하고, 상기 온다이 터미네이션 제어신호에 응답하여 온다이 터미네이션부를 활성화 또는 비활성화한다. 온다이 터미네이션 회로(4010)는 외부 버스(BUS_EXT) 및 내부 버스(BUS_INT)에 전기적으로 연결된 패드(3020)에 연결될 수 있다.
온다이 터미네이션 회로(4010)는 모드 레지스터 라이트(MRW)라는 레지스터(register)로부터 독출 레이턴시 제어신호(RL), 기입 레이턴시 제어신호(WL) 및 온다이 터미네이션 상태 신호(ODT STATUS)를 수신할 수 있다. 또한, 상기 모드 레지스터 라이트(MRW) 레지스터에 저장된 독출 레이턴시 제어신호(RL), 기입 레이턴시 제어신호(WL) 및 상기 온다이 터미네이션 상태 신호의 값은 사용자에 의해 갱신될 수 있다.
도 10은 본 발명의 하나의 실시예에 따른 메모리 시스템(5100)을 나타내는 블록도이다.
도 10을 참조하면, 메모리 시스템(5100)은 메모리 컨트롤러(5110) 및 메모리 모듈(5120)을 포함한다.
메모리 컨트롤러(5110)는 커맨드/어드레스 신호(C/A) 및 데이터 신호(DQ)를 발생한다. 메모리 모듈(5120)은 커맨드/어드레스 신호(C/A), 데이터 신호(DQ) 및 종단저항 제어신호(RTC)에 응답하여 동작한다. 메모리 모듈(5120)의 표면에는 커맨드/어드레스 신호(C/A)가 전송되는 커맨드/어드레스 버스(1201)를 위한 종단 회로(5125, 5126, 5128 또는 5129)를 갖는 복수의 반도체 메모리 장치(5121, 5122, 5123, 5124)가 장착된다. 커맨드/어드레스 신호(C/A)는 커맨드 신호와 어드레스 신호가 패킷 형태로 결합된 패킷 데이터일 수 있다.
도 10에는 4 개의 반도체 메모리 장치들을 갖는 메모리 모듈(5120)이 도시되어 있지만, 메모리 모듈(5120)은 2 개 이상의 반도체 메모리 장치들을 포함할 수 있다. 또한, 반도체 메모리 장치들은 메모리 모듈(5120)의 기판의 양쪽 면에 장착될 수 있다.
데이터 신호(DQ)는 데이터 버스(5103)를 통해 메모리 컨트롤러(5110)와 메모리 모듈(5120)을 구성하는 반도체 메모리 장치들(5121, 5122, 5123, 5124) 사이에 송수신된다.
커맨드/어드레스 버스(5101)는 플라이-바이(fly-by) 구조를 가지며, 반도체 메모리 장치들(5121, 5122, 5123, 5124)을 서로 전기적으로 연결한다. 또한, 반도체 메모리 장치들(5121, 5122, 5123, 5124) 각각에 포함된 종단 회로들(5125, 5126, 5128 또는 5129)은 각각 커맨드/어드레스 버스(5101)와 종단 전압(VTT) 사이에 결합되고, 커맨드/어드레스 버스(5101)의 종단 저항 값을 변화시킨다.
도 11은 본 발명의 다른 하나의 실시예에 따른 메모리 시스템(5200)을 나타내는 블록도이다.
도 11을 참조하면, 메모리 시스템(5200)은 메모리 컨트롤러(5210) 및 메모리 모듈(5220)을 포함한다.
메모리 컨트롤러(5210)는 커맨드/어드레스 신호(C/A), 데이터 신호(DQ) 및 종단저항 제어신호(RTC)를 발생한다. 메모리 모듈(5220)은 커맨드/어드레스 신호(C/A), 데이터 신호(DQ) 및 종단저항 제어신호(RTC)에 응답하여 동작한다. 메모리 모듈(5220)의 표면에는 커맨드/어드레스 신호(C/A)가 전송되는 커맨드/어드레스 버스(5201)를 위한 종단 회로(5225, 5227, 5229, 5231)를 갖는 복수의 반도체 메모리 장치(5221, 5222, 5223 및 5224)가 장착된다. 커맨드/어드레스 신호(C/A)는 커맨드 신호와 어드레스 신호가 패킷 형태로 결합된 패킷 데이터일 수 있다. 또한, 반도체 메모리 장치(5221, 5222, 5223 및 5224)는 데이터 신호(DQ)가 전송되는 데이터 버스(5203)를 위한 종단 회로(5226, 5228, 5230, 5232)를 포함한다.
도 11에는 4 개의 반도체 메모리 장치들을 갖는 메모리 모듈(5200)이 도시되어 있지만, 메모리 모듈(5220)은 2 개 이상의 반도체 메모리 장치들을 포함할 수 있다. 또한, 반도체 메모리 장치들은 메모리 모듈(5220)의 기판의 양쪽 면에 장착될 수 있다.
데이터 신호(DQ)는 데이터 버스(5203)를 통해 메모리 컨트롤러(5210)와 메모리 모듈(5220)을 구성하는 반도체 메모리 장치들(5221, 5222, 5223 및 5224) 사이에 송수신된다.
커맨드/어드레스 버스(1201)는 플라이-바이(fly-by) 구조를 가지며, 반도체 메모리 장치들(5221, 5222, 5223 및 5224)을 서로 전기적으로 연결한다. 반도체 메모리 장치들(5221, 5222, 5223 및 5224) 각각에 포함된 종단 회로들(5225, 5227, 5229, 5231)은 각각 커맨드/어드레스 버스(5201)와 제 1 종단 전압(VTT1) 사이에 결합되고, 커맨드/어드레스 버스(1201)의 종단 저항 값을 변화시킨다. 또한, 반도체 메모리 장치들(5221, 5222, 5223 및 5224) 각각에 포함된 종단 회로들(5226, 5228, 5230, 5232)은 각각 데이터 버스(5203)와 제 2 종단 전압(VTT2) 사이에 결합되고, 데이터 버스(5203)의 종단 저항 값을 변화시킨다.
제 1 종단 전압(VTT1)은 종단 회로들(5225, 5227, 5229, 5231)에 제공되고, 제 2 종단 전압(VTT2)은 종단 회로들(5226, 5228, 5230, 5232)에 제공된다.
도 12 내지 도 15는 본 발명의 실시예들에 따른 반도체 메모리 장치를 포함하는 메모리 모듈을 나타내는 도면들이다.
도 12를 참조하면, 메모리 모듈(5300)은 인쇄회로기판(5310), 복수의 반도체 메모리 장치(5320) 및 커넥터(5330)를 포함한다. 복수의 반도체 메모리 장치(5320)는 인쇄 회로 기판(5310)의 상면과 하면에 결합될 수 있다. 커넥터(5330)는 도전선들(미도시)을 통해 복수의 반도체 메모리 장치(5320)과 전기적으로 연결된다. 또한, 커넥터(5330)는 외부 호스트의 슬롯에 연결될 수 있다.
도 13을 참조하면, 메모리 모듈(5400)은 인쇄회로기판(5410), 복수의 반도체 메모리 장치(5420), 커넥터(5430) 및 복수의 버퍼들(5440)을 포함한다. 복수의 버퍼들(5440)은 각각 반도체 메모리 장치(5420)와 커넥터(5430) 사이에 배치될 수 있다.
복수의 반도체 메모리 장치(5420)와 버퍼들(5440)은 인쇄 회로 기판(5410)의 상면 및 하면에 제공될 수 있다. 인쇄 회로 기판(5410)의 상면 및 하면에 형성되는 반도체 메모리 장치들(5420)과 버퍼들(5440)은 복수의 비아(via) 홀들을 통해 연결될 수 있다.
도 14를 참조하면, 메모리 모듈(5500)은 인쇄회로기판(5510), 복수의 반도체 메모리 장치(5520), 커넥터(5530), 복수의 버퍼들(5540) 및 컨트롤러(5550)를 포함한다.
반도체 메모리 장치들(5420)과 버퍼들(5540)은 인쇄 회로 기판(5510)의 상면 및 하면에 제공될 수 있다. 인쇄 회로 기판(5510)의 상면 및 하면에 형성되는 반도체 메모리 장치들(5420)과 버퍼들(5540)은 복수의 비아 홀들을 통해 연결될 수 있다.
도 15는 복수의 반도체 레이어를 구비하는 적층 구조의 반도체 장치(5600)를 도시한 개략도이다. 도 12 내지 도 14의 모듈구조에서 반도체 메모리 장치들 각각은 복수의 반도체 레이어(LA1~LAn)를 구비할 수 있다.
적층 구조의 반도체 장치(5600)에서 적층 구조의 복수의 반도체 레이어들(LA1~LAn)은 관통 전극(Through Silicon Via; TSV, 5620)을 통해 상호 연결될 수 있다.
도 16은 본 발명의 실시예에 따른 자기저항 메모리 장치 및 광 연결장치를 포함하는 메모리 시스템(5700)의 하나의 예를 나타내는 블록도이다.
도 16을 참조하면, 메모리 시스템(5700)은 컨트롤러(5720), 반도체 메모리 장치(5730) 및 컨트롤러(5720)와 반도체 메모리 장치(5730)를 인터커넥션하는 다수의 광 연결장치(Optical Link; 5710a 및 5710b)를 포함한다. 컨트롤러(5720)는 컨트롤 유닛(5721). 제 1 송신부(5722), 제 1 수신부(5723)를 포함한다. 컨트롤 유닛(5721)은 제어 신호(SN1)를 제 1 송신부(5722)로 전송한다.
제 1 송신부(5722)는 제 1 광 변조기(5722_1)를 포함할 수 있으며, 제 1 광 변조기(5722-1)는 전기 신호인 제어 신호(SN1)를 제 1 관 송신 신호(OTP1)로 변환하여 광 연결장치(5710a)로 전송한다.
제 1 수신부(5723)는 제 1 광 복조기(5723_1)를 포함할 수 있으며, 제 1 광 복조기(5723_1)는 광 연결장치(5710b)로부터 수신된 제 2 광 수신 신호(OPT2')를 전기 신호인 데이터 신호(SN2)로 변환하여 컨트롤 유닛(5721)으로 전송한다.
반도체항 메모리 장치(5730)는 제 2 수신부(5731), 메모리 셀 어레이(5732) 및 제 2 송신부(5733)를 포함한다. 제 2 수신부(5731)은 제 2광 복조기(5733_1)를 포함할 수 있으며, 제 2 광 복조기(5731_1)는 광 연결장치(5710A)로부터 제 1 광 수신 신호(OPT')를 전기 신호인 제어신호(SN1)로 변환하여 메모리 셀 어레이(4732)으로 전송한다.
메모리 셀 어레이(5732)에서는 제어신호(SN1)의 제어에 따라 데이터를 라이트 하거나 메모리 셀 어레이(5732)로부터 출력된 데이터 신호(SN2)를 제 2 송신부(5733)으로 전송한다.
제 2 송신부(5733)는 제 2 광 변조기(5733_1)를 포함할 수 있으며, 제 2 광 변조기(5733_1)는 전기 신호인 데이터 신호(SN2)를 제 2 광 데이터 신호(OPT2)로 변환하여 광 연결장치(5710b)로 전송한다.
도 17은 본 발명의 실시예들에 따른 반도체 메모리 장치를 포함하는 정보처리 시스템의 다른 하나의 예를 나타내는 블록도이다.
도 17을 참조하면, 모바일 기기나 데스크 톱 컴퓨터 등의 컴퓨터 시스템(5800)에 반도체 메모리 장치(5810)가 장착될 수 있다. 컴퓨터 시스템(5800)은 시스템 버스(5860)에 전기적으로 연결되는 반도체 메모리 장치(5810), 중앙 처리장치(5850) 및 유저 인터페이스(5830)를 구비할 수 있다.
본 발명은 반도체 장치 및 이를 포함하는 시스템에 적용이 가능하다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100, 200, 300, 400; 온다이 터미네이션 회로
1000, 2000, 3000, 4000: 반도체 메모리 장치
5100, 5200: 메모리 시스템
5300, 5400, 5500: 메모리 모듈
5600: 적층 반도체 장치
5700: 메모리 시스템
5800: 정보처리 시스템

Claims (20)

  1. 독출 레이턴시 제어신호(RL)의 기설정된 값 및 기입 레이턴시 제어신호(WL)의 기설정된 값에 따라 온다이 터미네이션 상태를 활성화된 상태 또는 비활성화된 상태로 결정하고 온다이 터미네이션 제어신호를 발생하는 온다이 터미네이션 제어 회로; 및
    상기 온다이 터미네이션 제어신호에 응답하여 활성화 또는 비활성화되는 온다이 터미네이션부를 포함하는 온다이 터미네이션 회로.
  2. 제 1 항에 있어서, 상기 온다이 터미네이션 회로는
    메모리 시스템의 데이터 버스의 임피던스를 보상하는 것을 특징으로 하는 온다이 터미네이션 회로.
  3. 제 1 항에 있어서, 상기 온다이 터미네이션 회로는
    메모리 시스템의 커맨드/어드레스 버스의 임피던스를 보상하는 것을 특징으로 하는 온다이 터미네이션 회로.
  4. 제 1 항에 있어서, 상기 온다이 터미네이션 제어 회로는
    카스(CAS: Column Address Strobe) 레이턴시 신호 및 내부 클럭신호에 기초하여 상기 독출 레이턴시 제어신호(RL)를 발생하는 것을 특징으로 하는 온다이 터미네이션 회로.
  5. 제 1 항에 있어서, 상기 온다이 터미네이션 제어 회로는
    상기 독출 레이턴시 제어신호(RL) 및 기입(write) 레이턴시 제어신호(WL)에 기초하여 상기 온다이 터미네이션 제어신호를 발생하는 것을 특징으로 하는 온다이 터미네이션 회로.
  6. 제 1 항에 있어서, 상기 온다이 터미네이션 회로는
    외부 버스, 내부 버스 및 상기 온다이 터미네이션부에 전기적으로 연결된 패드를 더 포함하는 것을 특징으로 하는 온다이 터미네이션 회로.
  7. 제 6 항에 있어서,
    상기 외부 버스는 커맨드/어드레스(C/A) 버스인 것을 특징으로 하는 온다이 터미네이션 회로.
  8. 제 6 항에 있어서,
    상기 외부 버스는 데이터(DQ) 버스인 것을 특징으로 하는 온다이 터미네이션 회로.
  9. 제 6 항에 있어서, 상기 온다이 터미네이션부는
    상기 온다이 터미네이션 제어신호에 응답하여 온/오프 동작을 하는 MOS 트랜지스터; 및
    상기 MOS 트랜지스터와 상기 패드 사이에 연결된 터미네이션 저항을 포함하는 것을 특징으로 하는 온다이 터미네이션 회로.
  10. 삭제
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 독출 레이턴시 제어신호(RL)의 기설정된 값, 기입 레이턴시 제어신호(WL)의 기설정된 값 및 상기 기설정된 값들에 따른 온다이 터미네이션 상태 신호에 기초하여 온다이 터미네이션 제어신호를 발생하는 온다이 터미네이션 제어 회로; 및
    상기 온다이 터미네이션 제어신호에 응답하여 활성화 또는 비활성화되는 온다이 터미네이션부를 포함하는 온다이 터미네이션 회로.
  16. 제 15 항에 있어서, 상기 온다이 터미네이션 제어 회로는
    모드 레지스터 라이트(mode register write; MRW) 레지스터로부터 상기 레이턴시 제어신호 및 상기 온다이 터미네이션 상태 신호를 수신하는 것을 특징으로 하는 온다이 터미네이션 회로.
  17. 제 16 항에 있어서,
    상기 모드 레지스터 라이트(MRW) 레지스터에 저장된 상기 레이턴시 제어신호 및 상기 온다이 터미네이션 상태 신호의 값은 사용자에 의해 갱신될 수 있는 것을 특징으로 하는 온다이 터미네이션 회로.
  18. 제 15 항에 있어서, 상기 온다이 터미네이션 제어 회로는
    상기 독출 레이턴시 제어신호(RL), 상기 온다이 터미네이션 상태 신호 및 기입 레이턴시 제어신호(WL)에 기초하여 상기 온다이 터미네이션 제어신호를 발생하는 것을 특징으로 하는 온다이 터미네이션 회로.
  19. 카스(CAS: Column Address Strobe) 레이턴시 신호 및 내부 클럭신호에 기초하여 독출 레이턴시 제어신호(RL)를 발생하는 레이턴시 제어 회로; 및
    상기 독출 레이턴시 제어신호(RL)의 기설정된 값 및 기입 레이턴시 제어신호(WL)의 기설정된 값에 따라 온다이 터미네이션 상태를 활성화된 상태 또는 비활성화된 상태로 결정하여 온다이 터미네이션 제어신호를 발생하고, 상기 온다이 터미네이션 제어신호에 응답하여 활성화 또는 비활성화되는 온다이 터미네이션 회로를 포함하는 반도체 메모리 장치.
  20. 커맨드/어드레스 신호(C/A) 및 데이터 신호를 발생하는 메모리 컨트롤러; 및
    상기 커맨드/어드레스 신호 및 데이터 신호에 응답하여 동작하며, 온다이 터미네이션 회로를 갖는 복수의 반도체 메모리 장치를 구비한 메모리 모듈을 포함하고,
    상기 온다이 터미네이션 회로는
    독출 레이턴시 제어신호(RL)의 기설정된 값 및 기입 레이턴시 제어신호(WL)의 기설정된 값에 따라 온다이 터미네이션 상태를 활성화된 상태 또는 비활성화된 상태로 결정하고 온다이 터미네이션 제어신호를 발생하는 온다이 터미네이션 제어 회로; 및
    상기 온다이 터미네이션 제어신호에 응답하여 활성화 또는 비활성화되는 온다이 터미네이션부를 포함하는 것을 특징으로 하는 메모리 시스템.
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