KR100620666B1

KR100620666B1 - 반도체 소자의 본딩 옵션 패드장치

Info

Publication number: KR100620666B1
Application number: KR1020000050718A
Authority: KR
Inventors: 장지은
Original assignee: 주식회사 하이닉스반도체
Priority date: 2000-08-30
Filing date: 2000-08-30
Publication date: 2006-09-13
Also published as: KR20020017394A

Abstract

본 발명은 반도체 소자의 본딩 옵션 패드장치에 관한 것으로, 전압 디바이더와 비교기를 이용해서 여러 개의 본딩 옵션 패드를 하나로 줄여서 반도체 소자의 면적을 줄이는 본딩 옵션 패드장치를 제공하는 것을 목적으로 한다. 이 목적을 달성하기 위해, 본 발명에 따른 반도체 소자의 본딩 옵션 패드장치는, 하나의 패드와, 상기 패드로부터 출력된 신호를 입력받아, 패드가 본딩되지 않았을 경우 패드의 값을 일정한 전압으로 유지할 수 있게 하는 제1 전압 디바이더와, 하나는 상기 일정한 전압보다 크고 다른 하나는 상기 일정한 전압보다 작은 두 개의 서로 다른 레벨의 전위를 만드는 제2 전압 디바이더와, 상기 제1 전압 디바이더로부터의 출력신호와 상기 제2 전압 디바이더로부터의 출력신호를 입력받아, 상기 일정한 전압보다 큰 전압을 기준전압으로 하는 제1 비교기와, 상기 제1 전압 디바이더로부터의 출력신호와 상기 제2 전압 디바이더로부터의 출력신호를 입력받아, 상기 일정한 전압보다 작은 전압을 기준전압으로 하는 제2 비교기와, 상기 제1 및 제2 비교기에서 출력되는 신호를 입력받아 제어하는 제어기를 구비한 것을 특징으로 한다.

Description

반도체 소자의 본딩 옵션 패드장치{BONDING OPTION PAD OF SEMICONDUCTOR DEVICE}

도 1은 종래의 본딩 옵션 패드장치를 나타낸 회로도,

도 2는 본 발명의 바람직한 제1 실시예에 따른 본딩 옵션 패드장치를 나타낸 회로도,

도 3은 본 발명의 바람직한 제2 실시예에 따른 본딩 옵션 패드장치를 나타낸 회로도,

도 4는 본 발명에 따른 여러 가지 상태를 가지고 있는 본딩 옵션 패드장치를 나타낸 회로도,

도 5는 본 발명에 따른 본딩 옵션 패드장치의 상태를 나타낸 상태도.

< 도면의 주요부분에 대한 부호의 설명 >

110, 120, 210, 310, 410, 420 : 패드

220, 230, 320, 430, 440 : 전압 디바이더

240, 250, 330, 340, 460, 470, 480, 490 : 비교기

170, 260, 350, 500 : 제어기

본 발명은, 반도체 소자의 본딩 옵션 패드장치에 관한 것으로, 특히 본딩 옵션 패드의 개수를 줄여서 칩의 면적을 줄일 수 있는 본딩 옵션 패드장치에 관한 것이다.

반도체 기술이 반전함에 따라 각 층의 피치(pitch)도 작아지게 되고, 그로 인해 칩의 면적에 크게 반영되는 곳 중에 하나가 바로 패드의 면적이다.

도 1은 종래의 본딩 옵션 패드장치를 나타내는 회로도이다.

도 1에 나타낸 본딩 옵션 패드는 두 개의 패드(110, 120)와, 게이트에 전원전압이 접속되고 소스에 접지전위가 접속되며 드레인에 상기 제1 패드(110) 및 제2 패드(120)가 접속된 NMOS 트랜지스터(N1, N3)로 구성된 제1 및 제2 전압 발생기(130, 14)와, 드레인에 상기 제1 및 제2 전압 발생기(130, 140)가 접속되고 소스에 접지전위가 접속된 NMOS 트랜지스터(N2, N4), 상기 NMOS 트랜지스터(N2, N4)의 드레인에 접속된 인버터(I1, I3), 및 상기 인버터(I1, I3)에 접속되고 상기 NMOS 트랜지스터(N2, N4)의 게이트에 접속된 인버터(I2, I4)로 구성된 제1 및 제2 래치회로(150, 160)와, 상기 제1 및 제2 래치회로(150, 160)의 출력(x4, x8)을 입력받아 논리 조합하는 노어 게이트(NR1), 상기 노어 게이트(NR1)의 출력을 입력받아 반전시키는 인버터(I5), 및 상기 인버터(I5)의 출력을 입력받아 반전시키는 인버터(I6)로 구성된 제어기(170)로 구성되어 있다.

이하, 종래의 본딩 옵션 패드장치의 동작을 설명한다.

종래에는 본딩 옵션 패드장치가 도 1에 나타낸 바와 같이 두 개로 되어 있 어, 만약 이 두 패드(110, 120) 중 하나에 Vcc가 연결되면, 연결된 본딩 옵션 패드가 하이(high)값을 갖게 되어 출력(x4나 x8)이 하이값을 갖게 되므로 x4나 x8로 동작한다. 만약 이 두 패드(110, 120)에 모두 Vcc가 연결되지 않으면, 두 개의 패드(110, 120)가 도 1에 나타낸 제1 전압 발생기(130) 및 제1 래치회로(150)와, 제2 전압 발생기(140) 및 제2 래치회로(160)에 의해서 모두 로우 레벨을 가지므로, 상기 제1 및 제2 래치회로(150, 160)의 출력(x4, x8)이 모두 로우 레벨로 된다. 그래서, 이 출력(x4, x8)은 제어기(170) 내의 노어 게이트(NR1)에 의해 조합되어 출력(x16)이 하이값을 갖게 되므로, x16으로 동작하게 된다.

이와 같이, 종래에는 여러 개의 패드를 사용함으로써 반도체 소자의 면적상의 손해가 발생하는 문제점이 있었다.

따라서, 본 발명은 상술한 종래의 문제점을 감안하여 이루어진 것으로, 전압 디바이더와 비교기를 이용해서 여러 개의 본딩 옵션 패드를 하나로 줄여서 반도체 소자의 면적을 줄이는 본딩 옵션 패드장치를 제공하는 것을 목적으로 한다.

이를 위해, 본 발명에 따른 반도체 소자의 본딩 옵션 패드장치는,

하나의 패드와,

상기 패드로부터 출력된 신호를 입력받아, 패드가 본딩되지 않았을 경우 패드의 값을 일정한 전압으로 유지할 수 있게 하는 제1 전압 디바이더와,

하나는 상기 일정한 전압보다 크고 다른 하나는 상기 일정한 전압보다 작은 두 개의 서로 다른 레벨의 전위를 만드는 제2 전압 디바이더와,

상기 제1 전압 디바이더에서 출력되는 신호를 입력받아, 상기 일정한 전압보다 큰 전압을 기준전압으로 하는 제1 비교기와,

상기 제1 전압 디바이더에서 출력되는 신호를 입력받아, 상기 일정한 전압보다 작은 전압을 기준전압으로 하는 제2 비교기와,

상기 제1 및 제2 비교기에서 출력되는 신호를 입력받아 제어하는 제어기를 구비한 것을 특징으로 한다.

상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해질 것이다.

이하, 첨부된 도면을 참조하면서 본 발명의 바람직한 실시예에 따른 본딩 옵션 패드장치를 설명한다.

도 2는 본 발명의 제1 실시예에 따른 본딩 옵션 패드장치를 나타낸다.

도 2에 나타낸 본딩 옵션 패드장치는, 한 개의 패드(210)와, 상기 패드(210)로부터 출력된 신호를 입력받아, 패드가 본딩되지 않았을 경우 패드의 값을 (1/2)Vcc로 유지할 수 있게 하는 제1 전압 디바이더(220)와, 하나는 상기 (1/2)Vcc보다 크고, 다른 하나는 상기 (1/2)Vcc보다 작은 두 개의 서로 다른 레벨의 전위를 만드는 제2 전압 디바이더(230)와, 상기 제1 전압 디바이더(220)에서 출력되는 신호를 입력받아 상기 (1/2)Vcc보다 큰 전압((2/3)Vcc)을 기준전압으로 하는 제1 비교기(240)와, 상기 제2 전압 디바이더(230)에서 출력되는 신호를 입력받아 상기 (1/2)Vcc보다 작은 전압((1/3)Vcc)을 기준전압으로 하는 제2 비교기(250)와, 상기 제1 및 제2 비교기(240, 250)에서 출력되는 신호(n1, n2)를 입력받아 제어하는 제어기(260)로 구성된다.

상기 제1 전압 디바이더(220)는 2개의 직렬 접속된 저항(R1, R2)으로 이루어져 있고, 제2 전압 디바이더(230)는 3개의 직렬 접속된 저항(R3, R4, R5)으로 이루어져 있다. 상기 제1 및 제2 전압 디바이더(220, 230)의 저항은 메탈 저항, 폴리 저항, 다이오드, PMOS 트랜지스터, 또는 NMOS 트랜지스터로 구성할 수 있다.

상기 제1 및 제2 비교기(240, 250)는 상기 제1 전압 디바이더(220)의 출력((1/2)Vcc)과 상기 제2 전압 디바이더(230)의 출력((2/3)Vcc, (1/3)Vcc)을 입력받아 비교하는 차동 증폭기로 이루어져 있다.

상기 제1 비교기(240)는 소스에 전원전압이 접속되고 게이트가 서로 접속된 PMOS 트랜지스터(P1, P2)와, 드레인이 상기 PMOS 트랜지스터(P1)의 드레인에 접속되고 게이트로 상기 제2 전압 디바이더(230)의 출력((2/3)Vcc)을 입력받는 NMOS 트랜지스터(N5)와, 드레인이 상기 PMOS 트랜지스터(P2)의 드레인에 접속되고 게이트로 상기 제1 전압 디바이더(220)의 출력((1/2)Vcc)을 입력받는 NMOS 트랜지스터(N6)와, 드레인이 상기 NMOS 트랜지스터(N5, N6)의 소스에 접속되고 소스가 접지에 접속되며 게이트로 인에이블신호(EN)를 입력받는 NMOS 트랜지스터(N7)로 구성되어 있고, 상기 제2 비교기(250)는 소스에 전원전압이 접속되고 게이트가 서로 접속된 PMOS 트랜지스터(P3, P4)와, 드레인이 상기 PMOS 트랜지스터(P3)의 드레인에 접속되고 게이트로 상기 제2 전압 디바이더(230)의 출력((1/3)Vcc)을 입력받는 NMOS 트랜지스터(N8)와, 드레인이 상기 PMOS 트랜지스터(P4)의 드레인에 접속 되고 게이트로 상기 제1 전압 디바이더(220)의 출력((1/2)Vcc)을 입력받는 NMOS 트랜지스터(N9)와, 드레인이 상기 NMOS 트랜지스터(N8, N9)의 소스에 접속되고 소스가 접지에 접속되며 게이트로 인에이블신호(EN)를 입력받는 NMOS 트랜지스터(N10)로 구성되어 있다.

상기 제어기(260)는 상기 제1 비교기(240)의 출력신호(n1)와 상기 제2 비교기(250)의 출력신호(n2)를 입력받아 논리 조합하는 낸드 게이트(ND1)와, 상기 낸드 게이트(ND1)의 출력을 반전시켜 x4로 동작하게 하는 인버터(I8)와, 상기 제1 비교기(240)의 출력신호(n1)와 상기 제2 비교기(250)의 출력신호(n2)를 입력받아 논리 조합하는 노어 게이트(NR2)와, 상기 노어 게이트(NR2)의 출력신호를 입력받아 반전시켜 x8로 동작하게 하는 2개의 인버터(I9, I10)와, 상기 제1 비교기(240)의 출력신호(n1)와 상기 제2 비교기(250)의 출력신호(n2)를 반전시키는 인버터(I7)의 출력신호를 입력받아 논리 조합하는 낸드 게이트(ND2)와, 상기 낸드 게이트(ND2)의 출력신호를 입력받아 반전시켜 x16으로 동작하게 하는 인버터(I11)로 구성되어 있다.

지금부터는, 도 2에 나타낸 본딩 옵션 패드장치의 동작에 대해서 설명한다.

우선, 도 2에는 패드(210)를 하나만 둔다. 이 패드(210)의 초기값은 제1 전압 디바이더(220)에 의해 (1/2)Vcc로 된다. 상기 패드(210)로부터 출력된 신호는 두 개의 제1 및 제2 비교기(240, 250)의 입력으로 사용된다. 제2 전압 디바이더(230)에서 출력된 전압의 레벨은, 전원전압(Vcc)나 접지전위(GND)가 아닌 (1/2)Vcc보다 작은 레벨(1/3)Vcc, (1/2)Vcc보다 높은 레벨 (2/3)Vcc로 만들어져 각각을 제1 및 제 2 비교기(240, 250)의 기준전압으로 사용한다. 이 제1 및 제2 비교 기(240, 250)의 출력 n1, n2는 제어기(260)에 의해 제어되어 x4, x8, x16으로 동작하게 된다.

다음에는, 패드(210)의 3가지의 상태에 대해서 설명한다.

첫 번째로, 패드(210)가 본딩되지 않았다면, 패드의 상태는, 제1 전압 디바이더(220)에 의해 계속해서 (1/2)Vcc로 존재하게 된다. 이 (1/2)Vcc가 제1 및 제2 비교기(240, 250)의 입력으로 들어가게 되고, 제1 비교기(240)의 기준전압은 (2/3)Vcc로 (1/2)Vcc보다 커서 제1 비교기(240)의 출력 n1은 하이("1")값은 갖게 되고, 제2 비교기(250)의 기준전압은 (1/3)Vcc로 (1/2)Vcc보다 작아서 제2 비교기(250)의 출력 n2는 로우("0")값을 갖게 된다.

두 번째로, 패드(210)가 Vcc로 본딩되면, 패드(210)가 Vcc값을 갖게 된다. Vcc는 제1 및 제2 비교기(240, 250)의 기준전압((1/3)Vcc, (2/3)Vcc)보다 큰 값이다. 따라서, 제1 및 제2 비교기(240, 250)의 출력 n1, n2가 모두 로우("0")값을 갖게 된다.

세 번째로, 패드(210)가 GND로 본딩되면, 패드(210)는 GND 상태를 유지한다. 이 경우에, 제1 및 제2 비교기(240, 250)의 출력 n1, n2는 모두 하이("1")를 갖게 된다.

상술한 3가지의 패드 상태를 갖는 제1 및 제2 비교기의 출력 n1, n2는 제어기(260)에 의해 제어된다.

즉, 제1 비교기(240)의 출력 n1=하이, 제2 비교기(250)의 출력 n2=로우이면, x16으로 제어되고, 제1 비교기(240)의 출력 n1=로우, 제2 비교기(250)의 출력 n2= 로우이면, x8로 제어되며, 제1 비교기(240)의 출력 n1=하이, 제2 비교기(250)의 출력 n2=하이이면, x4로 제어된다.

도 3은 본 발명의 바람직한 제2 실시예에 따른 본딩 옵션 패드장치를 나타낸다.

도 3에 나타낸 본딩 옵션 패드장치는, 하나의 패드(310)와, 상기 패드(310)로부터 출력된 신호를 입력받아, 패드가 본딩되지 않았을 경우에 패드의 값을 (1/2)Vcc로 유지하는 전압 디바이더(320)와, 상기 전압 디바이더(320)에서 출력된 신호를 각각 입력받는 제1 및 제2 인버터회로(도 2의 비교기(240, 250)와 동일한 역할을 수행함)(330, 340)와, 상기 제1 및 제2 인버터회로(330, 340)로부터의 출력 n3, n4를 입력받아 제어하는 제어기(350)로 구성된다.

상기 전압 디바이더(320)는 2개의 직렬 접속된 저항(R6, R7)으로 구성된다. 여기서, 상기 저항(R6, R7)은 메탈 저항, 폴리 저항, 다이오드, PMOS 트랜지스터, 또는 NMOS 트랜지스터로 구성할 수 있다.

상기 제1 비교기(330)는 인버터 형태를 갖는 PMOS 트랜지스터(P5)와 NMOS 트랜지스터(N11)로 구성되며, 제2 비교기(340)는 인버터 형태를 갖는 PMOS 트랜지스터(P6)와 NMOS 트랜지스터(N12)로 구성된다. 여기서는, 상기 제1 비교기(330)의 PMOS 트랜지스터(P5)의 턴-온 저항을 작게 하고, 상기 제2 비교기(340)의 NMOS 트랜지스터(N12)의 턴-온 저항을 작게 한다.

상기 제어기(350)는 상기 제1 비교기(330)의 출력 n3을 입력받아 반전시키는 인버터(I12)와, 상기 제2 비교기(340)의 출력 n4를 입력받아 반전시키는 인버터(I13)와, 상기 인버터(I12)의 출력과 상기 인버터(I13)의 출력을 입력받아 논리 조합하는 낸드 게이트(ND3)와, 상기 낸드 게이트(ND3)의 출력을 입력받아 반전시켜 x4로 동작하게 하는 인버터(I15)와, 상기 인버터(I12)의 출력과 상기 인버터(I13)의 출력을 입력받아 논리 조합하는 노어 게이트(NR3)와, 상기 노어 게이트(NR3)의 출력을 입력받아 반전시켜 x8로 동작하게 하는 2개의 인버터(I16, I17)와, 상기 인버터(I13)의 출력을 입력받아 반전시키는 인버터(I14)와, 상기 인버터(I12)의 출력과 상기 인버터(I14)의 출력을 입력받아 논리 조합하는 낸드 게이트(ND4)와, 상기 낸드 게이트(ND4)의 출력을 입력받아 반전시켜 x16으로 동작하게 하는 인버터(I18)로 구성되어 있다.

이하, 본 발명의 제2 실시예에 따른 본딩 옵션 패드장치의 동작에 대해서 설명한다.

상기 제1 비교기(330)에서는, PMOS 트랜지스터(P5)의 길이를 크게 하고, 제2 비교기(340)에서는, NMOS 트랜지스터(N12)의 길이를 크게 해서, 패드(310)가 본딩되지 않았을 경우, (1/2)Vcc의 상황에서 제1 비교기(330)의 출력 n3은 로우값을 갖게 되고, 제2 비교기(340)의 출력 n4는 하이값을 갖게 된다.

그리고, 패드(310)가 Vcc로 본딩되면, 제1 비교기(330)의 출력 n3은 로우값을 갖고, 제2 비교기(340)의 출력 n4는 로우값을 갖게 된다. 패드(310)가 GND로 본딩되면, 제1 비교기(330)의 출력 n3은 하이값을 갖고, 제2 비교기(340)의 출력 n4는 하이값을 갖게 된다.

이 제1 및 제2 비교기(330, 340)의 출력 n3, n4는 제어기(350)에 의해 제어 된다. 즉, 제1 비교기(330)의 출력 n3이 하이, 제2 비교기(240)의 출력 n4가 로우이면, x16으로 제어하면 되고, 제1 비교기(330)의 출력 n3이 로우, 제2 비교기(340)의 출력 n4가 로우이면, x8로 제어하면 되고, 제1 비교기(330)의 출력 n3이 하이, 제2 비교기(340)의 출력 n4가 하이이면, x4로 제어하면 된다.

도 4는 본 발명에 따른 여러 가지 상태를 가지고 있는 본딩 옵션 패드를 나타낸 것으로, 즉 본딩 옵션 패드로 사용되는 상태가 4가지 이상일 경우에 패드를 2개 이상 사용한 경우를 나타낸 것이다.

도 4에 나타낸 구성 및 동작은 도 2에 나타낸 것과 동일하므로 그에 대한 설명은 생략한다.

도 5는 도 2의 각각의 패드 본딩 상태에 따른 x4, x8, x16의 상태를 나타낸 것으로, 이 도면으로부터 1/2Vcc, Vcc, GND일 때의 x4, x8, x16의 상태를 알 수 있다.

상술한 바와 같이, 본 발명의 전압 디바이더와 비교기를 이용해서 여러 개의 본딩 옵션 패드를 1개로 줄임으로써 패드가 차지하는 면적이 줄어들어, 칩의 전체 면적이 감소되는 효과를 제공할 수 있다.

아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가 등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구의 범위에 속하는 것으로 보아야 할 것이다.

Claims

하나의 패드와,

상기 패드로부터 출력된 신호를 입력받아, 패드가 본딩되지 않았을 경우 패드의 값을 일정한 전압으로 유지할 수 있게 하는 제1 전압 디바이더와,

하나는 상기 일정한 전압보다 크고 다른 하나는 상기 일정한 전압보다 작은 두 개의 서로 다른 레벨의 전위를 만드는 제2 전압 디바이더와,

상기 제1 전압 디바이더로부터의 출력신호와 상기 제2 전압 디바이더로부터의 출력신호를 입력받아, 상기 일정한 전압보다 큰 전압을 기준전압으로 하는 제1 비교기와,

상기 제1 전압 디바이더로부터의 출력신호와 상기 제2 전압 디바이더로부터의 출력신호를 입력받아, 상기 일정한 전압보다 작은 전압을 기준전압으로 하는 제2 비교기와,

상기 제1 및 제2 비교기에서 출력되는 신호를 입력받아 제어하는 제어기를 구비한 것을 특징으로 하는 반도체 소자의 본딩 옵션 패드장치.
제 1 항에 있어서,

상기 제1 및 제2 전압 디바이더는 직렬 접속된 복수의 저항으로 이루어진 것을 특징으로 하는 반도체 소자의 본딩 옵션 패드장치.
제 2 항에 있어서,

상기 복수의 저항은 메탈 저항, 폴리 저항, 다이오드, PMOS 트랜지스터, 또는 NMOS 트랜지스터로 구성할 수 있는 것을 특징으로 하는 반도체 소자의 본딩 옵션 패드장치.
제 1 항에 있어서,

상기 제1 및 제2 비교기는 상기 제1 및 제2 전압 디바이더의 출력신호를 입력으로 하는 차동 증폭기로 이루어진 것을 특징으로 하는 반도체 소자의 본딩 옵션 패드장치.
제 1 항에 있어서,

상기 제1 비교기는, 상기 패드가 본딩되지 않았을 경우에 하이값을 출력하고, 상기 패드가 전원전압으로 본딩되면 로우값을 출력하며, 상기 패드가 접지전위로 본딩되면 하이값을 출력하고,

상기 제2 비교기는 상기 패드가 본딩되지 않았을 경우에 로우값을 출력하고, 상기 패드가 전원전압으로 본딩되면 로우값을 출력하며, 상기 패드가 접지전위로 본딩되면 하이값을 출력하는 것을 특징으로 하는 반도체 소자의 본딩 옵션 패드장치.
제 1 항에 있어서,

상기 제어기는,

상기 제1 비교기의 출력신호와 상기 제2 비교기의 출력신호를 입력받아 논리 조합하는 제1 논리회로와,

상기 제1 비교기의 출력신호와 상기 제2 비교기의 출력신호를 입력받아 논리 조합하는 제2 논리회로와,

상기 제1 비교기의 출력신호와 상기 제2 비교기의 출력신호의 반전신호를 입력받아 논리 조합하는 제3 논리회로로 구성된 것을 특징으로 하는 반도체 소자의 본딩 옵션 패드장치.
제 6 항에 있어서,

상기 제1 및 제3 논리회로는 낸드 게이트이고, 상기 제2 논리회로는 노어 게이트인 것을 특징으로 하는 반도체 소자의 본딩 옵션 패드장치.
하나의 패드와,

상기 패드로부터 출력된 신호를 입력받아, 상기 패드가 본딩되지 않았을 경우에 패드의 값을 일정한 전압으로 유지하는 전압 디바이더와,

인버터 형태를 갖는 제1 PMOS 트랜지스터와 제1 NMO 트랜지스터로 구성되어, 상기 제1 PMOS 트랜지스터의 턴-온 저항을 작게 하는 제1 인버터회로와,

인버터 형태를 갖는 제2 PMOS 트랜지스터와 제2 NMOS 트랜지스터로 구성되어, 상기 제2 NMOS 트랜지스터의 턴-온 저항을 작게 하는 제2 인버터회로와,

상기 제1 및 제2 인버터회로로부터 출력된 신호를 입력받아 제어하는 제어기를 구비한 것을 특징으로 하는 반도체 소자의 본딩 옵션 패드장치.
제 8 항에 있어서,

상기 전압 디바이더는 직렬 접속된 복수의 저항으로 이루어진 것을 특징으로 하는 반도체 소자의 본딩 옵션 패드장치.
제 9 항에 있어서,

상기 복수의 저항은 메탈 저항, 폴리 저항, 다이오드, PMOS 트랜지스터, 또는 NMOS 트랜지스터로 구성할 수 있는 것을 특징으로 하는 반도체 소자의 본딩 옵션 패드장치.
제 8 항에 있어서,

상기 제1 인버터회로는 상기 패드가 본딩되지 않았을 경우에 로우값을 출력하고, 상기 패드가 전원전압으로 본딩되면 로우값을 출력하며, 상기 패드가 접지전위로 본딩되면 하이값을 출력하고,

상기 제2 인버터회로는 상기 패드가 본딩되지 않았을 경우에 하이값을 출력하고, 상기 패드가 전원전압으로 본딩되면 로우값을 출력하며, 상기 패드가 접지전위로 본딩되면 하이값을 출력하는 것을 특징으로 하는 반도체 소자의 본딩 옵션 패드장치.
제 8 항에 있어서,

상기 제어기는,

상기 제1 인버터회로로부터의 출력신호의 반전신호와 상기 제2 인버터회로로부터의 출력신호의 반전신호를 입력받아 논리 조합하는 제1 논리회로와,

상기 제1 인버터회로로부터의 출력신호의 반전신호와 상기 제2 인버터회로로부터의 출력신호의 반전신호를 입력받아 논리 조합하는 제2 논리회로와,

상기 제1 인버터회로로부터의 출력신호의 반전신호와 상기 제2 인버터회로로부터의 출력신호를 입력받아 논리 조합하는 제3 논리회로로 구성된 것을 특징으로 하는 반도체 소자의 본딩 옵션 패드장치.
제 12 항에 있어서,

상기 제1 및 제3 논리회로는 낸드 게이트이고, 상기 제2 논리회로는 노어 게이트인 것을 특징으로 하는 반도체 소자의 본딩 옵션 패드장치.