KR19980037629A - 플래쉬 메모리 소자의 소거회로 - Google Patents

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Abstract

본 발명은 플래쉬 메모리 소자의 소거회로에 관한 것으로 불량 메모리 셀의 어드레스를 사용자에게 알려주기 위하여 제1 내지 제3 선택 어드레스 신호를 생성하는 제어부와, 이 제1 내지 제3 선택 어드레스 신호를 입력으로 하며 이 제1 내지 제3 선택 어드레스 신호에 따라 데이터를 출력하는 어드레스 카운터부와, 어드레스 카운터부로부터 순차적으로 독출된 데이터를 데이터 입출력 패드로 출력시켜주는 출력 멀티플랙스부로 이루어져서 불량 메모리 셀의 어드레스를 래치시키고 래치된 데이터를 데이터 입출력 패드로 읽어내어 불량 메모리 셀을 찾아서 문턱전압을 측정할 수 있으므로 초기 설계단계에서 소거확인 마진을 쉽게 설정할 수 있는 효과가 있다.

Description

플래쉬 메모리 소자의 소거회로
본 발명은 플래쉬 메모리소자(Flash Memory device)의 소거회로에 관한 것으로 특히, 메모리 셀을 소거한 후 정상적으로 소거되었는지 확인시 소거불량 메모리 셀이 발생될 경우 소거불량 메모리 셀의 어드레스를 알 수 있도록 한 플래쉬 메모리 소자의 소거회로에 관한 것이다.
일반적으로 플래쉬 메모리 소자의 소거에 있어서, 일단 소거동작을 실시한 후 소거가 제대로 이루어졌는지 확인하는 소거확인 동작을 실시한다. 종래에는 소거동작시 전체의 메모리 셀 또는 단위 블럭으로 나누어진 메모리 셀에 소거전압을 인가하여 소거동작을 완료한 후 소거확인 동작을 실시하게 되는데 이때, 임의의 메모리 셀이 소거가 안되었을 경우 즉, 불량 메모리 셀이 발생된 경우 햐드웨어 플래그(Hardware Flag)를 세팅시켜 사용자에게 메모리 셀이 불량임을 알리기 전에 현재의 소거모드에서 빠져나오기 위해 소거확중인 메모리 셀의 어드레스 카운터의 출력을 리세트 시키고 모든 내부신호를 초기화 시킨다. 따라서 소거불량인 메모리 셀의 어드레스를 사용자가 알 수 없으므로 불량 메모리 셀의 문턱전압(Threshold Voltage)이 얼마인지를 알 수 없었다. 그러므로 메모리 셀이 소거될 때 특히, 칩 소거될 때는 소거되는 메모리 셀의 문턱전압의 분포가 넓기 때문에 소거확인 회로를 설계할 때 많은 어려움이 따르고 불량 메모리 셀의 어드레스를 알 수 없으므로 현재 설정된 소거확인 스킴(Scheme)이 제대로 된 것인지를 알 수 없는 문제가 발생된다.
따라서 본 발명은 전체 메모리 셀을 소거한 후 소거확인시 메모리 셀이 불량인 경우 불량 메모리 셀의 어드레스를 어드레스 카운터가 래치(Latch)되게 하므로써 불량 메모리 셀의 어드레스를 사용자에게 알려줄 수 있는 플래쉬 메모리 소자의 소거회로를 제공하는 것을 그 목적으로 한다.
상술한 목적을 실현하기 위한 본 발명에 따른 플래쉬 메모리 소자의 소거 회로는 소거신호를 입력으로 하며 최종 루프 신호를 출력하는 소거확인 블록부와, 칩 소거바 신호를 입력으로 하며 칩소거바 고전압 신호를 출력하는 고전압 검출부와, 출력 인에이블바 신호를 입력으로 하며 출력 인에이블 신호를 출력하는 출력 인에이블바 버퍼부와, 최종 루프 신호, 칩소거바 고전압 신호 및 출력 인에이블 신호를 입력으로 하며 제1 내지 제3 선택 어드레스 신호를 출력하는 제어부와, 제1 내지 제3 선택 어드레스 신호를 입력으로 하며 제1 내지 제3 선택 어드레스 신호에 따라 데이터를 출력하는 어드레스 카운터부와, 제1 내지 제3 선택 어드레스 신호와 센스앰프 제어신호, 하드웨어 플래그 신호에 따라 센스앰프를 출력 신호, 하드웨어 플래그 및 어드레스 카운터로부터 독출된 데이터 중 하나를 출력하는 출력 멀티플랙스부로 이루어진다.
도 1은 본 발명에 따른 플래쉬 메모리 소자의 소거방법을 설명하기 위한 플로우 챠트도.
도 2는 본 발명에 따른 플래쉬 메모리 소자의 소거회로를 전반적으로 도시한 블록 다이어 그램도.
도 3은 도 2의 제어부에 대한 상세 회로도.
도 4는 각 입력신호 및 출력신호를 시간에 대해 도시한 파형도.
도 5는 도 2의 어드레스 카운터부에 대한 상세 회로도.
도 6는 도 2의 출력 멀티플랙스부에 대한 상세 회로도.
* 도면의 주요 부분에 대한 부호의 설명 *
1 : 소거확인 블록부2 : 고전압 검출부
3 : 출력 인에이블바 버퍼부4 : 어드레스 카운터부
5 : 출력 멀티플랙스부6 : 제어부
41 : 어드레스 카운터51 : 입출력 버퍼
F1 및 F2 : 플립플롭N1 내지 N4 : 난드 게이트
I1 내지 I10 : 인버터T1 내지 T47 : N모스 트랜지스터
NOR : 노어 게이트
이하, 본 발명을 첨부도면을 참조하여 설명하면 다음과 같다.
도 1은 플래쉬 메모리 소자의 소거회로를 설명하기 위한 플로우 차트도로서, S1단계에서 전체 메모리 셀 또는 블록으로 나누어진 메모리 셀을 소거한다. 다음으로 소거가 완료되면 S2단계에서 소거확인을 실시하고 소거불량 메모리 셀이 없는 경우 S9단계로 넘어가서 종료처리를 하고, 소거불량 메모리 셀이 있는 경우 S3 단계로 넘어간다. 다음으로 S3단게에서는 소거확인 루프가 이미 설정된 최종루프(MAXLOOP)를 초과하는지를 판단한 후 최종 루프가 아닌 경우 S1단계로 되돌아가서 다시 소거를 실시하고, 최종 루프인 경우 S4단계로 넘어간다. 다음으로 S4단계에서는 소거불량 처리를 하고 다음단계인 S5단게에서 플래그 작업을 하게 되는 데 이때, 하드웨어 플래그를 세트시킨 후 S6단계로 넘어간다. 다음으로 S6단계에서는 칩 소거신호가 12V이고, 출력 인에이블 신호가 로우신호일 때 불량 메모리 셀의 어드레스 값을 어드레스 카운터로부터 독출하고, 독출된 어드레스 데이터를 데이터 입출력패드로 보낸 후 다음 단계로 넘어간다. 다음으로 S8단계에서는 어드레스 카운터에 리세트 명령을 주고, 현재 모드로부터 빠져나와 독출/리세트 모드로 되돌아가서 다음 명령을 받아들일 준비를 한 후 S9단계에서 종료한다.
도 2는 플래쉬 메모리 소자의 소거회로에 대한 전반적인 블록 다이어 그램도이다. 소거(ERASE)신호를 입력으로 하는 소거확인 블록부(1)는 메모리 셀의 소거확인시 소거불량이 발생할 때 최종 루프(MAXLOOP) 신호를 출력하고, 칩 소거바(/CE) 신호에 따라 고전압 검출부(2)는 칩소거바 고전압(CEbHV) 신호를 출력하며, 출력 인에이블바(/OE) 신호를 입력으로 하는 출력 인에이블바 버퍼부(3)는 출력 인에이블(OE) 신호를 출력한다. 상기 최종 루프(MAXLOOP) 신호, 칩소거바 고전압(CEbHV) 신호 및 출력 인에이블(OE) 신호를 입력으로 하는 제어부(6)는 제1 내지 제3 선택 어드레스(SEL_ADDR1 내지 SEL_ADDR3) 신호를 출력하며, 후술의 어드레스 카운터부(4) 및 출력 멀티플랙스부(5)를 제어한다. 어드레스 카운터부(4)는 제1 내지 제3 선택 어드레(SEL_ADDR1 내지 SEL_ADDR3) 신호에 따라 데이터를 출력 멀티플랙스부(5)에 전달한다. 출력 멀티플랙스부(5)는 제1 내지 제3 선택 어드레스(SEL_ADDR1 내지 SEL_ADDR3) 신호, 센스앰프 제어신호(SEL_SA), 하드웨어 플래그 신호(SEL_FLAG)에 따라 센스앰프 출력(SA0 내지 SA7) 신호, 하드웨어 플래그(HD_F0 내지 HD_F7) 및 어드레스 카운터부(4)로부터 독출된 데이터 중 하나를 출력한다.
도 3은 도 2의 제어부(6)에 대한 상세 회로도로서, 출력 인에이블(OE) 신호, 칩 소거바 고전압(CEbHV) 신호 및 최종 루프(MAXLOOP) 신호를 입력으로 하는 제1 난드게이트(N1)와, 이 제1 난드 게이트(N1)와 직렬로 접속된 제1 인버터(I1)와, 최종 루프(MAXLOOP)신호의 위상을 반전시키기 위한 제5 인버터(I5)와, 이 제5 인버터(I5)의 출력신호가 리세트(R) 신호로 입력되며 제1 인버터(I1)의 출력신호가 한쪽의 클럭신호(CK)로 입력되는 제1 및 제2 플립플롭(F1 및 F2)과, 이 제1 및 제2 플립플롭(F1 및 F2)의 출력신호(Q1, Q1b, Q2 및 Q2b)를 조합하여 입력으로 하는 제2 내지 제4 난드 게이트(N2 내지 N4)와, 상기 제2 내지 제4 난드 게이트(N2 내지 N4)와 대응하여 직렬로 접속된 제2 내지 제4 인버터(I2 내지 I4)로 이루어진다.
제1 난드게이트(N1) 및 제1 인버터(I1)는 출력 인에이블(OE) 신호, 칩소거바 고전압(CEbHV) 신호 및 최종 루프(MAXLOOP) 신호를 입력으로 받아들여 제1 플립플롭(F1)의 클럭신호(CK)를 생성한다. 리세트(R)를 갖는 제1 및 제2 플립플롭(F1 및 F2)은 2진 카운터로서 입력되는 최종 루프(MAXLOOP) 신호가 로우신호 이므로 제5 인버터(I5)를 거쳐 리세트(R)에는 하이신호가 되므로 제1 및 제2 플립플롭(F1 및 F2)의 Q1 및 Q2에는 로우신호가 출력된다. 여기서 소거확인시 소거 불량이 발생되면 최종 루프신호는 하이신호가 되고, 칩 소거바(/CE)에 12V를 인가하면 어드레스 카운터부(4)의 출력을 독축할 수 있는 모드로 전환된다. 이 상태에서 출력 인에이블바(/OE)에 로우신호를 인가하면 출력 인에이블바 버퍼부(3)를 통하여 출력 인에이블(OE)은 하이신호가 되므로 클럭신호(CK)는 로우신호에서 하이 신호로 바뀌게 된다. 이 클럭신호(CK)에 따라 제1 및 제2 플립플롭(F1 및 F2)의 Q1 및 Q2에는 로우/로우신호에서 로우/하이신호로 전환되고, 다음으로 출력 인에이블바(/OE)에 펄스(Pulse)가 인가되면 제1 및 제2 플립플롭(F1 및 F2)의 Q1 및 Q2에는 로우/하이신호에서 하이/로우신호로 전환되고, 다음으로 출력 인에이블바(/OE)에 펄스(Pulse)가 인가되면 제1 및 제2 플립플롭(F1 및 F2)의 Q1 및 Q2에는 하이/로우신호에서 하이/하이신호로 전환된다. 이 신호들은 도 4에 도시한 파형도에서 알 수 있는 바와 같이 제2 내지 제4 난드 게이트(N2 내지 N4)에 입력되고, 제2 내지 제4 난드 게이트(N2 내지 N4)에 대응하여 직렬로 각각 연결된 제2 내지 제4 인버터(I2 내지 I4)를 통하여 제1 내지 제3 선택 어드레스(SEL_ADDR1 내지 SEL_ADDR3) 신호를 순차적으로 선택하게 된다.
도 5는 도 2의 어드레스 카운터부(4)에 대한 상세 회로도로서, 2M×8비트 플래쉬 메모리의 데이터를 기억하는 어드레스 카운터(41)와, 제1 내지 제3 선택 어드레스(SEL_ADDR1 내지 SEL_ADDR3) 신호에 따라 어드레스 카운터(41)로부터 선택된 8비트 어드레스 데이터를 순차적으로 출력하는 N모스 트랜지스터(T0 내지 T23)로 이루어진다. N모스 트랜지스터(T0 내지 T7) 각각의 소스는 어드레스 카운터(41)의 출력핀(A0 내지 A7)에 각각 접속되고, N모스 트랜지스터(T0 내지 T7) 각각의 드레인은 각각의 출력라인(ADDR_CNT0 내지 ADDR_CNT7)에 접속되며 이들 N모스 트랜지스터(T0 내지 T7) 각각의 게이트는 제1 선택 어드레스(SEL_ADDR1)에 연결된다. 그리고, N모스 트랜지스터(T8 내지 T15) 각각의 소스는 어드레스 카운터의 출력핀(A8 내지 A15)에 각각 접속되고, N모스 트랜지스터(T8 내지 T15) 각각의 드레인은 각각의 출력라인(ADDR_CNT0 내지 ADDR_CNT7)에 접속되며 이들 N모스 트랜지스터(T8 내지 T15) 각각의 게이트는 제2 선택 어드레스(SEL_ADDR2)에 연결된다. 마지막으로 N모스 트랜지스터(T16 내지 T20) 각각의 소스는 어드레스 카운터의 출력핀(A16 내지 A20)에 각각 접속되며 N모스 트랜지스터(T21 내지 T23) 각각의 소스는 접지되고, N모스 트랜지스터(T16 내지 T23) 각각의 드레인은 각각의 출력라인(ADDR_CNT0 내지 ADDR_CNT7)에 접속되며 이들 N모스 트랜지스터(T16 내지 T23) 각각의 게이트는 제3 선택 어드레스(SEL_ADDR3)에 연결된다. 이와 같이 접속된 어드레스 카운터부(4)는 제어부(6)에 의해 선택된 선택 어드레스(SEL_ADDR1 내지 SEL_ADDR3) 신호에 따라 8비트의 데이터가 어드레스 카운터(41)로부터 출력라인(ADDR_CNT0 내지 ADDR_CNT7)을 통하여 순차적으로 독출된다. 여기서 제3 선택 어드레스(SEL_ADDR3) 신호가 하이신호로서 선택되면 N모스 트랜지스터(T26 내지 T21)를 통하여 어드레스 카운터(41)의 출력핀(A16 내지 A20)에 해당하는 데이터가 출력라인(ADDR_CNT0 내지 ADDR_CNT4)에 출력되며 출력라인(ADDR_CNT5 내지 ADDR_CNT7)은 접지된다.
도 6은 도 2의 출력 멀티플랙스부(5)에 대한 상세회로도로서, 어드레스 카운터부(41)로부터 출력되는 데이터가 출력라인(ADDR_CNT0 내지 ADDR_CNT7)을 통해 각각 입력되는 각각의 N모스 트랜지스터(T24 내지 T31)와, 센스앰프 출력(SA0 내지 SA7)을 입력으로 하는 각각의 N모스 트랜지스터(T32 내지 T39)와, 하드웨어 플래그(HE_F0 내지 FD_F7)를 입력으로 하는 각각의 N모스 트랜지스터(T40 내지 T47)로 이루어지며 출력라인(ADDR_CNT0), 센스앰프 출력(SA0) 및 하드웨어 플래그(HD_F0)를 입력으로 하는 각 N모스 트랜지스터(T24, T32 및 T40)의 드레인은 공통 접속되며 래치형태로 접속된 2개의 인버터(I7 및 I8)를 거쳐 입출력 버퍼(51)에 접속된다. 그 외의 출력라인(ADDR_CNT1 내지 ADDR_CNT7), 센스앰프 출력(SA1 내지 SA7) 및 하드웨어 플래그(HD_F1 내지 HD_F7)도 그에 대응하여 상기와 같이 각각 접속된다. 그리고, 출력라인(ADDR_CNT0 내지 ADDR_CNT7)에 접속된 각각의 N모스 트랜지스터(T24 내지 T31)의 게이트는 제1 내지 제3 선택 어드레스(SEL_ADDR1 내지 SEL_ADDR3)를 입력으로 하는 도어 게이트(NOR) 및 이 노어 게이트(NOR)에 직렬로 접속된 제6 인버터(I6)의 출력라인과 공통 접속되고, 센스앰프 출력(SA0 내지 SA7)을 입력으로 하는 각각의 N모스 트랜지스터(T32 내지 T39)의 게이트는 센스앰프 제어신호(SEL_SA)에 공통 접속되며, 하드웨어 플래그(HD_F0 내지 HD_F7)를 입력으로 하는 각각의 N모스 트랜지스터(T40 내지 T47)의 게이트는 하드웨어 플래그 신호(SEL_FLAG)에 공통 접속된다.
각각의 N모스 트랜지스터(T24 내지 T31)는 어드레스 카운터부(4)로부터 각각의 출력라인(ADDR_CNT0 내지 ADDR_CNT7)을 통해 출력되는 데이터로 입출력 버퍼(51)를 통하여 데이터 입출력 패드(I/00 내지 I/07)로 보내주는 역할을 하며 제1 내지 제3 선택 어드레스(SEL_ADDR1 내지 SEL_ADDR3) 신호가 하이신호 이면 온(On) 된다. 그리고, 각각의 N모스 트랜지스터(T32 내지 T39)는 센스앰프 출력(SA0 내지 SA7)을 입출력 버퍼(51)를 통하여 데이터 입출력 패드(I/00 내지 I/07)로 보내주는 역할을 하며 센스앰프 제어신호(SEL_SA)가 하이신호 이면 온 된다. 마지막으로 각각의 N모스 트랜지스터(T40 내지 T47)는 하드웨어 플래그(HD_F0 내지 HD_F7)를 입출력 버퍼(51)를 통하여 데이터 입출력 패드(I/00 내지 I/07)로 보내주는 역할을 하며 하드웨어 플래그 신호(SEL_FLAG)가 하이신호 이면 온 된다.
3가지 모드중 소거확인 불량이 발생되면 어드레스 카운터부(4)로부터의 출력 라인으로 독출된 데이터가 데이터 입출력 패드(I/00 내지 I/07)를 통하여 8비트씩 3번에 걸쳐 순차적으로 출력되며, 그 값은 헥사(HEXA) 코드로 전환되어 불량 메모리 셀의 어드레스를 알 수 있다. 그리고 나머지 2개의 모드는 독출 및 플래그 검사시 동작하게 된다.
상술한 바와 같이 본 발명에 의하면 메모리 셀을 소거한 후 소거확인시 메모리 셀에 소거불량이 발생될 경우 불량 메모리 셀의 어드레스를 래치시키고 래치된 데이터를 데이터 입출력 패드로 읽어내어 불량 메모리 셀을 찾아서 문턱전압을 측정할 수 있으므로 초기 설계단계에서 소거확인 마진을 쉽게 설정할 수 있는 탁월한 효과가 있다.

Claims (4)

  1. 플래쉬 메모리 소자의 소거회로에 있어서,
    소거신호를 입력으로 하며 최종 루프 신호를 출력하는 소거확인 블록부와,
    칩 소거바 신호를 입력으로 하며 칩소거바 고전압 신호를 출력하는 고전압 검출부와,
    출력 인에이블바 신호를 입력으로 하며 출력 인네이블 신호를 출력하는 출력 인에이블바 버퍼부와,
    상기 최종 루프 신호, 침소거바 고전압 신호 및 출력 인에이블 신호를 입력으로 하며 제1 내지 제3 선택 어드레스 신호를 출력하는 제어부와,
    상기 제1 내지 제3 선택 어드레스 신호를 입력으로 하며 상기 제1 내지 제3 선택 어드레스 신호에 따라 데이터를 출력하는 어드레스 카운터부와,
    상기 제1 내지 제3 선택 어드레스 신호와 센스앰프 제어신호, 하드웨어 플래그 신호에 따라 센스앰프 출력 신호, 하드웨어 플래그 및 어드레스 카운터부로부터 독출된 데이터 중 하나를 출력하는 출력 멀티플랙스로부터 이루어진 것을 특징으로 하는 플래쉬 메모리 소자의 소거회로.
  2. 제1항에 있어서,
    상기 제어부는 출력 인에이블 신호, 칩 소거바 고전압 신호 및 최종 루프 신호를 입력으로 하는 제1 난드 게이트와, 상기 제1 난드 게이트와 직렬로 접속된 제1 인버터와, 상기 최종 루프신호의 위상을 반전시키기 위한 제5 인버터와, 상기 제5 인버터의 출력신호가 리세트 신호로 입력되며 상기 제1 인버터의 출력신호가 한쪽의 클럭신호로 입력되는 제1 및 제2 플립플롭과, 상기 제1 및 제2 플립플롭의 출력신호를 조합하여 입력으로 하는 제2 내지 제4 난드 게이트와, 상기 제2 내지 제4 난드 게이트와 대응하여 직렬로 접속된 제2 내지 제4 인버터로 이루어진 것을 특징으로 하는 플래쉬 메모리 소자의 소거회로.
  3. 제1항에 있어서,
    상기 어드레스 카운터부는 데이터를 기억하는 어드레스 카운터와, 제1 내지 제3 선택 어드레스 신호에 따라 상기 어드레스 카운터로부터 선택된 8비트 어드레스 데이터를 순차적으로 출력하는 N모스 트랜지스터로 이루어지는 것을 특징으로 하는 플래쉬 메모리 소자의 소거회로.
  4. 제1항에 있어서,
    상기 출력 멀티플랙스부는 어드레스 카운터부로부터 출력되는 출력신호를 입력으로 하는 각각의 N모스 트랜지스터와, 센스앰프 출력을 입력으로 하는 각각의 N모스 트랜지스터와, 하드웨어 플래그를 입력으로 하는 각각의 N모스 트랜지스터가 각각 하나의 블록으로 이루어지며 각각의 블록을 이루는 N모스 트랜지스터의 게이트는 출력라인, 센스앰프 출력 및 하드웨어 플래그를 각각 입력으로 하고, 상기 각각의 블록을 이루는 N모스 트랜지스터의 드레인은 공통 접속되며 래치형태로 접속된 2개의 인버터를 거쳐 입출력 버퍼에 각각 접속되는 것을 특징으로 하는 플래쉬 메모리 소자의 소거회로.
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