KR100341885B1 - 반도체메모리장치 - Google Patents

Abstract

본 발명은 반도체 메모리장치에 관한 것으로, 특히 라스바신호, 카스바신호, 라이트 인에이블 신호를 입력받아 소정의 시간동안 제1 전위레벨의 신호구간을 발생시키는 신호 발생수단과; 신호 발생수단의 출력신호를 입력받아 파워-업 신호의 제어하에 제1 전위레벨의 신호구간동안 프리차지 및 스탠 바이 상태에서도 입·출력 패드의 데이타신호를 입력받아 래치시키는 래치수단을 구비하므로써, 프리차지상태나 대기상태에서 입·출력단에 내장시킨 래치부에 데이타를 저장하여 소자에 필요한 부분을 별도의 옵션처리 없이 선택하여 정상동작에 이용할 수 있도록 한 반도체 메모리장치에 관한 것이다.

Description

반도체 메모리장치

본 발명은 반도체 메모리장치에 관한 것으로, 보다 상세하게는 프리차지 상태나 대기상태에서 입/출력단에 내장시킨 래치부에 데이타를 저장하여 소자에 필요한 부분을 선택하여 정상동작에 이용하는 반도체 메모리장치에 관한 것이다.

일반적으로, 종래의 반도체 소자는 프리차지(precharge)나 스텐-바이 (stand-by)상태에서는 입/출력단에 내장된 래치수단으로서의 플립-플롭(flip-flop)에 저장된 데이타를 사용할 수 없기 때문에, 소자에 필요한 부분(option)을 선택하여 동작하는 것이 불가능하였다.

그래서, 종래에는 상기 옵션(option)의 처리시 별도의 마스크(mask) 공정이나, 메탈옵션·퓨즈옵션·본딩옵션 등이 필요하므로 추가적인 시간 및 비용이 요구되는 문제점이 있다.

따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 프리차지상태 및 대기모드시에도 입/출력단에 내장된 래치부의 데이타를 이용할 수 있게 하여 요구되는 옵션을 필요에 따라 쉽게 선택하여 동작하도록 한 반도체 메모리장치를 제공하는데 있다.

도 1 은 본 발명에 따른 반도체 메모리장치를 나타내는 회로도

도 2 는 도 1 에 도시된 입력신호들의 신호 파형도

도 3 은 도 1 에 도시된 본 발명의 출력신호가 옵션 처리용 캐패시터의 제어를 위해 사용된 예를 나타내는 도면

도 4 는 도 1 에 도시된 본 발명의 출력신호가 출력 드라이버의 크기 가변에 사용되어진 예를 나타내는 도면

<도면의 주요부분에 대한 부호의 설명>

1: 딜레이부 3: 입·출력 패드

5: 플립-플롭 10: 신호 발생수단

20: 래치수단

상기 목적을 달성하기 위하여, 본 발명에 의한 반도체 메모리장치는, 프리차지 및 스탠-바이 상태에서 로오 어드레스 스트로브 신호,컬럼 어드레스 스트로브 신호 및 라이트 인에이블 신호를 입력받아 라이트 인에이브 신호가 활성화되는 서정의 시간동안 제1 전위레벨의 펄스신호를 발생시키는 신호 발생수단 및 파워-업 신호가 인가되고, 신호 발생수단으로부터 인가되는 제 1전위레벨의 펄스신호에 따라 입·출력 패드로부터 인가되는 데이타 신호를 입력받아 래치시켜 래치 데이터 신호를 출력하는 래치수단을 구비하여 구성되는 것을 특징으로 하는 한다.

상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이다. 이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.

도 1 은 본 발명에 따른 반도체 메모리장치를 나타내는 회로도로, 동 도면은 라스바신호, 카스바신호, 라이트 인에이블바신호(/RAS, /CAS, /WE)를 입력받아 상기 라이트 인에이블신호가 활성화되는 구간동안( ‘/WE’신호가 로우가 되는 구간으로, 여기서는 t1’으로 표기하기로 한다) 제1 전위레벨의 신호구간을 발생시키는 신호 발생수단(10)과; 신호 발생수단(10)의 출력신호를 입력받아 파워-업 신호 (pwr_up)의 제어하에 상기 제1 전위레벨의 신호구간동안 프리차지 및 스탠-바이상태에서도 입·출력 패드(3)의 데이타신호를 입력받아 래치시키는 플립-플롭(5)으로 이루어진 래치수단(20)으로 구성된다.

상기 신호 발생수단(10)은 라스바신호(/RAS)와 카스바신호(/CAS)를 입력받 아 앤드조합하는 제1 논리부(11)와, 상기 라이트 인에이블신호(WE)가 딜레이소자 (1)를 거쳐 각기 다른 시간차를 갖고 입력되는 두신호를 앤드조합하는 제2 논리부 (13)와, 상기 제1 및 제2 논리부(11, 13)의 출력신호를 입력받아 낸드조합하는 제3 논리부(15)로 구성된다.

여기서, 제 1노리부(11)는 로오 어드레스 스트로브바 신호인 라스바신호 (/RAS)와 컬럼 어드레스 스트로브바 신호인 카스바신호(/CAS)를 입력받아 앤드조 합하는 낸드게이트 NAND1와, 낸드게이트 NAND1의 출력신호를 반전하여 출력하는 인버터 I2로 구성된다.

그리고, 제 2논리부(13)는 라이트 인에이블바(/WE) 신호를 반전하여 출력하는 인버터 I2와, 각각 인버터 I2와 딜레이 소자(1)를 거쳐 입력되는 두 신호를 낸드 연산하는 낸드게이트 NAND2와, 낸드게이트 NAND2의 출력신호를 반전하여 출력하는 인버터 I3로 구성된다.

이하, 상기 구성으로 이루어지는 본 발명의 동작을 살펴보기로 한다.

도 2 는 상기 도 1 에 도시된 입력신호들의 신호 파형도를 나타낸 것으로, 메모리 소자가 스탠-바이 상태 및 프리차지 상태에 있을 때 통상의 라이트 인에이블신호(/WE)는 무시(don't care)상태이지만, 본 발명에서는 상기 라이트 인에이블신호(/WE)를 토글링하여 활성화영역을 발생시켜 이 상태를 사용하고 있다.

그래서, 라스바신호(/RAS) 및 카스바신호(/CAS)가 '로직하이' 인 상태에서. 즉 프리차지나 스탠-바이 상태에서 라이트 인에이블신호(/WE)가 한번 토글링하게 되면, 상기 신호 발생수단(10)의 제2 논리부(13) 출력단으로 상기 딜레이소자(1)에 의한 딜레이(t1)만큼의 폭을 갖는 '하이' 레벨의 펄스신호를 발생시키게 된다. 이는 하이레벨의 라스바, 카스바신호(/ras,/cas)의 엔드조합에 의해 하이레벨의 신호가 출력되는 제1 논리부(I1)의 출력신호와 낸드조합하여 신호 발생수단(10)의 최종 출력신호로 상기 딜레이(t1)만큼의 로우레벨 펄스신호를 발생시키게 된다.

이때, 빌트-인(built-in)된 플립-플롭(5)이 상기 입ㆍ출력패드(3)의 신호상태를 입력받아 이를 레치하여 이를 이용하여 프리차지 및 스탠-바이 상태에서도 소자가 옵션동작할 수 있도록 RDn신호를 출력하게 된다.

그래서, 상기 플립-플롭(5)의 출력신호(RDn)는 별도의 옵션처리나 공정과정없이도 프리차지 및 스텐-바이 상태에서 이용되어 소자가 옵션동작하게 한다.

도 3은 도 1 에 도시된 본 발명의 출력신호가 옵션 처리용 캐패시터의 제어를 위해 사용된 예를 나타내는 도면으로, 동 도면에서는 블럭 워드라인 인에이블신호(bk_wl_en)를 입력받아 이를 버퍼링하여 블럭 선택신호(bk_se)를 출력하는 인버터체인(I1,I2,I3 …In)과, 전원전압 인가단 및 접지전위 인가단가 상기 각 인버터의 연결노드 상이에 연결되어 상기 레치수단(20)에 래치된 데이터(RDn. RDn+1)에 의해 동작이 제어되어 선택적으로 상기 캐패시터를 연결시키는 전달게이트(MN1,MN2 …)로 구성된다.

본 발명에 의해 발생된 래치 데이터(RDn)의 사용으로 종래에는 프리차지 및 스탠-바이 상태에서는 별도의 퓨즈 및 본딩 또는 메탈옵션의 처리로 연결이 가능했던 캐패시터의 연결이 별도의 옵션처리 없이도 가능해지게 되는 것이다.

그리고, 도 4 는 도 1 에 도시된 본 발명의 출력신호가 출력 드라이버의 크기 가변에 사용되어진 예를 나타내는 도면으로, 데이터 신호 data를 입력받아 버퍼이하여 출력하는 인버터 I1,I2와, 데이터 신호 DATA를 반전하여 출력하는 인버터 I3와, 전원전압단과 출력된 사이에 연결되어 게이트를 통해 인버터 I2로부터 인가되는 신호를 입력받는 NMOS트랜지스터 MN5와, 출력단과 접지전압단 사이에 연결되어 게이트를 통해 인버터 I3로부터 인가되는 신호를 입력받는 NMOS트렌지스터 MN6을 구비한다.

또한, 인버터 I1을 통해 반전된 데이터 신호 DATA와 도 1의 출력신호인 레치 와 도 1의 출력신호인 래치 데이터 신호 RDn를 입력받아 노아연산하는 노아게이트NOR2와, 전원전압단과 접지전압단 사이에 직렬 연결되어 각각의 게이트를 통해 노아게이트 NOR1.NOR2로부터 인가되는 신호를 입력받는 스위칭 트랜지스터 MN3,MN4로 구성된다.

따라서, 도 4의 출력 드라이버는 스위칭 트랜지스터를 여러개(MN3~MN6)로 나누어 배치하고, 그 중 일부(MN3, MN4)를 프리차지 및 스텐-바이 상태에서 플림.플롭(5)에 래치된 데이터(RDn)를 사용하여 동작을 제어함으로써, 드라이버의 크기를 변경하여 사용하는 것이 가능해진다.

동 도면에서는 상기 플립-플롭(5)에 래치된 데이터신호(RDn)가 '로직로우' 의 값을 갖거나, 리셋 및 프로그램되지 않은 조건에서는 드라이버 중 상기 래치 데이터신호(RDn)에 의해 동작이 제어되는 2개의 N채널 보스 트랜지스터(MN3,MN4) 가 동작하여 종해와 동일한 드라이버 크기를 갖고, 상기 래치 데이터신호(RDn)가 '로직하이' 값을 갖게되면, 상기 두 N채널 모스 트랜지스터(MN3,MN4)가 동작하 지 않게 되어 보다 작은 크기의 드라이버로 동작하게 되는것이다.

이상에서 설명한 바와같이 본 발명에 따른 반도체 메모리장치에 의하면, 프리차지상태나 대기상태에서 입/출력단에 내장시킨 래치부에 데이타를 저장하여 소자에 필요한 부분을 선택하여 정상동작에 이용할 수 있게되어, 소자에 필요한 부분을 필요시 별도의 옵션처리 없이 선택하여 동작시킬 수 있는 매우 뛰어난 효과가 있다.

그로 인해, 별도의 옵션처리에 요구되었던 시간적·경제적 부담을 줄일 수있게 된다.

아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가 등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구의 범위에 속하는 것으로 보아야 할 것이다.

Claims (5)

1. 프리차지 및 스탠-바이 상태에서 로오 어드레사 스트로브 신호, 컬럼 어드레스 스트로브 신호 및 하이트 인에이블 신호를 입력받아 상기 라이트 인에이블 신호가 활성화되는 소정의 시간동안 제 1전위레벨의 펄스신호를 발생시키는 신호 발생수단; 및

   파워-업 신호가 인가되고, 상기 신호 발생수단으로부터 인가되는 제 1전위래밸의 펄스신호에 따라 입/출력 패드로부터 인가되는 데이터 신호를 입력받아 래치시켜 래치 데이터 신호를 출력하는 래치수단을 구비하여 구성되는 것을 특징으로 하는 반도체 메모리장치.
2. 제 1 항에 있어서, 상기 신호 발생수단은

   상기 로오 어드레스 스트로브 신호 및 컬럼 어드레스 스트로브 신호를 입력받아 논리조합하는 제 1논리부;

   상기 라이트 인에이블 신호가 딜레이소자를 거쳐 각기 다른 시간차를 갖고 입력되는 두 라이트 인에이블 신호를 논리조합하는 제 2논리부; 및

   상기 제 1 및 제 2논리부의 출력신호를 입력받아 논리조합하는 제 3논리부로 구성되는 것을 특징으로 하는 반도체 메모리장치.
3. 제 1 항에 있어서, 상기 래치수단은

   플립-플롭으로 구성되는 것을 특징으로 하는 반도체 메모리장치.
4. 제 1 항에 있어서.

   블록 워드라인 인에이블 신호를 입력받아 이를 버퍼링하여 블록 선택 신호를 출력하는 복수개의 인버터로 구성된 인버터체인;

   상기 인버터체인의 각 노드에 각각 대응되는 복수개의 캐패시터;

   상기 각각의 캐패시터와 상기 인버터체인의 각 노드 사이에 연결되어 게이트 단자를 통해 상기 래치수단으로부터 인가되는 래치 데이터 신호를 압력받는 복수개의 스위칭 트랜지스터로 구성된 캐패시터 옵션 제어수단을 더 구비함을 특징으로 하는 반도체 메모리 장치.
5. 제 1 항에 있어서,

   데이터 신호 및 반전된 데이터 신호를 입력받아 상기 데이터 신호의 출력을 제어하는 제 1출력 드라이버;

   상기 데이터 신호와 반전된 데이터 신호를 상기 래치수단으로부터 인가되는 래치 데이터 신호와 논리조합하여 상기 데이터 신호와 상기 반전된 데이터 신호에 대응되는 제 1 및 제 2제어신호를 출력하는 논리조합부; 및

   상기 논리조합부로부터 인가되는 상기 제 1 및 제 2제어신호에 따라 상기 데이터 신호의 출력을 제어하는 제 2출력 드라이버로 구성된 출력 드라이버 제어수단을 더 구비함을 특징으로 하는 반도체 메모리 장치.