JPH06242848A - 基準電圧発生回路 - Google Patents
基準電圧発生回路Info
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- JPH06242848A JPH06242848A JP5027774A JP2777493A JPH06242848A JP H06242848 A JPH06242848 A JP H06242848A JP 5027774 A JP5027774 A JP 5027774A JP 2777493 A JP2777493 A JP 2777493A JP H06242848 A JPH06242848 A JP H06242848A
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Abstract
(57)【要約】
【目的】 基準電圧発生回路の基準電圧の安定性を向上
させる。 【構成】 電源電位ＶＤＤと接地電位ＧＮＤとの間に直
列に接続された抵抗１とＮチャネルＭＯＳトランジスタ
２の接続点のノード９の電位によってＮチャネルＭＯＳ
トランジスタ３のドレイン・ソース間電圧を定める。Ｐ
チャネルＭＯＳトランジスタ４，５の関係からトランジ
スタ３のドレイン・ソース間電流によってトランジスタ
５のドレイン・ソース間電流が定まる。トランジスタ５
のドレイン・ソース間電流によって基準電圧であるＮチ
ャネルＭＯＳトランジスタ６のゲート・ソース間電圧が
定まる。 【効果】 ＮチャネルＭＯＳトランジスタ２によって電
源電位ＶＤＤの変動に対するノード９の電位の変動を小
さくでき、基準電圧の安定化を図れる。
させる。 【構成】 電源電位ＶＤＤと接地電位ＧＮＤとの間に直
列に接続された抵抗１とＮチャネルＭＯＳトランジスタ
２の接続点のノード９の電位によってＮチャネルＭＯＳ
トランジスタ３のドレイン・ソース間電圧を定める。Ｐ
チャネルＭＯＳトランジスタ４，５の関係からトランジ
スタ３のドレイン・ソース間電流によってトランジスタ
５のドレイン・ソース間電流が定まる。トランジスタ５
のドレイン・ソース間電流によって基準電圧であるＮチ
ャネルＭＯＳトランジスタ６のゲート・ソース間電圧が
定まる。 【効果】 ＮチャネルＭＯＳトランジスタ２によって電
源電位ＶＤＤの変動に対するノード９の電位の変動を小
さくでき、基準電圧の安定化を図れる。
Description
【０００１】
【産業上の利用分野】この発明は、トランジスタや抵抗
等により構成され所定の定電圧を基準電圧として発生す
る基準電圧発生回路に関し、特に基準電圧を安定化する
技術に関するものである。
等により構成され所定の定電圧を基準電圧として発生す
る基準電圧発生回路に関し、特に基準電圧を安定化する
技術に関するものである。
【０００２】
【従来の技術】従来の基準電圧発生回路について図５及
び図６を用いて説明する。図５は従来の基準電圧発生回
路の構成を示す回路図である。従来このような構成の基
準電圧発生回路を用いて例えば、５Ｖ程度の基準電圧を
発生している。図において、ＶＤＤは電源電位、ＧＮＤ
は接地電位を示している。また、１はノード７で電源電
位ＶＤＤに一方端を接続した抵抗、１３はノード８で接
地電位ＧＮＤに一方端を接続し、ノード９で抵抗１の他
方端に他方端を接続した抵抗、３はノード９で抵抗１３
の他方端にゲート電極を接続しノード８で接地電位ＧＮ
Ｄにソース電極を接続したＮチャネルＭＯＳトランジス
タ、４はノード７で電源電位ＶＤＤにソース電極を接続
しノード１０でトランジスタ３のドレイン電極にドレイ
ン電極及びゲート電極を接続したＰチャネルＭＯＳトラ
ンジスタ、５はノード７で電源電位ＶＤＤにソース電極
を接続しトランジスタ４のゲート電極にゲート電極を接
続し出力端子２０にドレイン電極を接続しトランジスタ
４とともにカレントミラー回路を構成しているＰチャネ
ルＭＯＳトランジスタ、６はノード８で接地電位ＧＮＤ
にソース電極を接続しトランジスタ５のドレイン電極に
ドレイン電極及びゲート電極を接続したＰチャネルＭＯ
Ｓトランジスタである。
び図６を用いて説明する。図５は従来の基準電圧発生回
路の構成を示す回路図である。従来このような構成の基
準電圧発生回路を用いて例えば、５Ｖ程度の基準電圧を
発生している。図において、ＶＤＤは電源電位、ＧＮＤ
は接地電位を示している。また、１はノード７で電源電
位ＶＤＤに一方端を接続した抵抗、１３はノード８で接
地電位ＧＮＤに一方端を接続し、ノード９で抵抗１の他
方端に他方端を接続した抵抗、３はノード９で抵抗１３
の他方端にゲート電極を接続しノード８で接地電位ＧＮ
Ｄにソース電極を接続したＮチャネルＭＯＳトランジス
タ、４はノード７で電源電位ＶＤＤにソース電極を接続
しノード１０でトランジスタ３のドレイン電極にドレイ
ン電極及びゲート電極を接続したＰチャネルＭＯＳトラ
ンジスタ、５はノード７で電源電位ＶＤＤにソース電極
を接続しトランジスタ４のゲート電極にゲート電極を接
続し出力端子２０にドレイン電極を接続しトランジスタ
４とともにカレントミラー回路を構成しているＰチャネ
ルＭＯＳトランジスタ、６はノード８で接地電位ＧＮＤ
にソース電極を接続しトランジスタ５のドレイン電極に
ドレイン電極及びゲート電極を接続したＰチャネルＭＯ
Ｓトランジスタである。
【０００３】以上のように構成された基準電圧発生回路
の動作について説明する。ノード９の電位は電源電位Ｖ
ＤＤと接地電位ＧＮＤ間の電圧を抵抗１と抵抗３とによ
って抵抗分割され、抵抗１の抵抗値と抵抗３の抵抗値と
によって定まる電位である。ＮチャネルＭＯＳトランジ
スタ３は、ノード９と接地電位ＧＮＤ間の電圧をゲート
・ソース間電圧としてドレイン電極とソース電極間にこ
の電圧に応じて定まる一定のドレイン・ソース間電流を
駆動する。ＰチャネルＭＯＳトランジスタ４は、そのソ
ース電極からドレイン電極へトランジスタ３が駆動する
トランジスタ３のドレイン・ソース間電流と同じ電流を
流す。従って、トランジスタ３とトランジスタ４のドレ
イン・ソース間電流は同じ値になる。
の動作について説明する。ノード９の電位は電源電位Ｖ
ＤＤと接地電位ＧＮＤ間の電圧を抵抗１と抵抗３とによ
って抵抗分割され、抵抗１の抵抗値と抵抗３の抵抗値と
によって定まる電位である。ＮチャネルＭＯＳトランジ
スタ３は、ノード９と接地電位ＧＮＤ間の電圧をゲート
・ソース間電圧としてドレイン電極とソース電極間にこ
の電圧に応じて定まる一定のドレイン・ソース間電流を
駆動する。ＰチャネルＭＯＳトランジスタ４は、そのソ
ース電極からドレイン電極へトランジスタ３が駆動する
トランジスタ３のドレイン・ソース間電流と同じ電流を
流す。従って、トランジスタ３とトランジスタ４のドレ
イン・ソース間電流は同じ値になる。
【０００４】そして、ＰチャネルＭＯＳトランジスタ４
は、このドレイン・ソース間電流に応じたゲート・ソー
ス電圧を発生し、ノード７の電源電位ＶＤＤからトラン
ジスタ４のゲート・ソース間電圧を差し引いてノード１
０の電位が定まる。ＰチャネルＭＯＳトランジスタ５
は、ノード１０の電位をゲート電極の電位とし電源電位
ＶＤＤをソース電極の電位としているので、トランジス
タ４が発生するゲート・ソース間電圧と同じ値の電圧を
ゲート・ソース間電圧としている。トランジスタ５は、
このゲート・ソース間電圧で定まる一定電流をドレイン
電極からソース電極へ駆動する。そして、トランジスタ
５の駆動するドレイン・ソース間電流がドレイン電極か
らソース電極へと流れ、ＮチャネルＭＯＳトランジスタ
６は、このドレイン・ソース間電流に応じた一定のゲー
ト・ソース間電圧を発生する。トランジスタ６のゲート
・ソース間電圧は接地電位ＧＮＤと出力端子２０の電位
差として取り出して基準電圧としている。
は、このドレイン・ソース間電流に応じたゲート・ソー
ス電圧を発生し、ノード７の電源電位ＶＤＤからトラン
ジスタ４のゲート・ソース間電圧を差し引いてノード１
０の電位が定まる。ＰチャネルＭＯＳトランジスタ５
は、ノード１０の電位をゲート電極の電位とし電源電位
ＶＤＤをソース電極の電位としているので、トランジス
タ４が発生するゲート・ソース間電圧と同じ値の電圧を
ゲート・ソース間電圧としている。トランジスタ５は、
このゲート・ソース間電圧で定まる一定電流をドレイン
電極からソース電極へ駆動する。そして、トランジスタ
５の駆動するドレイン・ソース間電流がドレイン電極か
らソース電極へと流れ、ＮチャネルＭＯＳトランジスタ
６は、このドレイン・ソース間電流に応じた一定のゲー
ト・ソース間電圧を発生する。トランジスタ６のゲート
・ソース間電圧は接地電位ＧＮＤと出力端子２０の電位
差として取り出して基準電圧としている。
【０００５】次に、図６はこの基準電圧発生回路の電源
電位ＶＤＤとノード９の電位Ｖ９との関係を示す図であ
る。図６において、縦軸はノード９の電位Ｖ９と接地電
位ＧＮＤとの電位差を示し、横軸は電源電位ＶＤＤと接
地電位ＧＮＤとの電位差を示している。また、図におい
て、ΔＶＤＤは電源電位ＶＤＤの変化量、ΔＶ９はノー
ド９の電位Ｖ９の変化量を示している。この図より、ノ
ード９の電位Ｖ９と接地電位ＧＮＤ間の電位差は、電源
電位ＶＤＤと接地電位ＧＮＤ間の電位差に対して比例関
係にあることがわかる。そして、図に示された直線の傾
きは、抵抗１と抵抗３の値によって決まる。またそのた
め、ノード９の電位Ｖ９の変化量ΔＶ９と電源電位ＶＤ
Ｄの変化量ΔＶＤＤとの間にも比例関係が成立する。
電位ＶＤＤとノード９の電位Ｖ９との関係を示す図であ
る。図６において、縦軸はノード９の電位Ｖ９と接地電
位ＧＮＤとの電位差を示し、横軸は電源電位ＶＤＤと接
地電位ＧＮＤとの電位差を示している。また、図におい
て、ΔＶＤＤは電源電位ＶＤＤの変化量、ΔＶ９はノー
ド９の電位Ｖ９の変化量を示している。この図より、ノ
ード９の電位Ｖ９と接地電位ＧＮＤ間の電位差は、電源
電位ＶＤＤと接地電位ＧＮＤ間の電位差に対して比例関
係にあることがわかる。そして、図に示された直線の傾
きは、抵抗１と抵抗３の値によって決まる。またそのた
め、ノード９の電位Ｖ９の変化量ΔＶ９と電源電位ＶＤ
Ｄの変化量ΔＶＤＤとの間にも比例関係が成立する。
【０００６】なお、抵抗１，３の抵抗値及びトランジス
タ３〜５のサイズは全てのトランジスタが飽和領域で動
作するように最適化されている。
タ３〜５のサイズは全てのトランジスタが飽和領域で動
作するように最適化されている。
【０００７】
【発明が解決しようとする課題】従来の基準電圧発生回
路は以上のように構成されているので、電源電位ＶＤＤ
が変動し接地電位ＧＮＤと電源電位ＶＤＤ間の電圧が変
化すると、ノード９の電位Ｖ９がこの変化に比例して変
動する。ノード９の電位Ｖ９が変動するとトランジスタ
３のゲート・ソース間電圧が変動してトランジスタ３の
ドレイン・ソース間電流が変化する。トランジスタ３の
ドレイン・ソース間電流が変化するとトランジスタ４の
ドレイン・ソース間電流も変化しトランジスタ４のゲー
ト・ソース間電圧が変動する。トランジスタ４のゲート
・ソース間電圧が変動するとトランジスタ５のゲート・
ソース間電圧が変動してトランジスタ５のドレイン・ソ
ース間電流が変化する。トランジスタ５のドレイン・ソ
ース間電流が変化するとトランジスタ６のドレイン・ソ
ース間電流が変化するためトランジスタ６のゲート・ソ
ース間電圧が変動し、そのため出力端子２０と接地電位
ＧＮＤ間の基準電圧が変動する。
路は以上のように構成されているので、電源電位ＶＤＤ
が変動し接地電位ＧＮＤと電源電位ＶＤＤ間の電圧が変
化すると、ノード９の電位Ｖ９がこの変化に比例して変
動する。ノード９の電位Ｖ９が変動するとトランジスタ
３のゲート・ソース間電圧が変動してトランジスタ３の
ドレイン・ソース間電流が変化する。トランジスタ３の
ドレイン・ソース間電流が変化するとトランジスタ４の
ドレイン・ソース間電流も変化しトランジスタ４のゲー
ト・ソース間電圧が変動する。トランジスタ４のゲート
・ソース間電圧が変動するとトランジスタ５のゲート・
ソース間電圧が変動してトランジスタ５のドレイン・ソ
ース間電流が変化する。トランジスタ５のドレイン・ソ
ース間電流が変化するとトランジスタ６のドレイン・ソ
ース間電流が変化するためトランジスタ６のゲート・ソ
ース間電圧が変動し、そのため出力端子２０と接地電位
ＧＮＤ間の基準電圧が変動する。
【０００８】このようにノード９の電位の変動によって
基準電圧が変動するという問題点があった。
基準電圧が変動するという問題点があった。
【０００９】この発明は上記のような問題点を解消する
ためになされたもので、電源電位が変動したときの基準
電圧の変動幅を小さく抑制することができる基準電圧発
生回路を得ることを目的としている。
ためになされたもので、電源電位が変動したときの基準
電圧の変動幅を小さく抑制することができる基準電圧発
生回路を得ることを目的としている。
【００１０】
【課題を解決するための手段】第１の発明に係る基準電
圧発生回路は、一方端を第１の電位に接続した抵抗素子
と、前記抵抗素子の他方端に一方端を接続し、第２の電
位に他方端を接続し、所定の領域において前記第１及び
前記第２の電位間の電圧変化に対する電圧変化の割合が
前記抵抗素子より小さい能動素子で構成された電圧降下
手段と、前記電圧降下手段の前記一方端に制御電極を接
続し、前記第２の電位に一方電極を接続し、前記一方端
の電位に応じた所定の電流を自己の前記一方電極と他方
電極との間に流すトランジスタを含む電流制御手段と、
前記第１の電位に一方電極を接続し、前記電流制御手段
の前記他方電極に他方電極及び制御電極を接続した第１
のトランジスタと、前記第１の電位に一方電極を接続
し、前記第１のトランジスタの前記制御電極に制御電極
を接続し、出力端子に他方電極を接続した第２のトラン
ジスタと、前記第２のトランジスタの前記他方電極に一
方端を接続し、前記第２の電位に他方端を接続し、前記
第２のトランジスタを通して供給される電流に応じて自
己の前記一方端と前記他方端との間に電圧を発生する電
流−電圧変換手段とを備えて構成されている。
圧発生回路は、一方端を第１の電位に接続した抵抗素子
と、前記抵抗素子の他方端に一方端を接続し、第２の電
位に他方端を接続し、所定の領域において前記第１及び
前記第２の電位間の電圧変化に対する電圧変化の割合が
前記抵抗素子より小さい能動素子で構成された電圧降下
手段と、前記電圧降下手段の前記一方端に制御電極を接
続し、前記第２の電位に一方電極を接続し、前記一方端
の電位に応じた所定の電流を自己の前記一方電極と他方
電極との間に流すトランジスタを含む電流制御手段と、
前記第１の電位に一方電極を接続し、前記電流制御手段
の前記他方電極に他方電極及び制御電極を接続した第１
のトランジスタと、前記第１の電位に一方電極を接続
し、前記第１のトランジスタの前記制御電極に制御電極
を接続し、出力端子に他方電極を接続した第２のトラン
ジスタと、前記第２のトランジスタの前記他方電極に一
方端を接続し、前記第２の電位に他方端を接続し、前記
第２のトランジスタを通して供給される電流に応じて自
己の前記一方端と前記他方端との間に電圧を発生する電
流−電圧変換手段とを備えて構成されている。
【００１１】第２の発明に係る基準電圧発生回路は、第
１の発明における能動素子に、前記抵抗素子の前記他方
端に制御電極及び一方電極を接続し、前記第２の電位に
他方電極を接続した電界効果型トランジスタを含むこと
を特徴とする。
１の発明における能動素子に、前記抵抗素子の前記他方
端に制御電極及び一方電極を接続し、前記第２の電位に
他方電極を接続した電界効果型トランジスタを含むこと
を特徴とする。
【００１２】第３の発明に係る基準電圧発生回路は、第
１の発明における能動素子に、前記抵抗素子の前記他方
端に制御電極及び一方電極を接続し、前記第２の電位に
他方電極を接続したバイポーラトランジスタを含むこと
を特徴とする。
１の発明における能動素子に、前記抵抗素子の前記他方
端に制御電極及び一方電極を接続し、前記第２の電位に
他方電極を接続したバイポーラトランジスタを含むこと
を特徴とする。
【００１３】第４の発明に係る基準電圧発生回路は、第
１の発明における能動素子に、前記抵抗素子の他方端に
一方電極を接続し、前記第２の電位に他方電極を接続し
たダイオードを含むことを特徴とする。
１の発明における能動素子に、前記抵抗素子の他方端に
一方電極を接続し、前記第２の電位に他方電極を接続し
たダイオードを含むことを特徴とする。
【００１４】第５の発明に係る基準電圧発生回路は、第
１の発明における能動素子として、前記抵抗素子の他方
端と前記第２の電位との間に直列に接続された複数の能
動素子を含むことを特徴とする。
１の発明における能動素子として、前記抵抗素子の他方
端と前記第２の電位との間に直列に接続された複数の能
動素子を含むことを特徴とする。
【００１５】
【作用】第１乃至第５の発明における電圧降下手段は、
所定の領域において第１及び前記第２の電位間の電圧変
化に対する電圧変化の割合が抵抗素子より小さく、この
領域で動作するように第１及び第２の電位を設定すれ
ば、第１の電位と第２の電位間の電位差が変動しても、
電圧降下手段の一方端と他方端の両端に発生する電圧の
変動を小さく抑制することができ、それによって電流制
御手段におけるトランジスタに流れる電流の変化を小さ
くして、第１及び第２のトランジスタの制御電極と一方
電極間の電圧変動を小さくし、第２のトランジスタの一
方電極と他方電極との間に流れる電流の変化を抑制して
基準電圧の変動を抑えることができる。
所定の領域において第１及び前記第２の電位間の電圧変
化に対する電圧変化の割合が抵抗素子より小さく、この
領域で動作するように第１及び第２の電位を設定すれ
ば、第１の電位と第２の電位間の電位差が変動しても、
電圧降下手段の一方端と他方端の両端に発生する電圧の
変動を小さく抑制することができ、それによって電流制
御手段におけるトランジスタに流れる電流の変化を小さ
くして、第１及び第２のトランジスタの制御電極と一方
電極間の電圧変動を小さくし、第２のトランジスタの一
方電極と他方電極との間に流れる電流の変化を抑制して
基準電圧の変動を抑えることができる。
【００１６】さらに、第５の発明における能動素子は、
接続する能動素子の数を調整することによって、接続さ
れたそれらの能動素子の全体の電圧降下を調整すること
ができる。
接続する能動素子の数を調整することによって、接続さ
れたそれらの能動素子の全体の電圧降下を調整すること
ができる。
【００１７】
【実施例】以下、この発明の一実施例を図について説明
する。図１はこの発明の一実施例による基準電圧発生回
路の構成を示す図である。例えば、発生する電圧として
５Ｖ程度の電圧を想定している。図において、抵抗１、
ＮチャネルＭＯＳトランジスタ３，６、ＰチャネルＭＯ
Ｓトランジスタ４，５及び出力端子２０は図５に示した
同一符号のものと同一の内容を示しており、それぞれの
接続及びノード７〜１０の位置も図５と同じである。ま
た、図において、２はＮチャネルＭＯＳトランジスタで
あり、ノード９で抵抗１の他方端にゲート電極及びドレ
イン電極を接続し、ノード８で接地電位ＧＮＤにソース
電極を接続している。
する。図１はこの発明の一実施例による基準電圧発生回
路の構成を示す図である。例えば、発生する電圧として
５Ｖ程度の電圧を想定している。図において、抵抗１、
ＮチャネルＭＯＳトランジスタ３，６、ＰチャネルＭＯ
Ｓトランジスタ４，５及び出力端子２０は図５に示した
同一符号のものと同一の内容を示しており、それぞれの
接続及びノード７〜１０の位置も図５と同じである。ま
た、図において、２はＮチャネルＭＯＳトランジスタで
あり、ノード９で抵抗１の他方端にゲート電極及びドレ
イン電極を接続し、ノード８で接地電位ＧＮＤにソース
電極を接続している。
【００１８】またこのとき、全てのＭＯＳトランジスタ
２〜６が飽和領域で動作するように抵抗１の抵抗値及び
ＭＯＳトランジスタ２〜６のそれぞれのサイズを最適化
している。
２〜６が飽和領域で動作するように抵抗１の抵抗値及び
ＭＯＳトランジスタ２〜６のそれぞれのサイズを最適化
している。
【００１９】次に図１に示した動作について説明する。
ノード９の電位Ｖ９は抵抗１とＮチャネルＭＯＳトラン
ジスタ２とによって定まる。ここでノード９の電位Ｖ９
を数式を用いて示す。いま、抵抗１及びＮチャネルＭＯ
Ｓトランジスタ２に流れる電流をＩ１、抵抗１の抵抗値
をＲ１とすると抵抗１について数１が成立する。
ノード９の電位Ｖ９は抵抗１とＮチャネルＭＯＳトラン
ジスタ２とによって定まる。ここでノード９の電位Ｖ９
を数式を用いて示す。いま、抵抗１及びＮチャネルＭＯ
Ｓトランジスタ２に流れる電流をＩ１、抵抗１の抵抗値
をＲ１とすると抵抗１について数１が成立する。
【００２０】また、ＮチャネルＭＯＳトランジスタ２の
しきい値電圧ＶT としてトランジスタの飽和領域におけ
る特性式として数２が成立する。
しきい値電圧ＶT としてトランジスタの飽和領域におけ
る特性式として数２が成立する。
【００２１】
【数１】
【００２２】
【数２】
【００２３】なお、数２におけるβ及びＶT は半導体製
造プロセスによって決まる定数である。
造プロセスによって決まる定数である。
【００２４】そして、数１と数２よりノード９の電位Ｖ
９と電源電位ＶＤＤとの関係が求まる。
９と電源電位ＶＤＤとの関係が求まる。
【００２５】
【数３】
【００２６】この数３よりノード９の電位Ｖ９が、電源
電位ＶＤＤの平方根に比例して変動することがわかる。
この電源電位ＶＤＤとノード９の電位との関係を図２に
示す。
電位ＶＤＤの平方根に比例して変動することがわかる。
この電源電位ＶＤＤとノード９の電位との関係を図２に
示す。
【００２７】図に示すように電源電位ＶＤＤの変化量Δ
ＶＤＤに対してノード９の電位Ｖ９の変化量ΔＶ９が従
来に比較して小さくなっていることがわかる。
ＶＤＤに対してノード９の電位Ｖ９の変化量ΔＶ９が従
来に比較して小さくなっていることがわかる。
【００２８】また、抵抗１とＮチャネルＭＯＳトランジ
スタ２の素子サイズを最適化することにより電源電位Ｖ
ＤＤの変動に伴うノード９の電位Ｖ９の変動をさらに小
さくすることができる。
スタ２の素子サイズを最適化することにより電源電位Ｖ
ＤＤの変動に伴うノード９の電位Ｖ９の変動をさらに小
さくすることができる。
【００２９】なお、上記実施例では電圧降下手段として
ＮチャネルＭＯＳトランジスタ２を用いたが、第２実施
例として図３に示す様に、ベースとコレクタをノード９
で抵抗１の他方端に接続したＮＰＮトランジスタ１１と
ダイオード１２を直列に接続した電圧降下手段を用いて
もよい。この場合も図４に示すように、使用される付近
の電源電圧ＶＤＤの変動ΔＶＤＤに対してノード９の電
圧の変動ΔＶ９を小さくすることができ、上記実施例と
同様の効果を奏する。なお、抵抗１及びトランジスタ３
〜６は上記実施例と同様に接続され、最適化されてい
る。
ＮチャネルＭＯＳトランジスタ２を用いたが、第２実施
例として図３に示す様に、ベースとコレクタをノード９
で抵抗１の他方端に接続したＮＰＮトランジスタ１１と
ダイオード１２を直列に接続した電圧降下手段を用いて
もよい。この場合も図４に示すように、使用される付近
の電源電圧ＶＤＤの変動ΔＶＤＤに対してノード９の電
圧の変動ΔＶ９を小さくすることができ、上記実施例と
同様の効果を奏する。なお、抵抗１及びトランジスタ３
〜６は上記実施例と同様に接続され、最適化されてい
る。
【００３０】また、第１実施例においてＮチャネルＭＯ
ＳトランジスタをＰチャネルＭＯＳトランジスタに、Ｐ
チャネルＭＯＳトランジスタをＮチャネルＭＯＳトラン
ジスタに、電源電位ＶＤＤを接地電位ＧＮＤに、接地電
位ＧＮＤを電源電位ＶＤＤに各々変更し、電源電位ＶＤ
Ｄと出力端子の間の電位を基準電圧としても同様の効果
を奏する。
ＳトランジスタをＰチャネルＭＯＳトランジスタに、Ｐ
チャネルＭＯＳトランジスタをＮチャネルＭＯＳトラン
ジスタに、電源電位ＶＤＤを接地電位ＧＮＤに、接地電
位ＧＮＤを電源電位ＶＤＤに各々変更し、電源電位ＶＤ
Ｄと出力端子の間の電位を基準電圧としても同様の効果
を奏する。
【００３１】また、電圧降下手段として用いたＭＯＳト
ランジスタ、バイポーラトランジスタ及びダイオードを
複数個直列に接続して用いても良い。この場合には接続
するトランジスタ等の数及び種類を変えることにより、
その発生する電圧を調整することができる。
ランジスタ、バイポーラトランジスタ及びダイオードを
複数個直列に接続して用いても良い。この場合には接続
するトランジスタ等の数及び種類を変えることにより、
その発生する電圧を調整することができる。
【００３２】また、電圧降下手段としてツェナーダイオ
ードのような一定の電圧を発生する定電圧ダイオードを
用いてもよいが、この場合には発生する電圧が高く、ま
た温度等による変動も大きいので上記各素子を用いるほ
うがより安定した基準電圧を得ることができる。
ードのような一定の電圧を発生する定電圧ダイオードを
用いてもよいが、この場合には発生する電圧が高く、ま
た温度等による変動も大きいので上記各素子を用いるほ
うがより安定した基準電圧を得ることができる。
【００３３】
【発明の効果】以上のように、請求項１乃至請求項５記
載の発明の基準電圧発生回路によれば、抵抗素子の他方
端に一方端を接続し、第２の電位に他方端を接続し、所
定の領域において第１及び第２の電位間の電圧変化に対
する電圧変化の割合が抵抗素子より小さい能動素子で構
成された電圧降下手段を備えて構成されているので、第
１あるいは第２の電位が変動しても電流制御手段の制御
電極の電圧の変動を小さく抑制することができ、基準電
圧を安定にすることができるという効果がある。
載の発明の基準電圧発生回路によれば、抵抗素子の他方
端に一方端を接続し、第２の電位に他方端を接続し、所
定の領域において第１及び第２の電位間の電圧変化に対
する電圧変化の割合が抵抗素子より小さい能動素子で構
成された電圧降下手段を備えて構成されているので、第
１あるいは第２の電位が変動しても電流制御手段の制御
電極の電圧の変動を小さく抑制することができ、基準電
圧を安定にすることができるという効果がある。
【００３４】さらに、請求項５記載の発明の基準電圧発
生回路によれば、抵抗素子の他方端と第２の電位との間
に直列に接続された複数の能動素子を備えて構成されて
いるので、電圧降下手段の発生する電圧を調整すること
ができるという効果がある。
生回路によれば、抵抗素子の他方端と第２の電位との間
に直列に接続された複数の能動素子を備えて構成されて
いるので、電圧降下手段の発生する電圧を調整すること
ができるという効果がある。
【図１】この発明の第１実施例による基準電圧発生回路
の構成を示す回路図である。
の構成を示す回路図である。
【図２】この発明の第１実施例による基準電圧発生回路
の内部電位の特性図である。
の内部電位の特性図である。
【図３】この発明の第２実施例による基準電圧発生回路
の構成を示す回路図である。
の構成を示す回路図である。
【図４】この発明の第２実施例による基準電圧発生回路
の内部電位の特性図である。
の内部電位の特性図である。
【図５】従来の基準電圧発生回路の構成を示す回路図で
ある。
ある。
【図６】従来の基準電圧発生回路の内部電位の特性図で
ある。
ある。
ＶＤＤ 電源電位 ＧＮＤ 接地電位 １，１３ 抵抗 ２，３，６ ＮチャネルＭＯＳトランジスタ ４，５ ＰチャネルＭＯＳトランジスタ ７〜１０ ノード １１ ＮＰＮトランジスタ １２ ダイオード ２０ 出力端子
Claims (5)
- 【請求項１】 一方端を第１の電位に接続した抵抗素子
と、 前記抵抗素子の他方端に一方端を接続し、第２の電位に
他方端を接続し、所定の領域において前記第１及び前記
第２の電位間の電圧変化に対する電圧変化の割合が前記
抵抗素子より小さい能動素子で構成された電圧降下手段
と、 前記電圧降下手段の前記一方端に制御電極を接続し、前
記第２の電位に一方電極を接続し、前記一方端の電位に
応じた所定の電流を自己の前記一方電極と他方電極との
間に流すトランジスタを含む電流制御手段と、 前記第１の電位に一方電極を接続し、前記電流制御手段
の前記他方電極に他方電極及び制御電極を接続した第１
のトランジスタと、 前記第１の電位に一方電極を接続し、前記第１のトラン
ジスタの前記制御電極に制御電極を接続し、出力端子に
他方電極を接続した第２のトランジスタと、 前記第２のトランジスタの前記他方電極に一方端を接続
し、前記第２の電位に他方端を接続し、前記第２のトラ
ンジスタを通して供給される電流に応じて自己の前記一
方端と前記他方端との間に電圧を発生する電流−電圧変
換手段と、を備える、基準電圧発生回路。 - 【請求項２】 前記能動素子は、 前記抵抗素子の前記他方端に制御電極及び一方電極を接
続し、前記第２の電位に他方電極を接続した電界効果型
トランジスタを含む、請求項１記載の基準電圧発生回
路。 - 【請求項３】 前記能動素子は、 前記抵抗素子の前記他方端に制御電極及び一方電極を接
続し、前記第２の電位に他方電極を接続したバイポーラ
トランジスタを含む、請求項１記載の基準電圧発生回
路。 - 【請求項４】 前記能動素子は、 前記抵抗素子の他方端に一方電極を接続し、前記第２の
電位に他方電極を接続したダイオードを含む、請求項１
記載の基準電発生回路。 - 【請求項５】 前記能動素子は、 前記抵抗素子の他方端と前記第２の電位との間に直列に
接続された複数の能動素子を含む、請求項１記載の基準
電圧発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5027774A JPH06242848A (ja) | 1993-02-17 | 1993-02-17 | 基準電圧発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5027774A JPH06242848A (ja) | 1993-02-17 | 1993-02-17 | 基準電圧発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06242848A true JPH06242848A (ja) | 1994-09-02 |
Family
ID=12230327
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5027774A Pending JPH06242848A (ja) | 1993-02-17 | 1993-02-17 | 基準電圧発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06242848A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011008514A (ja) * | 2009-06-25 | 2011-01-13 | Renesas Electronics Corp | 半導体装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01275821A (ja) * | 1988-04-25 | 1989-11-06 | Jon Wu Chuan | 建築物の免振構造体 |
| JPH0454347U (ja) * | 1990-09-14 | 1992-05-11 |
-
1993
- 1993-02-17 JP JP5027774A patent/JPH06242848A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01275821A (ja) * | 1988-04-25 | 1989-11-06 | Jon Wu Chuan | 建築物の免振構造体 |
| JPH0454347U (ja) * | 1990-09-14 | 1992-05-11 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011008514A (ja) * | 2009-06-25 | 2011-01-13 | Renesas Electronics Corp | 半導体装置 |
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