KR940005511B1 - 정전류회로를 구비한 기준전압 발생회로 - Google Patents

정전류회로를 구비한 기준전압 발생회로 Download PDF

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Abstract

내용 없음.

Description

정전류회로를 구비한 기준전압 발생회로
제1도는 종래의 밴드갭 기준전압 발생회로의 개략도를 나타내며,
제2도는 본 발명에 따른 개선된 밴드갭 기준전압 발생회로의 개략도를 나타내며,
제3도는 CMOS를 사용하여 구현한 제2도의 정전류 발생회로(50)의 일 실시예를 나타내며,
제4도는 상기 정전류 발생회로(50)의 다른 실시예를 나타내며,
제5도는 종래의 밴드 갭 기준전압 발생회로와 본 발명에 따른 밴드 갭 기준전압 발생회로의 출력전압특성을 비교적으로 나타내는 도면이다.
본 발명은 반도체장치 등에 다양하게 적용될 수 있는 기준전압 발생회로에 관한 것으로서, 특히 공급전원에 대하여 안정한 전류특성을 가지는 정전류회로를 구비하는 밴드갭 기준전압 발생회로(Bandgap Reference Voltage Circuit; 이하 BGR회로라 칭함)에 관한 것이다.
최근들어, 반도체장치의 소형화 및 고집적화 추세에 따라서 반도체 메모리, 특히 16M 바이트급 이상의 DRAM장치 및 기타 반도체 칩은 외부전원전압 보다 소정전압 낮은 내부기준전압의 공급을 받을 필요가 자주 발생한다. 이러한 내부기준전압을 발생하는 방법중 가장 널리 알려진 방법은 P-N접합의 제너 브레이크다운 전압을 기준전압으로 사용하는 방법과 전계효과 MOS트랜지스터의 문턱전압(Threshold Voltage)에 의존하는 방법이 있었다.
그러나, 상기 전자의 방법은 P-N접합의 제너 브레이크 다운 전압의 양의 온도계수 때문에 정밀도에 한계가 따르며, 또한 상기 후자의 방법은 장치내에 흐르는 전류의 변화는 물론 공정상의 여러 가지 변수로 인해 회로동작의 정밀도에 제한을 받게된다. 좀 더 정밀한 기준전압 발생회로로써 온도와 공정변수에 대하여 안정한 특성을 가지는 BGR회로를 사용하는 방법이 있는데 아래에 하나의 실시예를 들어 그 기본적인 구조와 동작을 설명하겠다.
제1도는 종래의 BGR회로를 사용하여 내부기준전압(Vref)을 발생하는 것을 보여주는 회로도로서, 대한민국 특허출원번호 제10193/1991호에 상세히 개시되어있다. 도시된 바와 같이, 종래의 BGR회로는 제1-제3트랜지스터(10,20,30)와 제1-제3저항 (R1,R2,R3)과 전류공급전항(R4)으로 구성되어있다. 즉, 전원전압(Vcc)단자와 제1노드(40) 사이에는 상기 전류공급저항(R4)이 연결되며 상기 제1노드(40)와 제2노드(45) 사이에는 상기 제1저항(R1)이 연결된다. 그리고 상기 제2노드(45)와 접지전원전압단(Vss) 사이에는 상기 제1트랜지스터(10)의 콜렉터와 에미터가 각각 연결되며, 또한 상기 제2트랜지스터(20)의 콜렉터는 일단이 상기 제1노드(40)에 접속된 제2저항의 타단에 연결되고 상기 트랜지스터(20)의 에미터는 일단이 접지전원전압단(Vss)에 연결된 제3저항(R3)의 타단에 연결되어있다. 그리고 상기 제1 및 제2트랜지스터(10,20)의 베이스는 상기 제2노드(45)에 공통으로 연결된다. 마지막으로, 상기 제3트랜지스터(30)의 콜렉터와 에미터는 상기 제1노드(40)와 접지전원전압단(Vss)에 각각 연결되고, 베이스는 상기 제2트랜지스터(20)의 콜렉터에 연결된다. 도면으로부터 알 수 있듯이 상기 제1노드(40)을 통하여 상기 기준전압(Vref)이 발생된다.
일반적으로, 바아폴라 트랜지스터는 음온도계수의 에미터-베이스전압()과 양온도계수의 열전압()을 가지는 특성이 있는데, BGR회로는 이러한 바아폴라 트랜지스터의 특성을 이용하므로서 동작온도와 공정변수 또는 전원전압(Vcc)이 변화에 대하여 상기 트랜지스터(10,20,30)가 안정하게 동작하여 안정된 내부기준전압(Vref)을 얻을 수 있게 되는 것이다. 그러나 실제로 상기 전류공급전압저항(R4)에 흐르는 공급전류(IR4)의 량은 하기 제(1)식과 같다.
IR4=(Vcc-Vref)/R4......................................(1)
이때, 상기 기준전압(Vref)이 일정하다고 가정하면 상기 전류공급저항(R4)에 흐르는 전류의 량(IR4)은 전원전압(Vcc)의 변화에 대하여 선형적으로 변화하는 값을 가지게 된다. 그로 인해서 상기 제1, 제2 및 제3트랜지스터(10,20,30)에 공급되는 전류량이 변화되어 각 트랜지스터의 베이스-에미터전압(VBE)과 베이스전류가 그에 따라서 변화하므로 불안정한 내부기준 전압(Vref)을 발생하게된다. 예를들면, 인가되는 전원전압(Vcc)이 증가함에 따라서 상기 공급전류(IR4)가 증가하여 상기 제1노드(40)의 전압이 증가되므로 상기 각 트랜지스터의 베이스-에미터전압(VBE) 및 베이스전류가 증가되며, 따라서 상기 내부기준전압(Vref)이 증가한다. 이때 상기 내부기준전압(Vref)이 일정한 값을 유지하기 위해서는 상기 각 트랜지스터(10,20,30)이 모두 턴-온되어야 하며, 이를 위해서는 상기 전류공급저항(R4)을 충분히 작게 설정하여 공급전류(IR4)를 증가시켜 주어야 한다. 그러나 상기 전류공급저항(R4)의 값을 지나치게 작게 설정하면 이를 흐르는 상기 공급전류(IR4)가 상기 전원전압에 따라서 심하게 변화하게 되므로 인하여 회로의 안정성을 저해하는 등의 또다른 문제점을 야기할 수 있다. 따라서, 상기 전류공급저항(R4)으로는 상당히 큰 값의 저항을 사용하여야 하는데, 그럴 경우 상기 회로가 정상적으로 동작할 수 있는 기준전압(Vref)의 클램프특성이 제5도의 특성곡선(B)에 보인 바와 같이 저하됨은 물론 상기 기준전압(Vref)의 셋-엡레벨이 높아진다. 이와 같이 기준전압(Vref)의 셋-엡레벨이 높으면 낮은 공급전원전압을 사용하는 장래의 DRAM장치 및 반도체 집적소자 등에 적용하는데 문제점이 있다.
따라서 본 발명의 목적은 BGR회로에 있어서 전원전압의 변동에 대하여 안정한 정전류를 공급하므로써 낮은 셋-업레벨을 가지는 내부기준전압을 발생하는 내부기준전압 발생회로를 제공함에 있다.
본 발명의 다른 목적은 BGR회로에 있어서 전원전압의 변동에 대하여 안정한 정전류를 공급하므로써 양호한 클램프특성을 가지는 내부기준전압 발생회로를 제공함에 있다.
상기 목적을 달성하기 위한 본 발명의 회로는 외부로부터 공급되는 전원전압(Vcc)을 상기 전원전압 보다 소정의 전압 만큼 낮은 내부기준전압으로 변환하기 위한 밴드갭 기준전압 발생회로와 상기 전원전압(Vcc)을 제공하는 전원전압단자 사이에 정전류 발생수단을 구비하여 상기 전원전압의 변동에 대하여 일정한 전류를 상기 밴드갭 기준전압 발생회로에 제공하므로서 전원전압의 변동에 대하여 안정한 내부기준전압을 발생하게 된다. 또한, 상기 정전류 수단은 CMOS를 이용하여 설계하므로써 MOS트랜지스터의 문턱전압(VT)보다 2배가 큰 전압(2VT) 이상에서 동작가능 하도록 회로의 셋-엡레벨을 낮게 형성할 수 있다.
이하, 본 발명의 여러 가지 실시예를 첨부의 도면을 참조하여 상세히 설명함에 있어서, 종래의 정전압 발생회로와 동일한 구성 및 부품에 대하여는 동일한 참조번호 및 기호를 사용하였음을 알려둔다.
제2도는 본 발명에 따른 BGR회로의 개략도이며, 제1도에 개시된 종래의 BGR회로와 비교할 때 제1도의 전류공급저항(R4)을 정전류 발생회로(50)로 대체한 것 이외의 회로구성과 동작은 종래의 BGR회로와 동일함을 이해할 수 있다. 상기 정전류 발생회로(50)는 전원전압(Vcc)과 제1노드(40) 사이에 연결되어 상기 전원전압(Vcc)의 변화에 대하여 독립적으로 동작하므로써 전원전압(Vcc)의 변화에 무관한 일정한 전류(Iout)를 상기 제1노드(40)에 제공하게 된다. 따라서 본 발명의 회로는 전원전압(Vcc) 및 온도의 변화에 대하여 안정한 내부기준전압(Vref)을 발생할 수 있게 된다.
제3도는 상기 정전류 발생회로(50)의 일실시예를 보이기 위한 회로도로써, 전원전압(Vcc)과 접지전원전압(Vss) 사이에는 제1 및 제2 MOS트랜지스터(60,62)가 직렬로 연결되며, 또한 상기 전원전압(Vcc)과 접지전원전압(Vss) 사이에는 제3 및 제4MOS트랜지스터(64,66)와 제5저항(R5)이 직렬로 연결된다. 그리고 상기 전원전압(Vcc)과 상기 제2도의 제1노드(40) 사이에는 제5MOS트랜지스터(68)가 연결된다. 위에서 제1, 제3 및 제5MOS트랜지스터는 PMOS트랜지스터로써 각 트랜지스터의 게이트단자들은 서로 공통으로 접속되어 상기 제3MOS트랜지스터(64)의 드레인단자에 연결된다.
한편 상기 제2 및 제4트랜지스터(62,66)는 NMOS트랜지스터이며, 상기 제2MOS트랜지스터(62)의 게이트는 상기 제4MOS트랜지스터(66)의 소오스에 연결되고 상기 제4MOS트랜지스터(66)의 게이트는 제2노드(70)에 연결된다.
제4도는 상기 정전류 발생회로(50)의 또다른 실시예를 보이기 위한 회로도로써, 제3도인 회로도에 MOS트랜지스터(71,72,74)를 추가로 구비한 회로도이다. 도시된 회로도에서 NMOS트랜지스터인 제6MOS트랜지스터(71)는 좁은 채널을 갖는 MOS트랜지스터로서 상기 전원전압(Vcc)과 상기 MOS트랜지스터들(60,64,68)의 게이트 공통접속점 사이에 다이오드접속된다. 또한, PMOS트랜지스터인 제7MOS트랜지스터(72)는 상기 MOS트랜지스터들(60,64,68)의 게이트 공통접속점과 상기 제3MOS트랜지스터(64)의 드레인 사이에 다이오드접속된다. 그리고 PMOS트랜지스터인 제8MOS트랜지스터(74)는 상기 제3MOS트랜지스터(64)의 드레인과 접지전원전압단 (Vss) 사이에 채널이 연결되고 게이트가 상기 제4MOS트랜지스터의 소오스와 제5저항(R5)의 접속점에 형성된 제3노드(76)에 연결된다.
그러면 위에서 설명한 본 발명에 따른 BGR회로의 구성예에 의하면 본 발명의 동작을 상세히 설명한다.
우선, 제2도에 도시된 본 발명의 BGR회로를 참조하면, 전원전압(Vcc)과 상기 제1노드(40) 사이에 상기 정전류 발생회로(50)가 연결되므로 상기 전원전압(Vcc)의 변화에 무관하게 상기 정전류 발생회로는 일정한 전류를 상기 제1노드(40)에 공급하게 된다. 따라서 본 발명의 회로는 전원전압(Vcc)의 변화에 독립적으로 작동하여 안정된 내부전원전압(Vref)을 발생하게 된다.
한편, 상기 정전류 발생회로(50)는 제3도에 도시된 것과 같이 다수의 CMOS트랜지스터를 사용하여 구성될 수 있다. 도시된 회로에서, 제5MOS트랜지스터(68)를 제외한 나머지 MOS트랜지스터들(60,62,64,66)은 모두 포화영역에서 동작하도록 회로가 설계되어 있다. 그리고 상기 제2MOS트랜지스터(62)의 게이트-소오스전압(Vgs2)이 NMOS트랜지스터의 문턱전압(VTN)으로 고정되어 있어서 상기 제5저항(R5)에 흐르는 전류(IR5)는 VTN/R5으로 일정한 값을 가지게 된다. 따라서 상기 일정한 전류(IR5)가 제2 및 제4MOS트랜지스터(64,66)를 통하여 흐르게 되면 전류미터(Current Mirror) 효과에 의하여 제5MOS트랜지스터(68)에도 상기 제3MOS트랜지스터(64)에 흐르는 전류에 대응하는 일정한 전류가 흐르게 된다. 따라서 제2도와 같이 종래의 BGR회로에서 전류공급저항(R4)를 제거하고 그 자리에 상기 정전류 발생회로(50)의 출력트랜지스터인 제5MOS트랜지스터(68)을 연결하면 전원전압에 무관한 일정한 전류가 제2도에 도시된 BGR회로의 제1노드(40)에 공급되므로 전원전압의 변동에 대하여 안정된 특성을 가지는 내부 전원전압(Vref)을 발생할 수 있다. 더욱이 상기 정전류 발생회로(50)에서 제공되는 전류는 전원전압(Vcc)의 변동에 관계없이 제2도의 트랜지스터들(10,20,30)을 턴-온시키기에 충분한 정전류이므로 제5도의 특성곡선(A)에 나타난 것과 같이 내부기준전압(Vref)의 전원전압(Vcc)의 전원전압(Vcc)에 대한 양호한 클램프 특성이 얻어짐을 용이하게 이해할 수 있을 것이다. 또한, 상기 정전류 발생회로(50)에 인가되는 전원전압(Vcc)이 2VT(여기서, VT는 MOS트랜지스터의 문턱전압)이상만 되면 상기 BGR회로는 정상적인 동작을 할 수 있게 되므로 내부전원전압(Vref)이 셋-업되는 전원전압(Vcc)을 2VT에 근접하는 값으로 낮게 설정할 수 있으므로 낮은 전원전압(Vcc)에서도 동작이 가능한 BGR회로를 구현할 수 있다.
실제로, 제2도에 도시된 종래의 BGR회로의 셋-업전압 레벨이 3V인 반면 본 발명에 따라서 구현한 BGR회로의 셋-업전압 레벨은 1.7V로 종래의 회로에 비하여 낮게 설정할 수 있었으며(제5도 참조), 이는 낮은 전원전압(Vcc) 하에서도 안정한 내부기준전압(Vref)을 제공할 수 있는 장점을 제공한다.
그런데 상기 제3도에 도시된 정전류 발생회로(50)에서 각 MOS트랜지스터들이 포화 영역에서 동작하더라도 특성이 이상적일 수 없으므로 드레인 소스간 전압이 증가하면 전류가 약간씩은 증가하게 된다. 즉 전원전압(Vcc)이 증가하면 각 트랜지스터의 드레인 소스간 전압이 증가하게 되고 각 트랜지스터의 게이트-소스간 전압도 약간씩은 증가하게 된다.
이러한 경우 상기 제4MOS트랜지스터(66)의 게이트-소오스전압(Vgs4)이 전원전압(Vcc)의 증가에 따라서 약간씩 증가하므로 상기 제5저항(R5)에 흐르는 전류(IR4)도 증가하게 되어 상기 제4MOS트랜지스터(64)의 게이트-소오스전압 (Vgs4) 및 이에 흐르는 전류 역시 전원전압(Vcc)의 증가에 따라서 증가한다. 따라서 제5MOS트랜지스터(68)에 흐르는 전류 역시 전원전압(Vcc)의 증가에 따라서 증가하게 된다. 그런데 상기 P채널 트랜지스터는 게이트-드레인전압(Vgd)이 "Vgd=0"일 경우 보다 "Vgd<0"일 때 게이트 소스간 전압변화에 대한 전류변화가 더 크므로, Vgd<0인 상기 제5MOS트랜지스터(68)는 Vgs=0인 상기 제3MOS트랜지스터(64)의 게이트-소오스전압(Vgs3)의 변화에 대하여 더 민감하다. 따라서, 상기 제5MOS트랜지스터에 흐르는 전류(Iout)는 상기 제3MOS트랜지스터(64)에 흐르는 전류 보다 더 민감하게 변동하며 그로인해 상기 전원전압(Vcc)의 변동에 의한 영향이 출력트랜지스터인 제5MOS트랜지스터에 와서는 더욱 커지게 된다.
제4도의 BGR회로는 위와 같은 단점을 해소하기 위해 제6, 제7 및 제8MOS트랜지스터(71,72,74)를 추가한 실시예이다. 제4도에 도시된 바와 같이 다른 실시예에 따른 정전류 발생회로는 제3MOS트랜지스터(64)의 게이트와 드레인 사이에 제7MOS트랜지스터(72)를 추가함으로써 상기 제3MOS트랜지스터(64)의 게이트-드레인전압 (Vgd)을 항상 상기 제7MOS트랜지스터의 문턱전압인 VTP(PMOS트랜지스터의 문턱전압)이 되도록 설정하여, 전원전압(Vcc)의 변동에 따른 상기 제1MOS트랜지스터 (60)와 제5MOS트랜지스터(68) 사이의 전압변동을 최소화한 회로이다. 앞에서 설명한 바와 같이 상기 BGR회로의 제6MOS트랜지스터(71)는 좁은 채널을 갖는 NMOS트랜지스터로서 높은 문턱전압(VT)을 갖도록 설계된다. 따라서 정상적인 동작상태에서는 턴-오프(Normally Turned Off)상태로 있으며 상기 제1 및 제3MOS트랜지스터 (60,64)의 게이트전압이 소정의 전압 이하로 낮아지면 상기 제6트랜지스터(71)가 턴온되는 동작을 한다. 그러므로 상기 제6MOS트랜지스터(71)는 상기 제1 및 제3MOS트랜지스터의 게이트전압이 소정의 레벨 이하로 떨어지는 것을 방지하기 위해서 사용됨을 알 수 있다. 또한, 상기 제7 및 제8MOS트랜지스터(72,74)의 조합은 상기 제3MOS트랜지스터(64)의 게이트-드레인전압(Vgd)을 전원전압(Vcc)의 변동에 대하여 일정한 전압(VTP)으로 유지시키기 위한 것이다. 따라서 상기 제8MOS트랜지스터(74)의 채널폭은 본 발명의 BGR회로가 동작하는데 영향을 주지않을 정도로 충분히 넓게 설계되어야 함을 당해 기술분야에 통상의 지식을 가진자라면 용이하게 이해할 수 있을 것이다.
본 명세서에는 전원전압의 변동에 대하여 안정한 내부전원전압을 발생하는 BGR회로를 위하여 전력소모가 적고 설계가 용이한 CMOS로 구성된 정전류 발생회로 만을 예를들어 그 구성을 설명하였다. 그러나 상기 정전류 발생회로는 다른 소자, 예를들면 바이폴라 트랜지스터 또는 바이폴라 트랜지스터 또는 바이폴라 트랜지스터와 재너다이오드의 조합에 의한 회로를 사용하여 구현할 수도 있을 것이다.
상술한 바와 같이 본 발명의 BGR회로는 전원전압단자와 상기 BGR회로 사이에 정전류회로를 추가하여 BGR회로에 인가되는 전류를 일정하게 하므로써 전원전압의 변동에 대하여 안정한 내부전원전압을 발생할 수도 있는 장점이 있다. 또한 본 발명은 상기 정전류 발생회로로부터 BGR회로내의 바이폴라 트랜지스터들을 구동하기에 충분한 량의 전류가 일정하게 공급되므로 상기 내부전원전압의 셋-업레벨을 낮게 설정할 수 있으며, 그로인해 낮은 전원전압에서도 안정하게 작동할 수 있는 BGR회로를 제공할 수 있다. 따라서 본 발명의 BGR회로는 낮은 전원전압을 사용하는 메모리소자 또는 기타 반도체 집적회로에 적용이 용이한 장점이 있다.

Claims (24)

  1. 외부로부터 공급되는 전원전압(Vcc)을 상기 전원전압 보다 소정의 전압 만큼 낮은 내부기준전압으로 변환하기 위한 전원전합 변환수단을 구비하는 내부기준전압 (Vref) 발생회로에 있어서, 상기 전원전압(Vcc)을 제공하는 전원전압단자와, 상기 전원전압단자와 상기 전원전압 변환수단 사이에 연결되어 상기 전원전압 변환수단에 일정한 전류를 제공하기 위한 정전류 발생수단(50)을 구비하여 상기 전원전압(Vcc)의 변동에 대하여 일정한 전류를 상기 전원전압 변환수단에 제공하므로써 전원전압의 변동에 대하여 안정한 특성을 갖는 내부기준전압 발생회로.
  2. 제1항에 있어서, 상기 정전류 발생수단(50)이 소정의 기준전압을 발생하는 기준전압 발생수단과, 상기 전원전압단자와 상기 전원전압 변환수단 사이에 연결되어 상기 기준전압에 상응하는 정전류를 상기 전원전압 변환수단에 제공하기 위한 정전류수단(68)을 구비함을 특징으로 하는 내부기준전압 발생회로.
  3. 제2항에 있어서, 상기 기준전압 발생수단이 채널의 일단이 상기 전원전압단자에 연결되며 상기 채널의 타단이 제1접속노드(70)에 연결된 제1채널도전형의 제1MOS트랜지스터(60)와, 채널이 상기 제1접속노드(70)와 접지전원전압단자 사이에 연결되며 게이트가 제2접속노드(76)에 연결된 제2채널도전형의 제2MOS트랜지스터(62)와, 채널의 일단이 상기 전원전압단자에 연결되며 상기 채널의 타단이 자신의 게이트 및 상기 제1MOS트랜지스터의 게이트돠 공통으로 접속된 상기 제1채널도전형의 제3MOS트랜지스터(64)와, 상기 제1접속노드(70)에 게이트가 연결되며 채널이 상기 제1MOS트랜지스터의 게이트와 상기 제3MOS트랜지스터의 게이트와의 공통접속점과 상기 제2접속노드(76) 사이에 연결된 상기 제2채널도전형의 제4MOS트랜지스터(66)와, 상기 제2접속노드(76)와 상기 접지전원전압단자 사이에 연결된 저항수단(R5)을 구비함을 특징으로 하는 내부기준전압 발생회로.
  4. 제2항에 있어서, 상기 기준전압 발생수단이 채널의 일단이 상기 전원전압단자에 연결되며 상기 채널의 타단이 제1접속노드(70)에 연결된 제1채널도전형의 제1MOS트랜지스터(60)와, 채널이 상기 제1접속노드(70)와 접지전원전압단자 사이에 연결되며 게이트가 제2접속노드(76)에 연결된 제2채널도전형의 제2MOS트랜지스터(62)와, 채널의 일단이 상기 전원전압단자에 연결되며 게이트가 상기 제1MOS트랜지스터의 게이트와 공통으로 접속된 상기 제1채널도전형의 제3MOS트랜지스터(64)와, 상기 제1접속노드(70)에 게이트가 연결되며 채널이 상기 제3MOS트랜지스터(64)의 채널의 타단과 상기 제2접속노드(76) 사이에 연결된 상기 제2채널도전형의 제4MOS트랜지스터(66)와, 상기 제2접속노드(76)와 상기 접지전원전압단자 사이에 연결된 저항수단(R5)과, 상기 전원전압단자와 상기 제1 및 제3MOS트랜지스터의 게이트 공통접속점 사이에 다이오드 접속된 상기 제2채널도전형의 제5MOS트랜지스터(71)와, 상기 제1 및 제3MOS트랜지스터의 게이트 공통접속점과 상기 제3 및 제4MOS트랜지스터의 채널접속점 사이에 다이오드접속되어 상기 제3MOS트랜지스터의 채널 바이어스전압을 MOS트랜지스터와 문턱전압으로 일정하게 유지하기 위한 상기 제1채널도전형의 제6MOS트랜지스터(72)와, 채널이 상기 제3 및 제4MOS트랜지스터의 채널접속점과 상기 접지전원전압 사이에 연결되며 게이트가 상기 제2접속노드(76)에 연결된 상기 제1채널도전형의 제7MOS트랜지스터(74)를 구비함을 특징으로 하는 내부기준전압 발생회로.
  5. 제3 또는 4항에 있어서, 상기 정전류수단(68)은 채널이 상기 전원전압단자와 상기 전원전압 변환수단 사이에 연결되며 게이트가 상기 제3MOS트랜지스터(64)의 게이트에 연결된 상기 제1채널도전형의 제8MOS트랜지스터(68)임을 특징으로 하는 내부기준전압 발생회로.
  6. 제4항에 있어서, 상기 제5MOS트랜지스터(71)는 정상동작상태에서 턴-오프 되기에 충분할 정도로 좁은채널을 가짐을 특징으로 하는 내부기준전압 발생회로.
  7. 제4항에 있어서, 상기 제7MOS트랜지스터(74)의 채널폭은 상기 제1 내지 제6MOS트랜지스터의 채널폭 보다 상대적으로 넓음을 특징으로 하는 내부 기준전압 발생회로.
  8. 제3 또는 제4항에 있어서, 상기 기준전압 발생수단은 MOS트랜지스터의 2배의 문턱전압(2VT)에서 동작점이 셋-업됨을 특징으로 하는 내부기준전압 발생회로.
  9. 소정의 내부기준전압을 발생하기 위한 내부기준전압(Vref) 발생회로에 있어서, 외부로부터 공급되는 전원전압(Vcc)을 입력하는 전원전압단자와, 상기 전원전압을 소정의 전원 만큼 낮은 상기 내부기준전압(Vref)으로 변환하기 위한 전원전압 변환수단과, 상기 전원전압단자와 상기 전원전압 변환수단 사이에 연결되어 상기 전원전압 변환수단에 일정한 전류를 제공하기 위한 정전류 발생수단(50)을 구비하여 상기 전원전압(Vcc)의 변동에 대하여 일정한 전류를 상기 전원전압 변환수단에 제공하므로써 상기 전원전압의 변동에 대하여 안정한 특성을 갖는 내부기준전압 발생회로.
  10. 제9항에 있어서, 상기 정전류 발생수단(50)이 소정의 기준전압을 발생하는 기준전압 발생수단과, 상기 전원전압단자와 상기 전원전압 변환수단 사이에 연결되어 상기 기준전압에 상응하는 상기 정전류를 상기 전원전압 변환수단에 제공하기 위한 정전류수단(68)을 구비함을 특징으로 하는 내부기준전압 발생회로.
  11. 제10항에 있어서, 상기 기준전압 발생수단이 채널의 일단이 상기 전원전압단자에 연결되며 상기 채널의 타단이 제1접속노드(70)에 연결된 제1채널도전형의 제1MOS트랜지스터(60)와, 채널이 상기 제1접속노드(70)와 접지전원전압단자 사이에 연결되며 게이트가 제2접속노드(76)에 연결된 제2채널도전형의 제2MOS트랜지스터(62)와, 채널의 일단이 상기 전원전압단자에 연결되며 상기 채널의 타단이 자신의 게이트 및 상기 제1MOS트랜지스터의 게이트와 공통으로 접속된 상기 제1채널도전형의 제3MOS트랜지스터(64)와, 상기 제1접속노드(70)에 게이트가 연결되며 채널이 상기 제1MOS트랜지스터의 게이트와 상기 제3MOS트랜지스터의 게이트와의 공통접속점과 상기 제2접속노드(76) 사이에 연결된 상기 제2채널도전형의 제4MOS트랜지스터(66)와, 상기 제2접속노드(76)와 상기 접지전원전압단자 사이에 연결된 저항수단(R5)을 구비함을 특징으로 하는 내부기준전압 발생회로.
  12. 제11항에 있어서, 상기 제3MOS트랜지스터의 채널바이어스전압을 MOS트랜지스터의 문턱전압(VT)으로 유지시키기 위한 바이어스수단을 더 구비함을 특징으로 하는 내부기준전압 발생회로.
  13. 제12항에 있어서, 상기 바이어스수단은 상기 제3MOS트랜지스터의 게이트와 상기 제3 및 제4MOS트랜지스터의 채널접속점 사이에 타이오드접속된 상기 제1채널도전형의 MOS트랜지스터임을 특징으로 하는 내부기준전압 발생회로.
  14. 제11항에 있어서, 상기 전원전압과 제3MOS트랜지스터의 게이트전압과의 차전압을 소정레벨 이하로 유지하기 위한 전압유지수단(71)을 더 구비함을 특징으로 하는 내부기준전압 발생회로.
  15. 제14항에 있어서, 상기 전압유지수단(71)이 정상동작상태에서 턴-오프되기에 충분할 정도로 채널의 폭이 좁은 상기 제2채널도전형의 MOS트랜지스터임을 특징으로 하는 내부기준전압 발생회로.
  16. 제10항에 있어서, 상기 정전류수단(68)은 채널이 상기 전원전압단자와 상기 전원전압 변환수단 사이에 연결되며 게이트가 상기 제3MOS트랜지스터(64)의 게이트에 연결된 상기 제1채널도전형의 제8MOS트랜지스터(68)임을 특징으로 하는 내부기준전압 발생회로.
  17. 제9항에 있어서, 상기 전원전압 변환수단은 바이폴라 트랜지스터의 베이스-에미터전압을 이용하여 상기 내부기준전압을 발생하는 밴드갭 기준전압 발생회로임을 특징으로 하는 내부기준전압 발생회로.
  18. 외부로부터 공급되는 전원전압 보다 소정의 레벨 만큼 낮은 내부기준전압을 발생하는 기준전압단자와, 상기 기준전압단자에 일단이 각각 연결된 제1 및 제2저항(R1,R2)과, 상기 제1 및 제2저항의 타단에 컬렉터가 각각 연결되고 베이스가 서로 공통접속되며 각 에미터가 접지전원전압단자에 연결된 제1 및 제2트랜지스터(10,20)와, 상기 제2트랜지스터의 에미터와 상기 접지전원전압단자 사이에 연결된 제3저항(R3)과, 상기 기준전압단자와, 상기 접지전원전압단자에 콜렉터와 에미터가 각각 연결된 제3트랜지스터를 가지는 밴드갭 기준전압 발생회로를 구비한 내부기준전압 발생회로에 있어서, 상기 전원전압(Vcc)을 제공하는 전원전압단자와, 상기 전원전압단자와 상기 기준전압단자 사이에 연결되어 상기 밴드갭 기준전압 발생회로에 일정한 전류를 제공하기 위한 정전류 발생수단(50)을 구비하여 상기 전원전압(Vcc)의 변동에 대하여 일정한 전류를 상기 밴드갭 기준전압 발생회로에 제공하므로써 전원전압의 변동에 대하여 안정한 특성을 갖는 내부기준전압 발생회로.
  19. 제18항에 있어서, 상기 정전류 발생수단(50)이 소정의 기준전압을 발생하는 기준전압 발생수단과, 상기 전원전압단자와 상기 전원전압 변환수단 사이에 연결되어 상기 제1기준전압에 상응하는 상기 정전류를 상기 전원전압 변환수단에 제공하기 위한 정전류수단(68)을 구비함을 특징으로 하는 내부기준전압 발생회로.
  20. 제19항에 있어서, 상기 기준전압 발생수단이 채널의 일단이 상기 전원전압단자에 연결되며 상기 채널의 타단이 제1접속노드(70)에 연결된 제1채널도전형의 제1MOS트랜지스터(60)와, 채널이 상기 제1접속노드(70)와 접지전원전압단자 사이에 연결되며 게이트가 제2접속노드(76)에 연결된 제2채널도전형의 제2MOS트랜지스터(62)와, 채널의 일단이 상기 전원전압단자에 연결되며 상기 채널의 타단이 자신의 게이트 및 상기 제1MOS트랜지스터의 게이트와 공통으로 접속된 상기 제1채널도전형의 제3MOS트랜지스터(64)와, 상기 제1접속노드(70)에 게이트가 연결되며 채널이 상기 제1MOS트랜지스터의 게이트와 상기 제3MOS트랜지스터의 게이트와의 공통접속점과 상기 제2접속노드(76) 사이에 연결된 상기 제2채널도전형의 제4MOS트랜지스터(66)와, 상기 제2접속노드(76)와 상기 접지전압단자 사이에 연결된 저항수단(R5)을 구비함을 특징으로 하는 내부기준전압 발생회로.
  21. 제19항에 있어서, 상기 기준전압 발생수단이 채널의 일단이 상기 전원전압단자에 연결되며 상기 채널의 타단이 제1접속노드(70)에 연결된 제1채널도전형의 제1MOS트랜지스터(60)와, 채널이 상기 제1접속노드(70)와 접지전원전압단자 사이에 연결되며 게이트가 제2접속노드(76)에 연결된 제2채널도전형의 제2MOS트랜지스터(62)와, 채널의 일단이 상기 전원전압단자에 연결되며 게이트가 상기 제1MOS트랜지스터의 게이트와 공통으로 접속된 상기 제1채널도전형의 제3MOS트랜지스터(64)와, 상기 제1접속노드(70)에 게이트가 연결되며 채널이 상기 상기 제3MOS트랜지스터(64)의 채널의 타단과 상기 제2접속노드(76) 사이에 연결된 상기 제2채널도전형의 제4MOS트랜지스터(66)와, 상기 제2접속노드(76)와 상기 접지전원전압단자 사이에 연결된 저항수단(R5)과, 상기 전원전압단자와 상기 제1 및 제3MOS트랜지스터의 게이트 공통접속점 사이에 다이오드 접속된 상기 제2채널도전형의 제5MOS트랜지스터(71)와, 상기 제1 및 제3MOS트랜지스터의 게이트 공통접속점과 상기 제3 및 제4MOS트랜지스터의 채널접속점 사이에 다이오드접속되어 상기 제3MOS트랜지스터의 채널 바이어스전압을 MOS트랜지스터와 문턱전압으로 일정하게 유지하기 위한 상기 제1채널도전형의 제6MOS트랜지스터(72)와, 채널이 상기 제3 및 제4MOS트랜지스터의 채널접속점과 상기 접지전원전압 사이에 연결되며 게이트가 상기 제2접속노드(76)에 연결된 상기 제1채널도전형의 제7MOS트랜지스터(74)를 구비함을 특징으로 하는 내부기준전압 발생회로.
  22. 제20 또는 제21항에 있어서, 상기 정전류수단(68)은 채널이 상기 전원전압단자와 상기 전원전압변환수단 사이에 연결되며 게이트가 상기 제3MOS트랜지스터(64)의 게이트에 연결된 상기 제1채널도전형의 제8MOS트랜지스터(68)임을 특징으로 하는 내부기준전압 발생회로.
  23. 제21항에 있어서, 상기 제5MOS트랜지스터(71)는 정상동작상태에서 턴-오프되기에 충분할 정도로 좁은 채널을 가짐을 특징으로 하는 내부기준전압 발생회로.
  24. 제21항에 있어서, 상기 제7MOS트랜지스터(74)의 채널폭은 상기 제1 내지 제6MOS트랜지스터의 채널폭 보다 상대적으로 넓음을 특징으로 하는 내부기준전압 발생회로.
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