JPH11272345A - 基準電圧発生回路 - Google Patents
基準電圧発生回路Info
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- JPH11272345A JPH11272345A JP7789898A JP7789898A JPH11272345A JP H11272345 A JPH11272345 A JP H11272345A JP 7789898 A JP7789898 A JP 7789898A JP 7789898 A JP7789898 A JP 7789898A JP H11272345 A JPH11272345 A JP H11272345A
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Abstract
(57)【要約】
【目的】チップ面積を増大しないで幅広い電源電圧範囲
で使用でき、出力電圧精度が高いバンドギャップ型基準
電圧発生回路を提供する。 【解決手段】 第１のカレントミラーＣＭ１の出力側の
トランジスタを成す基準電圧発生回路の出力トランジス
タＰ３のソース・ドレイン間の電圧を一定に保つソース
・ドレイン間電圧制御手段を設ける。ソース・ドレイン
間電圧制御部は、ｐ型トランジスタＰ４〜Ｐ６から成る
第１のソース・ドレイン電圧制御回路Ｖｓｄ１、及び、
ｎ型トランジスタＮ３，Ｎ４から成る第２のソース・ド
レイン電圧制御回路Ｖｓｄ２から構成される。
で使用でき、出力電圧精度が高いバンドギャップ型基準
電圧発生回路を提供する。 【解決手段】 第１のカレントミラーＣＭ１の出力側の
トランジスタを成す基準電圧発生回路の出力トランジス
タＰ３のソース・ドレイン間の電圧を一定に保つソース
・ドレイン間電圧制御手段を設ける。ソース・ドレイン
間電圧制御部は、ｐ型トランジスタＰ４〜Ｐ６から成る
第１のソース・ドレイン電圧制御回路Ｖｓｄ１、及び、
ｎ型トランジスタＮ３，Ｎ４から成る第２のソース・ド
レイン電圧制御回路Ｖｓｄ２から構成される。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の基準
電圧発生回路に関し、特に、広い電源電圧範囲で安定し
た出力電圧を得る基準電圧発生回路に関する。
電圧発生回路に関し、特に、広い電源電圧範囲で安定し
た出力電圧を得る基準電圧発生回路に関する。
【０００２】基準電圧発生回路は、回路動作や半導体特
性の安定化を図るために各種半導体装置に設けられてい
る。例えば、不揮発性メモリでは、電源電圧より高い電
圧や負電圧が必要なため、メモリ内部に昇圧回路を有
し、電圧安定化回路で一定の電圧を出力している。この
電圧安定化回路に、参照電圧として前記基準電圧発生回
路が使用されている。
性の安定化を図るために各種半導体装置に設けられてい
る。例えば、不揮発性メモリでは、電源電圧より高い電
圧や負電圧が必要なため、メモリ内部に昇圧回路を有
し、電圧安定化回路で一定の電圧を出力している。この
電圧安定化回路に、参照電圧として前記基準電圧発生回
路が使用されている。
【０００３】不揮発メモリでは、基準電圧発生回路の出
力電圧が変動すると、電圧安定化回路でその変動が増幅
され、電圧安定化回路の出力電圧が大きく変動する。電
圧安定化回路の出力電圧は、例えばフローティングゲー
トに注入する電子量を決定しており、出力電圧が低下す
ると電子注入量が減少し、記憶保持特性に影響を及ぼ
す。つまり、基準電圧発生回路の出力電圧の変動は、不
揮発メモリの信頼性を低下させる。
力電圧が変動すると、電圧安定化回路でその変動が増幅
され、電圧安定化回路の出力電圧が大きく変動する。電
圧安定化回路の出力電圧は、例えばフローティングゲー
トに注入する電子量を決定しており、出力電圧が低下す
ると電子注入量が減少し、記憶保持特性に影響を及ぼ
す。つまり、基準電圧発生回路の出力電圧の変動は、不
揮発メモリの信頼性を低下させる。
【０００４】また、基準電圧発生回路は、各種半導体装
置の内部回路の電流量を決定している。このため、基準
電圧発生回路の出力電圧の変動は、半導体装置全体の消
費電流を大きく変動させる。ここで、消費電流が半導体
装置の製品規格を外れるものは不良となるため、基準電
圧発生回路の出力電圧の変動は、半導体装置の歩留まり
を低下させる要因となる。
置の内部回路の電流量を決定している。このため、基準
電圧発生回路の出力電圧の変動は、半導体装置全体の消
費電流を大きく変動させる。ここで、消費電流が半導体
装置の製品規格を外れるものは不良となるため、基準電
圧発生回路の出力電圧の変動は、半導体装置の歩留まり
を低下させる要因となる。
【０００５】図６は、従来のバンドギャップ型基準電圧
発生回路の構成を示す回路図である。基準電圧発生回路
は、ｐ型トランジスタＰ１、Ｐ２及びＰ３を含み、Ｐ２
をレファレンス側とする第１のカレントミラー回路ＣＭ
１と、夫々がトランジスタＰ１及びＰ２と直列に接続さ
れるｎ型トランジスタＮ１及びＮ２を含み、Ｎ１をレフ
ァレンス側とする第２のカレントミラー回路ＣＭ４と、
トランジスタＰ１及びＮ１と直列に接続されるダイオー
ドＤ１と、トランジスタＰ２及びＮ２と直列に接続され
る抵抗Ｒ１及びダイオードＤ２と、トランジスタＰ３と
直列に接続される抵抗Ｒ２及びダイオードＤ３とを有す
る。
発生回路の構成を示す回路図である。基準電圧発生回路
は、ｐ型トランジスタＰ１、Ｐ２及びＰ３を含み、Ｐ２
をレファレンス側とする第１のカレントミラー回路ＣＭ
１と、夫々がトランジスタＰ１及びＰ２と直列に接続さ
れるｎ型トランジスタＮ１及びＮ２を含み、Ｎ１をレフ
ァレンス側とする第２のカレントミラー回路ＣＭ４と、
トランジスタＰ１及びＮ１と直列に接続されるダイオー
ドＤ１と、トランジスタＰ２及びＮ２と直列に接続され
る抵抗Ｒ１及びダイオードＤ２と、トランジスタＰ３と
直列に接続される抵抗Ｒ２及びダイオードＤ３とを有す
る。
【０００６】トランジスタＰ１、Ｐ２及びＰ３は同じデ
ィメンションを有し、また、トランジスタＮ１及びＮ２
は同じディメンションを有する。抵抗Ｒ２はトランジス
タＰ３から出力される電流Ｉｏと、抵抗値によって出力
電圧Ｖｏｕｔを決定する。ダイオードＤ２、Ｄ３はダイ
オードＤ１を複数個（Ｎ個）並列に接続している。
ィメンションを有し、また、トランジスタＮ１及びＮ２
は同じディメンションを有する。抵抗Ｒ２はトランジス
タＰ３から出力される電流Ｉｏと、抵抗値によって出力
電圧Ｖｏｕｔを決定する。ダイオードＤ２、Ｄ３はダイ
オードＤ１を複数個（Ｎ個）並列に接続している。
【０００７】トランジスタＰ１とＰ２は、ソースが電源
Ｖｄｄに接続され且つゲートが共通に接続されているの
で、双方のドレイン電流は等しく、同じゲート・ソース
間電圧を有する。次に、トランジスタＮ１及びＮ２のゲ
ートが共通に接続されているので、ゲート電位は同じに
なる。また、トランジスタＮ１とＮ２とは同じ大きさで
あるとすると、そのしきい値電圧も同じであるので、ト
ランジスタＮ１とＮ２のソース電位も同じになる。従っ
て、 R1(I0+(kT/q)ln(I0/ISD2) = (kT/q)ln(I0/ISD1) が成立する。ここで、Ｉ０はトランジスタＰ１、Ｐ２及
びＰ３を流れる電流、ＩＳＤ２及びＩＳＤ１は夫々ダイ
オードＤ２及びＤ１の飽和電流、Ｔは絶対温度、ｋはボ
ルツマン定数、ｑは電子の電荷量、χ＝Ｒ２／Ｒ１、Ｎ
はダイオードＤ１の個数である。これから、 Ｉｏ＝（１／Ｒ１）×（ｋＴ／ｑ）×ｌｎＮ ―――（１） が得られる。また、出力電圧Ｖｏｕｔは： Ｖｏｕｔ＝χ×Ｒ１×Ｉｏ＋（ｋＴ／ｑ）・ｌｎ（Ｉｏ
／Ｎ・ＩＳＤ１） であるから、Ｖｏｕｔは Ｖｏｕｔ＝（ｋＴ／ｑ）・［（χ−１）ｌｎＮ＋ｌｎ｛（ｋＴ／ｑ）／（Ｒ１・ ＩＳＤ１）｝＋ｌｎ（ｌｎＮ）｝］―――――（２） で得られる。
Ｖｄｄに接続され且つゲートが共通に接続されているの
で、双方のドレイン電流は等しく、同じゲート・ソース
間電圧を有する。次に、トランジスタＮ１及びＮ２のゲ
ートが共通に接続されているので、ゲート電位は同じに
なる。また、トランジスタＮ１とＮ２とは同じ大きさで
あるとすると、そのしきい値電圧も同じであるので、ト
ランジスタＮ１とＮ２のソース電位も同じになる。従っ
て、 R1(I0+(kT/q)ln(I0/ISD2) = (kT/q)ln(I0/ISD1) が成立する。ここで、Ｉ０はトランジスタＰ１、Ｐ２及
びＰ３を流れる電流、ＩＳＤ２及びＩＳＤ１は夫々ダイ
オードＤ２及びＤ１の飽和電流、Ｔは絶対温度、ｋはボ
ルツマン定数、ｑは電子の電荷量、χ＝Ｒ２／Ｒ１、Ｎ
はダイオードＤ１の個数である。これから、 Ｉｏ＝（１／Ｒ１）×（ｋＴ／ｑ）×ｌｎＮ ―――（１） が得られる。また、出力電圧Ｖｏｕｔは： Ｖｏｕｔ＝χ×Ｒ１×Ｉｏ＋（ｋＴ／ｑ）・ｌｎ（Ｉｏ
／Ｎ・ＩＳＤ１） であるから、Ｖｏｕｔは Ｖｏｕｔ＝（ｋＴ／ｑ）・［（χ−１）ｌｎＮ＋ｌｎ｛（ｋＴ／ｑ）／（Ｒ１・ ＩＳＤ１）｝＋ｌｎ（ｌｎＮ）｝］―――――（２） で得られる。
【０００８】トランジスタＰ１、Ｐ２及びＰ３の各ドレ
インのノードをノードＡ、Ｂ及びＣとすると、ノードＡ
の電位はトランジスタＮ１のしきい値電圧Ｖｔｎとダイ
オードＤ１の順方向電圧降下ＶＤ１の和、ノードＢの電
位は電源電圧Ｖｄｄからｐ型トランジスタＰ２のしきい
値電圧Ｖｔｐを減じた値、ノードＣの電位は式（２）で
示されるＶｏｕｔである。
インのノードをノードＡ、Ｂ及びＣとすると、ノードＡ
の電位はトランジスタＮ１のしきい値電圧Ｖｔｎとダイ
オードＤ１の順方向電圧降下ＶＤ１の和、ノードＢの電
位は電源電圧Ｖｄｄからｐ型トランジスタＰ２のしきい
値電圧Ｖｔｐを減じた値、ノードＣの電位は式（２）で
示されるＶｏｕｔである。
【０００９】ここで、基準電圧発生回路の電源電圧Ｖｄ
ｄが変化しても、トランジスタＮ１及びＰ２のソース・
ドレイン間電圧はほとんど変化しない。しかし、トラン
ジスタＰ１及びＰ３、並びに、トランジスタＮ２のソー
ス・ドレイン間の電圧Ｖｓｄは電源電圧Ｖｄｄの変動と
ともに変動する。つまり、上記カレントミラー回路の各
電流路の電流Ｉ０及び出力電圧Ｖｏｕｔは電源電圧と共
に変動する。前記の通り、基準電圧の変動は、半導体装
置に種々の不具合を招くので、基準電圧発生回路の出力
変動は低く抑える要請がある。
ｄが変化しても、トランジスタＮ１及びＰ２のソース・
ドレイン間電圧はほとんど変化しない。しかし、トラン
ジスタＰ１及びＰ３、並びに、トランジスタＮ２のソー
ス・ドレイン間の電圧Ｖｓｄは電源電圧Ｖｄｄの変動と
ともに変動する。つまり、上記カレントミラー回路の各
電流路の電流Ｉ０及び出力電圧Ｖｏｕｔは電源電圧と共
に変動する。前記の通り、基準電圧の変動は、半導体装
置に種々の不具合を招くので、基準電圧発生回路の出力
変動は低く抑える要請がある。
【００１０】図７は、一般的なトランジスタの電圧−電
流特性を示すグラフで、ゲート・ソース間電圧Ｖｇｓを
固定し、縦軸にドレイン電流Ｉｄを、横軸にソース・ド
レイン間電圧Ｖｓｄをとっている。トランジスタでは、
ゲート・ソース間電圧Ｖｇｓが一定で、ソース・ドレイ
ン間電圧Ｖｓｄが増加すると、ドレイン電流Ｉｄは増加
し、その増加量はＭＯＳトランジスタのチャンネル長
（ソース・ドレイン間の間隔）Ｌが細い（小さい）ほど
大きくなる。これは、チャンネル長Ｌが細いほど、空乏
層が延びたときの影響を大きく受けるためである。
流特性を示すグラフで、ゲート・ソース間電圧Ｖｇｓを
固定し、縦軸にドレイン電流Ｉｄを、横軸にソース・ド
レイン間電圧Ｖｓｄをとっている。トランジスタでは、
ゲート・ソース間電圧Ｖｇｓが一定で、ソース・ドレイ
ン間電圧Ｖｓｄが増加すると、ドレイン電流Ｉｄは増加
し、その増加量はＭＯＳトランジスタのチャンネル長
（ソース・ドレイン間の間隔）Ｌが細い（小さい）ほど
大きくなる。これは、チャンネル長Ｌが細いほど、空乏
層が延びたときの影響を大きく受けるためである。
【００１１】図８は、基準電圧発生部５２の電源電圧Ｖ
ｄｄ１が変動した場合のドレイン電流の変動を示すグラ
フである。トランジスタＮ１、Ｎ２によって出力電流Ｉ
２が決まると、ダイオード接続されているトランジスタ
Ｐ２のソース・ドレイン間電圧Ｖｓｄが決まる。このと
き、トランジスタＰ３のゲート電圧も定まる。電源電圧
が変動すると、トランジスタＰ３のソース・ドレイン間
電圧Ｖｓｄが増加し、チャンネル長Ｌが細ければ、流れ
る電流はＩ２からＩ３に大きく変化する。
ｄｄ１が変動した場合のドレイン電流の変動を示すグラ
フである。トランジスタＮ１、Ｎ２によって出力電流Ｉ
２が決まると、ダイオード接続されているトランジスタ
Ｐ２のソース・ドレイン間電圧Ｖｓｄが決まる。このと
き、トランジスタＰ３のゲート電圧も定まる。電源電圧
が変動すると、トランジスタＰ３のソース・ドレイン間
電圧Ｖｓｄが増加し、チャンネル長Ｌが細ければ、流れ
る電流はＩ２からＩ３に大きく変化する。
【００１２】
【発明が解決しようとする課題】基準電圧発生回路で、
電源電圧の変動に伴う出力電流の変動を低く抑えるに
は、図７に示すようにチャンネル長Ｌを太くすればよ
い。しかし、チャンネル長Ｌを太くした場合には、同一
の相互コンダクタンスを得るためには大きなチャンネル
幅Ｗを必要とし、チップ面積の増大を招くという問題が
ある。
電源電圧の変動に伴う出力電流の変動を低く抑えるに
は、図７に示すようにチャンネル長Ｌを太くすればよ
い。しかし、チャンネル長Ｌを太くした場合には、同一
の相互コンダクタンスを得るためには大きなチャンネル
幅Ｗを必要とし、チップ面積の増大を招くという問題が
ある。
【００１３】本発明の目的は、上記に鑑み、チップ面積
の増大を伴うことなく、幅広い電源電圧範囲で高い精度
の出力電圧を発生する基準電圧発生回路を提供すること
にある。
の増大を伴うことなく、幅広い電源電圧範囲で高い精度
の出力電圧を発生する基準電圧発生回路を提供すること
にある。
【００１４】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明の基準電圧発生回路は、第１の視点におい
て、第１のカレントミラー回路の出力側トランジスタの
ソース・ドレイン間の電圧を一定に保つソース・ドレイ
ン電圧制御手段を設けたことを特徴とする。
めに、本発明の基準電圧発生回路は、第１の視点におい
て、第１のカレントミラー回路の出力側トランジスタの
ソース・ドレイン間の電圧を一定に保つソース・ドレイ
ン電圧制御手段を設けたことを特徴とする。
【００１５】本発明の基準電圧発生回路では、ソース・
ドレイン間の電圧を一定に保つソース・ドレイン電圧制
御手段を設けたことにより、電源電圧が変動しても出力
トランジスタのドレイン電圧をソース電圧より一定電圧
低い電圧に制御でき、精度が高い基準電圧が得られる。
ドレイン間の電圧を一定に保つソース・ドレイン電圧制
御手段を設けたことにより、電源電圧が変動しても出力
トランジスタのドレイン電圧をソース電圧より一定電圧
低い電圧に制御でき、精度が高い基準電圧が得られる。
【００１６】本発明の基準電圧発生回路における前記ソ
ース・ドレイン電圧制御手段は、前記第１のカレントミ
ラー回路の出力側トランジスタのドレイン電圧を一定に
制御するドレイン電圧制御手段とすることができ、或い
は、第１のカレントミラー回路の出力側トランジスタの
ソース電圧を一定に制御するソース電圧リミッタ手段と
することもでき、いずれも本発明の効果が得られる。
ース・ドレイン電圧制御手段は、前記第１のカレントミ
ラー回路の出力側トランジスタのドレイン電圧を一定に
制御するドレイン電圧制御手段とすることができ、或い
は、第１のカレントミラー回路の出力側トランジスタの
ソース電圧を一定に制御するソース電圧リミッタ手段と
することもでき、いずれも本発明の効果が得られる。
【００１７】ここで、前記ソース電圧リミッタ手段が、
ソースが抵抗を介して第１の電源に接続される第１のｎ
型トランジスタとソースが前記第１の電源に接続される
第２のｎ型トランジスタとを有する第２のカレントミラ
ー回路と、ドレインを介して相互に直列に接続され、前
記第１のｎ型トランジスタのドレインとグランドとの間
に挿入されるｐ型トランジスタ及びｎ型トランジスタと
を備え、該ｐ型及びｎ型トランジスタのドレイン及びゲ
ートが共通に接続されており、前記第２のｎ型トランジ
スタのドレインが前記第１のカレントミラー回路の出力
側トランジスタのソースに接続されるとすることが出来
る。この場合、ソース電圧リミッタ手段は、従来の基準
電圧発生回路に付加することで構成できる。
ソースが抵抗を介して第１の電源に接続される第１のｎ
型トランジスタとソースが前記第１の電源に接続される
第２のｎ型トランジスタとを有する第２のカレントミラ
ー回路と、ドレインを介して相互に直列に接続され、前
記第１のｎ型トランジスタのドレインとグランドとの間
に挿入されるｐ型トランジスタ及びｎ型トランジスタと
を備え、該ｐ型及びｎ型トランジスタのドレイン及びゲ
ートが共通に接続されており、前記第２のｎ型トランジ
スタのドレインが前記第１のカレントミラー回路の出力
側トランジスタのソースに接続されるとすることが出来
る。この場合、ソース電圧リミッタ手段は、従来の基準
電圧発生回路に付加することで構成できる。
【００１８】本発明の基準電圧発生回路は、第２の視点
において、夫々のソースが第１の電源に接続される第１
〜第３のｐ型トランジスタから成り、前記第２のｐ型ト
ランジスタがレファレンス側を前記第１及び第３のｐ型
トランジスタが出力側を夫々構成する第１のカレントミ
ラーと、ソースが前記第１〜第３のｐ型トランジスタの
対応するドレインに夫々接続され、ゲートが共通に接続
される第４〜第６のｐ型トランジスタから成り、前記第
５のｐ型トランジスタのドレインがゲートに接続される
第１のソース・ドレイン電圧制御回路と、ドレインが前
記第４及び第５のｐ型トランジスタの対応するドレイン
に夫々接続され、ゲートが共通に接続される第１及び第
２のｎ型トランジスタから成り、前記第１のｎ型トラン
ジスタのドレインがゲートに接続される第２のソース・
ドレイン電圧制御回路と、ドレインが前記第１及び第２
のｎ型トランジスタの対応するソースに夫々接続される
第３及び第４のｎ型トランジスタから成り、該第１及び
第２のｎ型トランジスタが夫々レファレンス側及び出力
側を構成する第２のカレントミラーとを備え、前記第３
のｎ型トランジスタのソースが直接に又はダイオードを
介して、前記第４のｎ型トランジスタのソースが抵抗を
介して又は抵抗及びダイオードを介して、前記第６のｐ
型トランジスタのドレインが抵抗を介して又は抵抗及び
ダイオードを介して夫々第２の電源に接続されることを
特徴とする。
において、夫々のソースが第１の電源に接続される第１
〜第３のｐ型トランジスタから成り、前記第２のｐ型ト
ランジスタがレファレンス側を前記第１及び第３のｐ型
トランジスタが出力側を夫々構成する第１のカレントミ
ラーと、ソースが前記第１〜第３のｐ型トランジスタの
対応するドレインに夫々接続され、ゲートが共通に接続
される第４〜第６のｐ型トランジスタから成り、前記第
５のｐ型トランジスタのドレインがゲートに接続される
第１のソース・ドレイン電圧制御回路と、ドレインが前
記第４及び第５のｐ型トランジスタの対応するドレイン
に夫々接続され、ゲートが共通に接続される第１及び第
２のｎ型トランジスタから成り、前記第１のｎ型トラン
ジスタのドレインがゲートに接続される第２のソース・
ドレイン電圧制御回路と、ドレインが前記第１及び第２
のｎ型トランジスタの対応するソースに夫々接続される
第３及び第４のｎ型トランジスタから成り、該第１及び
第２のｎ型トランジスタが夫々レファレンス側及び出力
側を構成する第２のカレントミラーとを備え、前記第３
のｎ型トランジスタのソースが直接に又はダイオードを
介して、前記第４のｎ型トランジスタのソースが抵抗を
介して又は抵抗及びダイオードを介して、前記第６のｐ
型トランジスタのドレインが抵抗を介して又は抵抗及び
ダイオードを介して夫々第２の電源に接続されることを
特徴とする。
【００１９】前記第３のｎ型トランジスタのディメンシ
ョンが前記第４のｎ型トランジスタのディメンションと
実質的に等しく、第３のｎ型トランジスタのソースに接
続されたダイオードのディメンションが第４のｎ型トラ
ンジスタのソースに接続されたダイオードのディメンシ
ョンより大きい構成を採用することも、或いは、前記第
４のｎ型トランジスタのディメンションが前記第３のｎ
型トランジスタのディメンションよりも大きいとするこ
ともできる。
ョンが前記第４のｎ型トランジスタのディメンションと
実質的に等しく、第３のｎ型トランジスタのソースに接
続されたダイオードのディメンションが第４のｎ型トラ
ンジスタのソースに接続されたダイオードのディメンシ
ョンより大きい構成を採用することも、或いは、前記第
４のｎ型トランジスタのディメンションが前記第３のｎ
型トランジスタのディメンションよりも大きいとするこ
ともできる。
【００２０】
【発明の実施の形態】図面を参照して本発明を更に詳細
に説明する。図１は、本発明の第１の実施形態例の基準
電圧発生回路を示す。基準電圧発生回路は、第１のカレ
ントミラー回路ＣＭ１を構成するレファレンス側ｐ型ト
ランジスタＰ２及び出力側ｐ型トランジスタＰ１及びＰ
３と、第１のソース・ドレイン電圧制御回路Ｖｓｄ１を
構成するゲートが共通に接続されるｐ型トランジスタＰ
４〜Ｐ６と、ドレインがゲートに接続するｐ型トランジ
スタＰ５及び第２のソース・ドレイン電圧制御回路Ｖｓ
ｄ２を構成するゲートが共通に接続され、ドレインがゲ
ートに接続されるｎ型トランジスタＮ３及びｎ型トラン
ジスタＮ４と、第２のカレントミラー回路ＣＭ４を構成
するレファレンス側ｎ型トランジスタＮ１及び出力側ｎ
型トランジスタＮ２とを備える。
に説明する。図１は、本発明の第１の実施形態例の基準
電圧発生回路を示す。基準電圧発生回路は、第１のカレ
ントミラー回路ＣＭ１を構成するレファレンス側ｐ型ト
ランジスタＰ２及び出力側ｐ型トランジスタＰ１及びＰ
３と、第１のソース・ドレイン電圧制御回路Ｖｓｄ１を
構成するゲートが共通に接続されるｐ型トランジスタＰ
４〜Ｐ６と、ドレインがゲートに接続するｐ型トランジ
スタＰ５及び第２のソース・ドレイン電圧制御回路Ｖｓ
ｄ２を構成するゲートが共通に接続され、ドレインがゲ
ートに接続されるｎ型トランジスタＮ３及びｎ型トラン
ジスタＮ４と、第２のカレントミラー回路ＣＭ４を構成
するレファレンス側ｎ型トランジスタＮ１及び出力側ｎ
型トランジスタＮ２とを備える。
【００２１】トランジスタＰ１、Ｐ４、Ｎ３及びＮ１
は、電源Ｖｄｄからこの順に直列に接続されて電流路１
を形成し、トランジスタＰ２、Ｐ５、Ｎ４及びＮ２は、
電源Ｖｄｄからこの順に直列に接続されて電流路２を形
成し、トランジスタＰ３とＰ６は電源Ｖｄｄからこの順
に直列に接続されて電流路３を形成している。基準電圧
発生回路は、更に、電流路１のトランジスタＮ１のソー
スとグランドとの間に接続されたダイオードＤ１と、電
流路２のトランジスタＮ２のソースとグランドとの間に
接続された抵抗Ｒ１及びダイオードＤ２と、電流路３の
トランジスタＰ６のドレインとグランドとの間に接続さ
れた抵抗Ｒ２及びダイオードＤ３とを有する。トランジ
スタＰ６のドレインが出力ノードＶｏｕｔを構成してい
る。
は、電源Ｖｄｄからこの順に直列に接続されて電流路１
を形成し、トランジスタＰ２、Ｐ５、Ｎ４及びＮ２は、
電源Ｖｄｄからこの順に直列に接続されて電流路２を形
成し、トランジスタＰ３とＰ６は電源Ｖｄｄからこの順
に直列に接続されて電流路３を形成している。基準電圧
発生回路は、更に、電流路１のトランジスタＮ１のソー
スとグランドとの間に接続されたダイオードＤ１と、電
流路２のトランジスタＮ２のソースとグランドとの間に
接続された抵抗Ｒ１及びダイオードＤ２と、電流路３の
トランジスタＰ６のドレインとグランドとの間に接続さ
れた抵抗Ｒ２及びダイオードＤ３とを有する。トランジ
スタＰ６のドレインが出力ノードＶｏｕｔを構成してい
る。
【００２２】本実施形態例の基準電圧発生回路の動作に
ついて、図２および図３のグラフを参照して説明する。
図２及び３は、レファレンス側のｐ型トランジスタ及び
出力側のトランジスタの電圧−電流の関係を示してお
り、図に付した符号(〜は動作及びその説明の順序を
示している。
ついて、図２および図３のグラフを参照して説明する。
図２及び３は、レファレンス側のｐ型トランジスタ及び
出力側のトランジスタの電圧−電流の関係を示してお
り、図に付した符号(〜は動作及びその説明の順序を
示している。
【００２３】まず、トランジスタＰ２とＰ３の動作につ
いて説明する。従来の技術で説明したように、 まず、抵抗Ｒ１及びダイオードＤ１、Ｄ２によって電
流Ｉ２が所定値に定まる。 トランジスタＰ２のゲートはドレインに接続されてい
るのでトランジスタＰ２のドレイン電流Ｉｄとソース・
ドレイン間電圧Ｖｓｄとの間の特性はダイオード特性を
示し、電流Ｉ２に対応してトランジスタＰ２のソース・
ドレイン電圧Ｖｓｄが定まる。 トランジスタＰ３のドレイン電流Ｉｄとソース・ドレ
イン間電圧Ｖｓｄの特性は、トランジスタＰ３のゲート
・ソース間電圧Ｖｓｇが一定であれば、ほぼ定電流特性
を示す。 トランジスタＰ２とＰ３のゲートは接続されており、
Ｐ３のゲート・ソース間電圧ＶｇｓはＰ２のソース・ド
レイン間電圧Ｖｓｄである。即ち、図２に示す２つの特
性曲線の交点で、２つのトランジスタは動作することに
なる。これによって、Ｉ２=Ｉ３となる。次に、トラン
ジスタＰ５とＰ６の動作について説明する。トランジス
タＰ５のゲートはドレインに接続されているので、トラ
ンジスタＰ５のドレイン電圧は、電源電圧Ｖｄｄよりト
ランジスタＰ２及びＰ５のしきい値電圧の和を差し引い
た値となる。トランジスタＰ６のソース電圧は電源電圧
ＶｄｄからトランジスタＰ２及びＰ５のしきい値電圧の
和を差し引いた後にトランジスタＰ６のしきい値電圧を
加えた値に等しく、トランジスタＰ５とＰ６のしきい値
電圧は等しい。結局トランジスタＰ６のソース電圧は、
電源ＶｄｄからトランジスタＰ２のしきい値電圧を引い
たものとなり、トランジスタＰ２とＰ３のドレイン電圧
は同じになる。また前述によりトランジスタＰ３のド
レイン電流Ｉ３はＩ２と等しくなる。
いて説明する。従来の技術で説明したように、 まず、抵抗Ｒ１及びダイオードＤ１、Ｄ２によって電
流Ｉ２が所定値に定まる。 トランジスタＰ２のゲートはドレインに接続されてい
るのでトランジスタＰ２のドレイン電流Ｉｄとソース・
ドレイン間電圧Ｖｓｄとの間の特性はダイオード特性を
示し、電流Ｉ２に対応してトランジスタＰ２のソース・
ドレイン電圧Ｖｓｄが定まる。 トランジスタＰ３のドレイン電流Ｉｄとソース・ドレ
イン間電圧Ｖｓｄの特性は、トランジスタＰ３のゲート
・ソース間電圧Ｖｓｇが一定であれば、ほぼ定電流特性
を示す。 トランジスタＰ２とＰ３のゲートは接続されており、
Ｐ３のゲート・ソース間電圧ＶｇｓはＰ２のソース・ド
レイン間電圧Ｖｓｄである。即ち、図２に示す２つの特
性曲線の交点で、２つのトランジスタは動作することに
なる。これによって、Ｉ２=Ｉ３となる。次に、トラン
ジスタＰ５とＰ６の動作について説明する。トランジス
タＰ５のゲートはドレインに接続されているので、トラ
ンジスタＰ５のドレイン電圧は、電源電圧Ｖｄｄよりト
ランジスタＰ２及びＰ５のしきい値電圧の和を差し引い
た値となる。トランジスタＰ６のソース電圧は電源電圧
ＶｄｄからトランジスタＰ２及びＰ５のしきい値電圧の
和を差し引いた後にトランジスタＰ６のしきい値電圧を
加えた値に等しく、トランジスタＰ５とＰ６のしきい値
電圧は等しい。結局トランジスタＰ６のソース電圧は、
電源ＶｄｄからトランジスタＰ２のしきい値電圧を引い
たものとなり、トランジスタＰ２とＰ３のドレイン電圧
は同じになる。また前述によりトランジスタＰ３のド
レイン電流Ｉ３はＩ２と等しくなる。
【００２４】トランジスタＰ５はトランジスタＰ２と
同じ電流路２であるのでトランジスタＰ５にも電流Ｉ２
が流れる。 トランジスタＰ５のゲートはドレインに接続されてお
り、ドレイン電流Ｉｄとソース・ドレイン間電圧Ｖｓｄ
との関係は、ダイオード特性を有する。従って、ドレイ
ン電流Ｉ２が決まれば、それに対応するソース・ドレイ
ン間電圧Ｖｓｄ（Ｐ５）が定まる。 トランジスタＰ６のソースが定電圧源に接続されてい
るとすると、トランジスタＰ６は、トランジスタＰ３と
同様、定電流特性を示す。即ち、トランジスタＰ６のゲ
ート・ソース間電圧ＶｇｓがトランジスタＰ５のソース
・ドレイン間電圧Ｖｓｄ（Ｐ５）に相当する特性曲線を
示す。ここで、トランジスタＰ６のソース・ドレイン間
電圧ＶｓｄがトランジスタＰ５のソース・ドレイン間電
圧Ｖｓｄ（Ｐ５）に等しいときは、トランジスタＰ６の
ドレイン電流Ｉ３はドレイン電流Ｉ２に等しくなる。 ここで、電源電圧Ｖｄｄが上昇すると、抵抗Ｒ２に生
ずる電圧はほぼ一定なので第１のソース・ドレイン電圧
制御回路Ｖｓｄ１の出力側トランジスタＰ６のソース・
ドレイン間電圧Ｖｓｄは上昇する。これに伴い、トラン
ジスタＰ６のドレイン電流Ｉ３も増加する方向に動く
が、において説明したように、トランジスタＰ３によ
って流れる電流が制限されるので、トランジスタＰ３の
ドレイン電圧を若干下げる方向に作用する。 その結果、トランジスタＰ６のゲート・ソース間電圧
Ｖｓｇが下がり、電源電圧Ｖｄｄが増加してもトランジ
スタＰ６のドレイン電流Ｉ３は、トランジスタＰ２で定
められる電流Ｉ２に落ち着く。
同じ電流路２であるのでトランジスタＰ５にも電流Ｉ２
が流れる。 トランジスタＰ５のゲートはドレインに接続されてお
り、ドレイン電流Ｉｄとソース・ドレイン間電圧Ｖｓｄ
との関係は、ダイオード特性を有する。従って、ドレイ
ン電流Ｉ２が決まれば、それに対応するソース・ドレイ
ン間電圧Ｖｓｄ（Ｐ５）が定まる。 トランジスタＰ６のソースが定電圧源に接続されてい
るとすると、トランジスタＰ６は、トランジスタＰ３と
同様、定電流特性を示す。即ち、トランジスタＰ６のゲ
ート・ソース間電圧ＶｇｓがトランジスタＰ５のソース
・ドレイン間電圧Ｖｓｄ（Ｐ５）に相当する特性曲線を
示す。ここで、トランジスタＰ６のソース・ドレイン間
電圧ＶｓｄがトランジスタＰ５のソース・ドレイン間電
圧Ｖｓｄ（Ｐ５）に等しいときは、トランジスタＰ６の
ドレイン電流Ｉ３はドレイン電流Ｉ２に等しくなる。 ここで、電源電圧Ｖｄｄが上昇すると、抵抗Ｒ２に生
ずる電圧はほぼ一定なので第１のソース・ドレイン電圧
制御回路Ｖｓｄ１の出力側トランジスタＰ６のソース・
ドレイン間電圧Ｖｓｄは上昇する。これに伴い、トラン
ジスタＰ６のドレイン電流Ｉ３も増加する方向に動く
が、において説明したように、トランジスタＰ３によ
って流れる電流が制限されるので、トランジスタＰ３の
ドレイン電圧を若干下げる方向に作用する。 その結果、トランジスタＰ６のゲート・ソース間電圧
Ｖｓｇが下がり、電源電圧Ｖｄｄが増加してもトランジ
スタＰ６のドレイン電流Ｉ３は、トランジスタＰ２で定
められる電流Ｉ２に落ち着く。
【００２５】上記では、トランジスタＰ２とＰ３、及
び、トランジスタＰ５とＰ６の関係について説明した
が、カレントミラー回路ＣＭ１の出力側のｐ型トランジ
スタＰ１及びカレントミラー回路ＣＭ４の出力側ｎ型ト
ランジスタＮ２についても同様なことが言える。
び、トランジスタＰ５とＰ６の関係について説明した
が、カレントミラー回路ＣＭ１の出力側のｐ型トランジ
スタＰ１及びカレントミラー回路ＣＭ４の出力側ｎ型ト
ランジスタＮ２についても同様なことが言える。
【００２６】本発明の第１の実施形態例では、カレント
ミラー回路の出力側トランジスタのソース・ドレイン間
電圧を一定にするソース・ドレイン電圧制御手段を設け
ることにより、出力電流の変動を抑えることができる。
即ち、従来のバンドギャップ基準電圧発生回路に、ｐ型
トランジスタＰ４〜Ｐ６、及びｎ型トランジスタＮ３、
Ｎ４を付加することで、電源電圧Ｖｄｄが変動しても、
カレントミラー回路の出力側トランジスタＰ１、Ｐ３、
Ｎ２のソース・ドレイン間電圧Ｖｓｄを制限することが
できる。その結果、負荷抵抗Ｒ１、Ｒ２に生ずる電圧変
動も抑えられ、良好な精度の基準電圧を発生できる。ま
た、チャンネル長Ｌが細いトランジスタを使用しても、
出力電圧が安定化されるので、半導体装置のチップ面積
を低減できる。
ミラー回路の出力側トランジスタのソース・ドレイン間
電圧を一定にするソース・ドレイン電圧制御手段を設け
ることにより、出力電流の変動を抑えることができる。
即ち、従来のバンドギャップ基準電圧発生回路に、ｐ型
トランジスタＰ４〜Ｐ６、及びｎ型トランジスタＮ３、
Ｎ４を付加することで、電源電圧Ｖｄｄが変動しても、
カレントミラー回路の出力側トランジスタＰ１、Ｐ３、
Ｎ２のソース・ドレイン間電圧Ｖｓｄを制限することが
できる。その結果、負荷抵抗Ｒ１、Ｒ２に生ずる電圧変
動も抑えられ、良好な精度の基準電圧を発生できる。ま
た、チャンネル長Ｌが細いトランジスタを使用しても、
出力電圧が安定化されるので、半導体装置のチップ面積
を低減できる。
【００２７】図４は、本発明の第２の実施形態例の基準
電圧発生回路を示す。本実施形態例の基準電圧発生回路
は、ダイオードＤ１〜Ｄ３を省略した点、及び、トラン
ジスタＮ２のディメンションがトランジスタＮ１のディ
メンションの倍数（たとえば、４倍）となっている点に
おいて先の実施形態例と異なる。トランジスタＮ１〜Ｎ
３のスレッシュホールド電圧をＶtn、トランジスタＰ１
〜Ｐ６のスレッシュホールド電圧Ｖtpとし、各電流路１
〜３に流れる電流を夫々Ｉ１〜Ｉ３とすると、トランジ
スタＮ３のドレイン電圧は２Ｖtnとなり、従って、トラ
ンジスタＮ４のソース電位はＶtnとなる。つまり、電源
電圧が変動してもトランジスタＮ２のドレイン電圧はＶ
tnとなり、一定である。従って、トランジスタＮ２のソ
ース・ドレイン間電圧Ｖｓｄは一定になり、電源電圧Ｖ
ｄｄが変動しても、トランジスタＮ２のドレイン電流Ｉ
２は一定になる。この結果、本実施形態例の基準電圧発
生回路は、電源電圧変動に伴う基準電流Ｉ２の変動を抑
えることができる。
電圧発生回路を示す。本実施形態例の基準電圧発生回路
は、ダイオードＤ１〜Ｄ３を省略した点、及び、トラン
ジスタＮ２のディメンションがトランジスタＮ１のディ
メンションの倍数（たとえば、４倍）となっている点に
おいて先の実施形態例と異なる。トランジスタＮ１〜Ｎ
３のスレッシュホールド電圧をＶtn、トランジスタＰ１
〜Ｐ６のスレッシュホールド電圧Ｖtpとし、各電流路１
〜３に流れる電流を夫々Ｉ１〜Ｉ３とすると、トランジ
スタＮ３のドレイン電圧は２Ｖtnとなり、従って、トラ
ンジスタＮ４のソース電位はＶtnとなる。つまり、電源
電圧が変動してもトランジスタＮ２のドレイン電圧はＶ
tnとなり、一定である。従って、トランジスタＮ２のソ
ース・ドレイン間電圧Ｖｓｄは一定になり、電源電圧Ｖ
ｄｄが変動しても、トランジスタＮ２のドレイン電流Ｉ
２は一定になる。この結果、本実施形態例の基準電圧発
生回路は、電源電圧変動に伴う基準電流Ｉ２の変動を抑
えることができる。
【００２８】カレントミラーＣＭ１のトランジスタＰ１
とＰ３についても同様に、ソース・ドレイン間電圧Ｖｓ
ｄはｐ型トランジスタのしきい値電圧Ｖｔｐと同じ電位
差に抑えることができる。トランジスタＰ１のドレイン
電圧はトランジスタＰ３のドレイン電圧と等しく、電源
電圧Ｖｄｄからｐ型トランジスタのしきい値電圧Ｖｔｐ
を差し引いた電圧に等しい。
とＰ３についても同様に、ソース・ドレイン間電圧Ｖｓ
ｄはｐ型トランジスタのしきい値電圧Ｖｔｐと同じ電位
差に抑えることができる。トランジスタＰ１のドレイン
電圧はトランジスタＰ３のドレイン電圧と等しく、電源
電圧Ｖｄｄからｐ型トランジスタのしきい値電圧Ｖｔｐ
を差し引いた電圧に等しい。
【００２９】従って、電源電圧が変動しても、ｐ型トラ
ンジスタＰ１、Ｐ３のソース・ドレイン間電圧Ｖｓｄは
ほぼ一定に固定される。即ち、出力電圧Ｖｏｕｔに生ず
る電圧を一定にすることができる。
ンジスタＰ１、Ｐ３のソース・ドレイン間電圧Ｖｓｄは
ほぼ一定に固定される。即ち、出力電圧Ｖｏｕｔに生ず
る電圧を一定にすることができる。
【００３０】図５は、本発明の第３の実施形態例の基準
電圧発生回路の回路図である。本実施形態例の基準電圧
発生回路は、図６に示した従来の基準電圧発生回路と同
様な構成を有する基準電圧発生部５２と、その電源側に
設けられた電圧リミッタ部５１とで構成される。
電圧発生回路の回路図である。本実施形態例の基準電圧
発生回路は、図６に示した従来の基準電圧発生回路と同
様な構成を有する基準電圧発生部５２と、その電源側に
設けられた電圧リミッタ部５１とで構成される。
【００３１】図８は、基準電圧発生部５２の電源電圧Ｖ
ｄｄ１が変動した場合のドレイン電流の変動を示すグラ
フである。トランジスタＮ１、Ｎ２によって出力電流Ｉ
２が決まると、ダイオード接続されているトランジスタ
Ｐ２のソース・ドレイン間電圧Ｖｓｄが決まる。このと
き、トランジスタＰ３のゲート電圧も定まる。電源電圧
が変動すると、トランジスタＰ３のソース・ドレイン間
電圧Ｖｓｄが増加し、チャンネル長Ｌが細ければ、流れ
る電流はＩ２からＩ３に大きく変化する。
ｄｄ１が変動した場合のドレイン電流の変動を示すグラ
フである。トランジスタＮ１、Ｎ２によって出力電流Ｉ
２が決まると、ダイオード接続されているトランジスタ
Ｐ２のソース・ドレイン間電圧Ｖｓｄが決まる。このと
き、トランジスタＰ３のゲート電圧も定まる。電源電圧
が変動すると、トランジスタＰ３のソース・ドレイン間
電圧Ｖｓｄが増加し、チャンネル長Ｌが細ければ、流れ
る電流はＩ２からＩ３に大きく変化する。
【００３２】電圧リミッタ部５１は、抵抗Ｒ2３と、ｎ
型トランジスタＮ2３，Ｎ2４、Ｎ2５と、ｐ型トランジ
スタＰ2７とで構成されている。抵抗Ｒ２３と、夫々が
ダイオード接続されているトランジスタＮ２３、Ｐ２７
及びＮ２５は、この順に直列に接続され、電源Ｖｄｄと
グランドとの間に挿入されている。抵抗Ｒ2３は、トラ
ンジスタＮ２３、Ｐ２７及びＮ２５に所定の電流を流
す。トランジスタＰ２７とＮ２３、Ｎ２５は、各トラン
ジスタのゲートとドレインが接続され、各トランジスタ
のソース・ドレイン間にはしきい値電圧ＶｔｐとＶｔｎ
相当の電圧が発生するので、トランジスタＮ２３のドレ
インの電圧はＶｔｐ＋２×Ｖｔｎになる。トランジスタ
Ｎ２４はソースフォロア回路であり、ソース電圧はトラ
ンジスタＮ２４のゲート電位からしきい値電圧Ｖｔｎだ
け減じた電位になる。従って、トランジスタＮ２４のソ
ース電圧はＶｔｐ＋Ｖｔｎ、例えば２Ｖ程度になる。ト
ランジスタＮ２４のドレインは基準電圧発生部５２の電
源ラインＶｄｄ１に接続されている。なお、トランジス
タＮ２３はトランジスタＮ２４の電圧降下分を補償する
ためのものであり、トランジスタＰ２７とＮ２５で十分
の電圧が得られたり、トランジスタＮ２４のしきい値電
圧の小さいものを使えば、トランジスタＮ２３はなくて
もよい。また、電圧リミッタ部５１の構成は、本実施形
態例に限定されることはなく、電源電圧の変動を少なく
できる回路であればよい。
型トランジスタＮ2３，Ｎ2４、Ｎ2５と、ｐ型トランジ
スタＰ2７とで構成されている。抵抗Ｒ２３と、夫々が
ダイオード接続されているトランジスタＮ２３、Ｐ２７
及びＮ２５は、この順に直列に接続され、電源Ｖｄｄと
グランドとの間に挿入されている。抵抗Ｒ2３は、トラ
ンジスタＮ２３、Ｐ２７及びＮ２５に所定の電流を流
す。トランジスタＰ２７とＮ２３、Ｎ２５は、各トラン
ジスタのゲートとドレインが接続され、各トランジスタ
のソース・ドレイン間にはしきい値電圧ＶｔｐとＶｔｎ
相当の電圧が発生するので、トランジスタＮ２３のドレ
インの電圧はＶｔｐ＋２×Ｖｔｎになる。トランジスタ
Ｎ２４はソースフォロア回路であり、ソース電圧はトラ
ンジスタＮ２４のゲート電位からしきい値電圧Ｖｔｎだ
け減じた電位になる。従って、トランジスタＮ２４のソ
ース電圧はＶｔｐ＋Ｖｔｎ、例えば２Ｖ程度になる。ト
ランジスタＮ２４のドレインは基準電圧発生部５２の電
源ラインＶｄｄ１に接続されている。なお、トランジス
タＮ２３はトランジスタＮ２４の電圧降下分を補償する
ためのものであり、トランジスタＰ２７とＮ２５で十分
の電圧が得られたり、トランジスタＮ２４のしきい値電
圧の小さいものを使えば、トランジスタＮ２３はなくて
もよい。また、電圧リミッタ部５１の構成は、本実施形
態例に限定されることはなく、電源電圧の変動を少なく
できる回路であればよい。
【００３３】本実施形態例では、基準電圧発生部５２を
構成する第１のカレントミラー回路のｐ型トランジスタ
Ｐ１〜Ｐ３のソース電位を電圧リミッタ部５１で制限す
ることで、先の実施形態例と同様に、ｐ型トランジスタ
のソース・ドレイン間電圧Ｖｓｄを所定の範囲に制限し
ている。
構成する第１のカレントミラー回路のｐ型トランジスタ
Ｐ１〜Ｐ３のソース電位を電圧リミッタ部５１で制限す
ることで、先の実施形態例と同様に、ｐ型トランジスタ
のソース・ドレイン間電圧Ｖｓｄを所定の範囲に制限し
ている。
【００３４】上記のように、基準電圧発生部５２を構成
するｐ型トランジスタＰ１〜Ｐ３（ＭＯＳ−ＦＥＴ）に
入力される電源電圧を定電圧に抑えることで、幅広い電
源電圧範囲、例えば、Ｖｄｄが２．０Ｖ〜５．０Ｖで使
用する場合でも出力電圧精度が向上する。この場合、基
準電圧発生回路の回路規模を大きく増大させることもな
い。
するｐ型トランジスタＰ１〜Ｐ３（ＭＯＳ−ＦＥＴ）に
入力される電源電圧を定電圧に抑えることで、幅広い電
源電圧範囲、例えば、Ｖｄｄが２．０Ｖ〜５．０Ｖで使
用する場合でも出力電圧精度が向上する。この場合、基
準電圧発生回路の回路規模を大きく増大させることもな
い。
【００３５】本実施形態例では、電圧リミッタ部５１を
作りこむ面積が必要となるが、ＭＯＳ−ＦＥＴの構成面
積はチャンネル長Ｌの２乗に比例して小さくなるので、
基準電圧発生部５２を構成するＭＯＳ−ＦＥＴのチャン
ネル長Ｌが例えば１００μより２０μに縮小されれば、
ＭＯＳ−ＦＥＴの構成面積は１／２５となり、全体の面
積は小さくできる効果がある。
作りこむ面積が必要となるが、ＭＯＳ−ＦＥＴの構成面
積はチャンネル長Ｌの２乗に比例して小さくなるので、
基準電圧発生部５２を構成するＭＯＳ−ＦＥＴのチャン
ネル長Ｌが例えば１００μより２０μに縮小されれば、
ＭＯＳ−ＦＥＴの構成面積は１／２５となり、全体の面
積は小さくできる効果がある。
【００３６】以上、本発明をその好適な実施形態例に基
づいて説明したが、本発明の基準電圧発生装置は、上記
実施形態例の構成にのみ限定されるものでなく、上記実
施形態例の構成から種々の修正および変更を施した基準
電圧発生装置も、本発明の範囲に含まれる。
づいて説明したが、本発明の基準電圧発生装置は、上記
実施形態例の構成にのみ限定されるものでなく、上記実
施形態例の構成から種々の修正および変更を施した基準
電圧発生装置も、本発明の範囲に含まれる。
【００３７】
【発明の効果】以上説明したように、本発明の基準電圧
発生装置によれば、チップ面積を増大することなく幅広
い電源電圧範囲で使用できる、出力電圧精度が高い基準
電圧発生回路を提供できる。
発生装置によれば、チップ面積を増大することなく幅広
い電源電圧範囲で使用できる、出力電圧精度が高い基準
電圧発生回路を提供できる。
【図１】本発明の第１の実施形態例の基準電圧発生装置
の回路図。
の回路図。
【図２】ｐ型カレントミラー回路のトランジスタＰ２及
びＰ３の関係を示すグラフ。
びＰ３の関係を示すグラフ。
【図３】第１のソース・ドレイン電圧制御回路のトラン
ジスタＰ５及びＰ６の関係を示すグラフ。
ジスタＰ５及びＰ６の関係を示すグラフ。
【図４】本発明の第２の実施形態例の基準電圧発生回路
の回路図。
の回路図。
【図５】本発明の第３の実施形態例の基準電圧発生装置
の回路図。
の回路図。
【図６】従来の基準電圧発生装置の回路図。
【図７】チャンネル長Ｌがドレイン電流に影響すること
を示すグラフ。
を示すグラフ。
【図８】電源電圧の変動によるドレイン電流Ｉｄの変動
を示すグラフ。
を示すグラフ。
Ｐ１〜Ｐ６ ｐ型トランジスタ Ｎ１〜Ｎ４ ｎ型トランジスタ Ｒ１、Ｒ２ 抵抗 Ｄ１〜Ｄ３ ダイオード Ｎ２３〜Ｎ２５ ｎ型トランジスタ Ｐ２７ ｐ型トランジスタ Ｒ２３ 抵抗 Ｖｄｄ 電源電圧 Ｖｏｕｔ 出力電圧 ５１ 電圧リミッタ部 ５２ 基準電圧発生部 ＣＭ１、ＣＭ４ カレントミラー回路 Ｖｓｄ１ 第１のソース・ドレイン電圧制御回路 Ｖｓｄ２ 第２のソース・ドレイン電圧制御回路
Claims (7)
- 【請求項１】 バンドギャップ型基準電圧発生回路にお
いて、第１のカレントミラー回路の出力側トランジスタ
のソース・ドレイン間の電圧を一定に保つソース・ドレ
イン電圧制御手段を設けたことを特徴とする基準電圧発
生回路。 - 【請求項２】 前記ソース・ドレイン電圧制御手段は、
前記第１のカレントミラー回路の出力側トランジスタの
ドレイン電圧をソース電圧より一定電圧低い電圧に制御
するドレイン電圧制御手段である、請求項１に記載の基
準電圧発生回路。 - 【請求項３】 前記ソース・ドレイン電圧制御手段は、
前記第１のカレントミラー回路の出力側トランジスタの
ソース電圧を一定に制御するソース電圧リミッタ手段で
ある、請求項１に記載の基準電圧発生回路。 - 【請求項４】 前記ソース電圧リミッタ手段は、ソース
が抵抗を介して第１の電源に接続される第１のｎ型トラ
ンジスタとソースが前記第１の電源に接続される第２の
ｎ型トランジスタとを有する第２のカレントミラー回路
と、ドレインを介して相互に直列に接続され、前記第１
のｎ型トランジスタのドレインとグランドとの間に挿入
されるｐ型トランジスタ及びｎ型トランジスタとを備
え、該ｐ型及びｎ型トランジスタのドレイン及びゲート
が共通に接続されており、前記第２のｎ型トランジスタ
のドレインが前記第１のカレントミラー回路の出力側ト
ランジスタのソースに接続される、請求項３に記載の基
準電圧発生回路。 - 【請求項５】 夫々のソースが第１の電源に接続される
第１〜第３のｐ型トランジスタから成り、前記第２のｐ
型トランジスタがレファレンス側を前記第１及び第３の
ｐ型トランジスタが出力側を夫々構成する第１のカレン
トミラーと、 ソースが前記第１〜第３のｐ型トランジスタの対応する
ドレインに夫々接続され、ゲートが共通に接続される第
４〜第６のｐ型トランジスタから成り、前記第５のｐ型
トランジスタのドレインがゲートに接続される第１のソ
ース・ドレイン電圧制御回路と、 ドレインが前記第４及び第５のｐ型トランジスタの対応
するドレインに夫々接続され、ゲートが共通に接続さ
れ、前記第１のｎ型トランジスタのドレインがゲートに
接続される第１及び第２のｎ型トランジスタから成る第
２のソース・ドレイン電圧制御回路と、 ドレインが前記第１及び第２のｎ型トランジスタの対応
するソースに夫々接続される第３及び第４のｎ型トラン
ジスタから成り、該第１及び第２のｎ型トランジスタが
夫々レファレンス側及び出力側を構成する第２のカレン
トミラーとを備え、 前記第３のｎ型トランジスタのソースが直接に又はダイ
オードを介して、前記第４のｎ型トランジスタのソース
が抵抗を介して又は抵抗及びダイオードを介して、前記
第６のｐ型トランジスタのドレインが抵抗を介して又は
抵抗及びダイオードを介して夫々第２の電源に接続され
ることを特徴とする基準電圧発生回路。 - 【請求項６】 前記第３のｎ型トランジスタのディメン
ションが前記第４のｎ型トランジスタのディメンション
と実質的に等しく、第３のｎ型トランジスタのソースに
接続されたダイオードのディメンションが、第４のｎ型
トランジスタのソースに接続されたダイオードのディメ
ンションより大きい請求項５に記載の基準電圧発生回
路。 - 【請求項７】 前記第４のｎ型トランジスタのディメン
ションが前記第３のｎ型トランジスタのディメンション
よりも大きい、請求項５に記載の基準電圧発生回路。
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