JPS6153804A - 基準電圧発生回路 - Google Patents
基準電圧発生回路Info
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- JPS6153804A JPS6153804A JP59175489A JP17548984A JPS6153804A JP S6153804 A JPS6153804 A JP S6153804A JP 59175489 A JP59175489 A JP 59175489A JP 17548984 A JP17548984 A JP 17548984A JP S6153804 A JPS6153804 A JP S6153804A
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- voltage
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- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/24—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
- G05F3/242—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage
- G05F3/247—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage producing a voltage or current as a predetermined function of the supply voltage
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は、基準電圧発生回路に関するものであシ、特に
ＭＯＳモノリシック集積回路に適した基準電圧発生回路
に関するものである。
ＭＯＳモノリシック集積回路に適した基準電圧発生回路
に関するものである。
従来ＭＯＳモノリシック集積回路に適した基準電圧発生
回路としてデプリーションＭＯＳＦＥＴとエンハンスメ
ントＭＯＳＦＥＴのゲート・ソース電圧の差を利用した
△ＶＴ基準電圧源回路があるが、温度変動や電源変動に
よシ基準電圧が変動し、大きな問題点とされている。
回路としてデプリーションＭＯＳＦＥＴとエンハンスメ
ントＭＯＳＦＥＴのゲート・ソース電圧の差を利用した
△ＶＴ基準電圧源回路があるが、温度変動や電源変動に
よシ基準電圧が変動し、大きな問題点とされている。
以下図面に従って説明する。第１図は従来例に係るＮＭ
Ｏ８基準電圧発生回路である。１は電流源となるデプリ
ーションＦＥＴ、２と３はダイオード接続されたＦＥＴ
であり、これらＦＥＴ１〜３によってバイアス回路部が
構成されている。４と６は能動負荷としてのデプリーシ
ョンＦＥＴである。５はデプリーションＦＥＴ、７はエ
ンハンスメントＦＥＴであり、これらＦＥＴのゲート・
ソース間の電圧差で基準電圧が発生される。１２は電流
源となるデプリーションＦＥＴである。これらＦＥＴ４
〜１２によって基準電圧発生回路部が構成される。
Ｏ８基準電圧発生回路である。１は電流源となるデプリ
ーションＦＥＴ、２と３はダイオード接続されたＦＥＴ
であり、これらＦＥＴ１〜３によってバイアス回路部が
構成されている。４と６は能動負荷としてのデプリーシ
ョンＦＥＴである。５はデプリーションＦＥＴ、７はエ
ンハンスメントＦＥＴであり、これらＦＥＴのゲート・
ソース間の電圧差で基準電圧が発生される。１２は電流
源となるデプリーションＦＥＴである。これらＦＥＴ４
〜１２によって基準電圧発生回路部が構成される。
また９と１１は差動増幅用のエンハンスメントＦＥＴ、
８と１０は能動負荷としてのデプリーシ曲ンＦＥＴ、１
３は電流源としてのエンハンスメン）・ＦＥＴであシ、
これらＦＥＴ８〜１３によって差動増幅回路部が構成さ
れる。１４はデプリーションＦＥＴ、１５はエンハンス
メントＦ’ＥＴであ如、これらによって出力バッファ回
路部が構成される。モしてデプリーションＦＥＴ５とエ
ンハンスメ、ントＦＥＴ７に最適なバイアス電流が流れ
るように、８〜１１．１３で構成された差動増幅回路部
から１４．１５で構成された出力バッファー回路部を通
して帰環をかけている。なお１２０は電源電圧端子であ
る。
８と１０は能動負荷としてのデプリーシ曲ンＦＥＴ、１
３は電流源としてのエンハンスメン）・ＦＥＴであシ、
これらＦＥＴ８〜１３によって差動増幅回路部が構成さ
れる。１４はデプリーションＦＥＴ、１５はエンハンス
メントＦ’ＥＴであ如、これらによって出力バッファ回
路部が構成される。モしてデプリーションＦＥＴ５とエ
ンハンスメ、ントＦＥＴ７に最適なバイアス電流が流れ
るように、８〜１１．１３で構成された差動増幅回路部
から１４．１５で構成された出力バッファー回路部を通
して帰環をかけている。なお１２０は電源電圧端子であ
る。
しかし、従来回路では電源電圧が変動するときバイアス
回路部のデプリーションＰＥＴｉのドレイン・ソース間
の電圧が変動するのでバイアス電流が変化する。従って
またＦＥＴ３のゲート電圧が変化し、ＦＥＴ３のゲート
電圧でバイアスされた電流源ＦＥＴ１３．１５の電流が
変化する。電流源Ｆ’ＥＴ１３の電流が変化することに
より、ＦＥＴ１２のゲート電圧が変化してＦＥＴ１２の
電流が変わシ、デプリーションＦＥＴ５及びエンハンス
メン）ＦＥＴ７のバイアス電流が変化する。このため電
源電圧変動に対応するＦＥＴ５と７のＶＧＳの変化量に
若干のアンバランスを生じ、ＦＥＴ５と７のＶＧＳの差
を利用している基準電圧が変化する。
回路部のデプリーションＰＥＴｉのドレイン・ソース間
の電圧が変動するのでバイアス電流が変化する。従って
またＦＥＴ３のゲート電圧が変化し、ＦＥＴ３のゲート
電圧でバイアスされた電流源ＦＥＴ１３．１５の電流が
変化する。電流源Ｆ’ＥＴ１３の電流が変化することに
より、ＦＥＴ１２のゲート電圧が変化してＦＥＴ１２の
電流が変わシ、デプリーションＦＥＴ５及びエンハンス
メン）ＦＥＴ７のバイアス電流が変化する。このため電
源電圧変動に対応するＦＥＴ５と７のＶＧＳの変化量に
若干のアンバランスを生じ、ＦＥＴ５と７のＶＧＳの差
を利用している基準電圧が変化する。
なお温度変動によってもバイアス電流が変動するので、
同様な問題が生じる。
同様な問題が生じる。
本発明は上記の点に鑑み提案されたものであり、集積化
するに適した回路であって温度変動、電源変動に対して
も安定したバイアス電流の供給を可能とするバイアス回
路を有する基準電圧発生回路の提供を目的とする。
するに適した回路であって温度変動、電源変動に対して
も安定したバイアス電流の供給を可能とするバイアス回
路を有する基準電圧発生回路の提供を目的とする。
本発明はエンハ名ン）’ＭＯＳＦＥＴとデプリーション
ＭＯＳＦＥＴのゲート・ソース間電圧を利用した△ｖＴ
壓基準基準電圧発生回路部回路部に所定バイアス電圧を
供給する回路部とを有する基準電圧発生回路において、
前記バイアス回路部は、該 １回路部内のバイアス
電流源であるデプリーションＭＯＳＦＥＴのドレイン・
ソース間電圧を電源変動に ３一 対しても一定電圧に保持するクランプ回路と、該バイア
ス電流値を所定の値に設定可能な選択回路とを有するこ
とを特徴とする。
ＭＯＳＦＥＴのゲート・ソース間電圧を利用した△ｖＴ
壓基準基準電圧発生回路部回路部に所定バイアス電圧を
供給する回路部とを有する基準電圧発生回路において、
前記バイアス回路部は、該 １回路部内のバイアス
電流源であるデプリーションＭＯＳＦＥＴのドレイン・
ソース間電圧を電源変動に ３一 対しても一定電圧に保持するクランプ回路と、該バイア
ス電流値を所定の値に設定可能な選択回路とを有するこ
とを特徴とする。
以下図面を参照して本発明の詳細な説明する。
第２図は本発明の実施例に係る基準電圧発生回路の回路
図であり、ＣＭＯＳＦＥＴによって構成している。１０
０はバイアス回路部、１１０は基準電圧発生回路部であ
る。バイアス回路部１００は、ＰチャンネルＦＥＴ２２
〜２５．Ｎチャンネルエンハンスメン）ＦＥＴ２０．２
７，２９．３１ とＮチャンネルデプリーションＦＥＴ
２８，３０．３２ とによって構成されている。ここ
で２２．２３はＰチャンネルＭＯＳＦＥＴで構成された
電流ミラー回路であ、９．２４．２５もＰチャンネルＭ
ＯＳＦＥＴで構成された電流ミラー回路である。このよ
うに２段構成の電流ミラー回路とすることにより、１段
構成と比べＰチャンネルＭＯＳＦＥＴ２２とＰチャンネ
ルＭＯＳＦＥＴ２３のｖＤＳを同じにすることで定電流
性を良くしている。。
図であり、ＣＭＯＳＦＥＴによって構成している。１０
０はバイアス回路部、１１０は基準電圧発生回路部であ
る。バイアス回路部１００は、ＰチャンネルＦＥＴ２２
〜２５．Ｎチャンネルエンハンスメン）ＦＥＴ２０．２
７，２９．３１ とＮチャンネルデプリーションＦＥＴ
２８，３０．３２ とによって構成されている。ここ
で２２．２３はＰチャンネルＭＯＳＦＥＴで構成された
電流ミラー回路であ、９．２４．２５もＰチャンネルＭ
ＯＳＦＥＴで構成された電流ミラー回路である。このよ
うに２段構成の電流ミラー回路とすることにより、１段
構成と比べＰチャンネルＭＯＳＦＥＴ２２とＰチャンネ
ルＭＯＳＦＥＴ２３のｖＤＳを同じにすることで定電流
性を良くしている。。
またデプリーションＭＯＳＦＥＴ２６はＮチャンネルＭ
ＯＳＦＥＴＺ島ＧＳとＮチャンネルＭＯＳＦＥＴ２７の
ＶＧＳを加算した電圧でゲートバイアスされているので
、電流源となるデプリーションＭＯＳＦＥＴ２８のＶＤ
Ｓ は一定電圧でクランプされている。このためＶＤＤ
、ＶＳＳ依存性の極めて少ない安定した定電流が得られ
るのでＮチャンネルＭＯＳＦＥＴ２０のゲート電圧も安
定したものとなる。従ってまた基準電圧発生回路部１１
００ＮチヤンネルＭＯＳＦＥＴ２１は安定した定電流源
となるから、ｖＤＤ、 ＶＳ ｓ依存性の極めて少ない
基準電圧が発生する。
ＯＳＦＥＴＺ島ＧＳとＮチャンネルＭＯＳＦＥＴ２７の
ＶＧＳを加算した電圧でゲートバイアスされているので
、電流源となるデプリーションＭＯＳＦＥＴ２８のＶＤ
Ｓ は一定電圧でクランプされている。このためＶＤＤ
、ＶＳＳ依存性の極めて少ない安定した定電流が得られ
るのでＮチャンネルＭＯＳＦＥＴ２０のゲート電圧も安
定したものとなる。従ってまた基準電圧発生回路部１１
００ＮチヤンネルＭＯＳＦＥＴ２１は安定した定電流源
となるから、ｖＤＤ、 ＶＳ ｓ依存性の極めて少ない
基準電圧が発生する。
ＮチャンネルＦＥＴ２６，２８．３２は電流源であり制
御信号１７０，１８０によってＦＥＴ２９．３０をオン
・オフ制御することによシ、電流量のトリミングが可能
である。ＦＥＴ２８．３０．β２はトリミング方式の定
電流源である。すなわちＦＥＴ３０．３２は制御信号１
７０，１８０によってＦＥＴ２９，３１を制御すること
によシ、選択可能である。
御信号１７０，１８０によってＦＥＴ２９．３０をオン
・オフ制御することによシ、電流量のトリミングが可能
である。ＦＥＴ２８．３０．β２はトリミング方式の定
電流源である。すなわちＦＥＴ３０．３２は制御信号１
７０，１８０によってＦＥＴ２９，３１を制御すること
によシ、選択可能である。
基準電圧発生回路部１１０は、ＰチャンネルＦＥＴ３５
〜３８．！＝ＮチャンネルエンハンスメントＦＥＴ ２
１．３４．３９．４０とＮチャンネルデプリ−ジョンＦ
ＥＴ３３によって構成されている。なおコンデンサ４１
は発振防止用である。端子１４０．１５０゜１６０は使
用目的に対応して設定可能であシ、例えば端子１６０を
端子１３０に接続し、端子１４０を端子１５０に接続し
、さらに端子１５０と端子１．３０の間に抵抗を挿入す
る。この場合、端子１４０または１５０が基準電圧の出
力端子となる。
〜３８．！＝ＮチャンネルエンハンスメントＦＥＴ ２
１．３４．３９．４０とＮチャンネルデプリ−ジョンＦ
ＥＴ３３によって構成されている。なおコンデンサ４１
は発振防止用である。端子１４０．１５０゜１６０は使
用目的に対応して設定可能であシ、例えば端子１６０を
端子１３０に接続し、端子１４０を端子１５０に接続し
、さらに端子１５０と端子１．３０の間に抵抗を挿入す
る。この場合、端子１４０または１５０が基準電圧の出
力端子となる。
次に実施例の動作について説明する。電源ＶＤＤまたは
ＶＳ［ｌが変動するときについて上述したので温度が変
化したときについて述べる。第３図、第４図はそれぞれ
Ｎチャンネルデジリーフ３フ３４のドレイン電流とゲー
ト・ソース間電圧の関係を示す図であシ、パラメータは
温度である。この図から示すように、第３図ではアの点
，第４図はイの点においては温度変化によって影響され
ない。
ＶＳ［ｌが変動するときについて上述したので温度が変
化したときについて述べる。第３図、第４図はそれぞれ
Ｎチャンネルデジリーフ３フ３４のドレイン電流とゲー
ト・ソース間電圧の関係を示す図であシ、パラメータは
温度である。この図から示すように、第３図ではアの点
，第４図はイの点においては温度変化によって影響され
ない。
従ってこの点の位置でＭＯＳＦＥＴ３３および３４が動
作できるように設定すれば、温度変化に対して安定した
基準電圧を得ることができる。ところで、プロセスのバ
ラツキ等を考慮すれば、常にアの点。
作できるように設定すれば、温度変化に対して安定した
基準電圧を得ることができる。ところで、プロセスのバ
ラツキ等を考慮すれば、常にアの点。
イの点に設定することは困難である。このためバイアス
回路部１００のＦＥＴ３０， ３２を適宜オン又はオフ
させることによシ定電流源の電流量を制御してＭＯ３Ｆ
ＥＴ３３および３４はアの点．イの点に設定する。この
ようにして温度変化の変動に対しても安定した基準電圧
を得ることができる。
回路部１００のＦＥＴ３０， ３２を適宜オン又はオフ
させることによシ定電流源の電流量を制御してＭＯ３Ｆ
ＥＴ３３および３４はアの点．イの点に設定する。この
ようにして温度変化の変動に対しても安定した基準電圧
を得ることができる。
第５図は本発明の実施例回路による実験結果を示す図で
ある。図においてＡは所望の特性カーブであり、Ｂはプ
ロセスのバラツキ等により生じた温度安定性の悪い特性
カーブ、Ｃは逆方向のバラツキによる同様のカーブであ
る。Ｂ，Ｃのようなカーブでも実施例回路の電流源のト
リミングによｊＤＡのようなカーブが得られた。なおり
ーブＡ Ｉ ＋Ａ２は従来例回路の電源変動したときの
カーブのズレを示すものであシ、実施例回路によればカ
ーブＡは安定であった。
ある。図においてＡは所望の特性カーブであり、Ｂはプ
ロセスのバラツキ等により生じた温度安定性の悪い特性
カーブ、Ｃは逆方向のバラツキによる同様のカーブであ
る。Ｂ，Ｃのようなカーブでも実施例回路の電流源のト
リミングによｊＤＡのようなカーブが得られた。なおり
ーブＡ Ｉ ＋Ａ２は従来例回路の電源変動したときの
カーブのズレを示すものであシ、実施例回路によればカ
ーブＡは安定であった。
以上説明したように、本発明によれば、電源質 □
動および温度変化に対し極めて安定した基準電圧を得る
ことができる。特にモノリシック集積化が進んでいるＴ
ａｌｅｃｏｍ ＬＳＩやＡ／Ｄ，Ｄ／Ａ変換器等に利用
すれば効果が太きい。
動および温度変化に対し極めて安定した基準電圧を得る
ことができる。特にモノリシック集積化が進んでいるＴ
ａｌｅｃｏｍ ＬＳＩやＡ／Ｄ，Ｄ／Ａ変換器等に利用
すれば効果が太きい。
第１図は従来例に係る基準電圧発生回路の回路図，第２
図は本発明の実施例に係る基準電圧発生回路の回路図，
第３図１．第４図はそれぞれＮチャンネルデプリーショ
ンＭＯＳＦＥＴとＮチャンネルエンハンスメントＭＯＳ
ＦＥＴの電流特性を示す図．第５図は本発明の実施例回
路による実験結果を示す図である。 ２２〜２５． ３５〜３８・・−Ｐチャンネルエンハン
スメント０８ＦＥＴ ２６、 ２８． ３０． ３２． ３３・・・Ｎチャン
ネルデプリーションＭＯＳＦＥＴ ２０、 ２１． ２７， ２９， ３１， ４４， ３
９． ４０・・・ＮチャンネルエンハンスメントＭＯ８
ＦＥ Ｔ ４１・・・コンデンサ １００・・・バイアス回路部 １１０・・・基準電圧発生回路部 １ ２０・＝ＶＤＤｌｉ源 １３０＝Ｖｓｓ電源 特許出願人 日 本 電 気 株 式 会 社日本電気
アイジ−マイコンシステム株式会社ＶＧＳ 第３図 １゜ Ｃ ００°Ｃ イ 第５図 ｃｓ 第４図
図は本発明の実施例に係る基準電圧発生回路の回路図，
第３図１．第４図はそれぞれＮチャンネルデプリーショ
ンＭＯＳＦＥＴとＮチャンネルエンハンスメントＭＯＳ
ＦＥＴの電流特性を示す図．第５図は本発明の実施例回
路による実験結果を示す図である。 ２２〜２５． ３５〜３８・・−Ｐチャンネルエンハン
スメント０８ＦＥＴ ２６、 ２８． ３０． ３２． ３３・・・Ｎチャン
ネルデプリーションＭＯＳＦＥＴ ２０、 ２１． ２７， ２９， ３１， ４４， ３
９． ４０・・・ＮチャンネルエンハンスメントＭＯ８
ＦＥ Ｔ ４１・・・コンデンサ １００・・・バイアス回路部 １１０・・・基準電圧発生回路部 １ ２０・＝ＶＤＤｌｉ源 １３０＝Ｖｓｓ電源 特許出願人 日 本 電 気 株 式 会 社日本電気
アイジ−マイコンシステム株式会社ＶＧＳ 第３図 １゜ Ｃ ００°Ｃ イ 第５図 ｃｓ 第４図
Claims (1)
- 【特許請求の範囲】 エンハンスメントＭＯＳＦＥＴとデプリーションＭＯＳ
ＦＥＴのゲート・ソース間電圧を利用したΔＶＴ型基準
電圧発生回路部と該回路部に所定バイアス電圧を供給す
るバイアス回路部とを有する基準電圧発生回路において
、 前記バイアス回路部は、該回路部内のバイアス電流源で
あるデプリーションＭＯＳＦＥＴのドレイン・ソース間
電圧を電源変動に対しても一定電圧に保持するクランプ
回路と、該バイアス電流値を所定の値に設定可能な選択
回路とを有することを特徴とする基準電圧発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59175489A JPS6153804A (ja) | 1984-08-23 | 1984-08-23 | 基準電圧発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59175489A JPS6153804A (ja) | 1984-08-23 | 1984-08-23 | 基準電圧発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6153804A true JPS6153804A (ja) | 1986-03-17 |
| JPH0566765B2 JPH0566765B2 (ja) | 1993-09-22 |
Family
ID=15996934
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59175489A Granted JPS6153804A (ja) | 1984-08-23 | 1984-08-23 | 基準電圧発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6153804A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6204724B1 (en) | 1998-03-25 | 2001-03-20 | Nec Corporation | Reference voltage generation circuit providing a stable output voltage |
| JP2005275701A (ja) * | 2004-03-24 | 2005-10-06 | Denso Corp | 定電流回路 |
| JP2007087091A (ja) * | 2005-09-21 | 2007-04-05 | Fuji Electric Device Technology Co Ltd | 過電流検出回路及び基準電圧生成回路 |
| CN109407745A (zh) * | 2017-08-17 | 2019-03-01 | 力晶科技股份有限公司 | 稳压输出装置 |
-
1984
- 1984-08-23 JP JP59175489A patent/JPS6153804A/ja active Granted
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6204724B1 (en) | 1998-03-25 | 2001-03-20 | Nec Corporation | Reference voltage generation circuit providing a stable output voltage |
| JP2005275701A (ja) * | 2004-03-24 | 2005-10-06 | Denso Corp | 定電流回路 |
| JP2007087091A (ja) * | 2005-09-21 | 2007-04-05 | Fuji Electric Device Technology Co Ltd | 過電流検出回路及び基準電圧生成回路 |
| CN109407745A (zh) * | 2017-08-17 | 2019-03-01 | 力晶科技股份有限公司 | 稳压输出装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0566765B2 (ja) | 1993-09-22 |
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