JP3318363B2 - 基準電圧発生回路 - Google Patents
基準電圧発生回路Info
- Publication number
- JP3318363B2 JP3318363B2 JP25897992A JP25897992A JP3318363B2 JP 3318363 B2 JP3318363 B2 JP 3318363B2 JP 25897992 A JP25897992 A JP 25897992A JP 25897992 A JP25897992 A JP 25897992A JP 3318363 B2 JP3318363 B2 JP 3318363B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- mosfet
- voltage
- reference voltage
- current
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/26—Current mirrors
- G05F3/262—Current mirrors using field-effect transistors only
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S323/00—Electricity: power supply or regulation systems
- Y10S323/907—Temperature compensation of semiconductor
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Radar, Positioning & Navigation (AREA)
- Electromagnetism (AREA)
- General Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Automation & Control Theory (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Control Of Electrical Variables (AREA)
- Amplifiers (AREA)
Description
【0001】
【産業上の利用分野】この発明は、基準電圧発生回路に
関し、特に電池電圧のような低電圧までの動作を可能と
する半導体集積回路装置に内蔵されるものに利用して有
効な技術に関するものである。
関し、特に電池電圧のような低電圧までの動作を可能と
する半導体集積回路装置に内蔵されるものに利用して有
効な技術に関するものである。
【0002】
【従来の技術】MOSFET(絶縁ゲート型電界効果ト
ランジスタ)を用いた基準電圧発生回路として、図8に
示すような回路がある。この回路は、Nチャンネル型M
OSFETQ3、Q4及びQ5を低しきい値電圧とし、
MOSFETQ6を標準的なしきい値電圧を持つものと
して、MOSFETQ5とQ6のしきい値電圧の差を基
準電圧Vrとして取り出すようにするものである。温度
補償のためにPチャンネル型のMOSFETQ1とQ2
によって電流ミラー回路を構成し、その電流比が適当に
設定される。このような基準電圧発生回路の例として
は、特開昭62−249212号公報がある。
ランジスタ)を用いた基準電圧発生回路として、図8に
示すような回路がある。この回路は、Nチャンネル型M
OSFETQ3、Q4及びQ5を低しきい値電圧とし、
MOSFETQ6を標準的なしきい値電圧を持つものと
して、MOSFETQ5とQ6のしきい値電圧の差を基
準電圧Vrとして取り出すようにするものである。温度
補償のためにPチャンネル型のMOSFETQ1とQ2
によって電流ミラー回路を構成し、その電流比が適当に
設定される。このような基準電圧発生回路の例として
は、特開昭62−249212号公報がある。
【0003】
【発明が解決しようとする課題】図8の回路では、N型
基板を使用し、P型ウェル領域にNチャンネル型MOS
FETを形成するときには、Nチャンネル型MOSFE
Tのソースと基板ゲート(ウェル領域)とを短絡するこ
とにより基板バイアス効果によるΔVthが生じなくでき
る。しかし、P型基板を使用した場合には、MOSFE
TQ5において基板効果によりしきい値電圧VthがΔV
thだけ増加してしまう。このような基板効果が発生する
と、ΔVthの持つ温度特性によって、上記温度補償がで
きなくなってしまうという問題が生じる。
基板を使用し、P型ウェル領域にNチャンネル型MOS
FETを形成するときには、Nチャンネル型MOSFE
Tのソースと基板ゲート(ウェル領域)とを短絡するこ
とにより基板バイアス効果によるΔVthが生じなくでき
る。しかし、P型基板を使用した場合には、MOSFE
TQ5において基板効果によりしきい値電圧VthがΔV
thだけ増加してしまう。このような基板効果が発生する
と、ΔVthの持つ温度特性によって、上記温度補償がで
きなくなってしまうという問題が生じる。
【0004】図8の回路の別の問題点は、MOSFET
Q6は標準的なしきい値電圧を持つものであるのに対し
て、MOSFETQ3〜Q5は、実際の半導体技術では
イオン打ち込み技術によってAsのようなN型不純物を
基板ゲートに導入して低しきい値電圧にするものである
ため、同じNチャンネル型MOSFETであってもチャ
ンネルコンダクタンスの温度係数が異なるものとなって
しまい、上記電流比のみによっては十分な温度補償が行
えなくなるものと考えられる。
Q6は標準的なしきい値電圧を持つものであるのに対し
て、MOSFETQ3〜Q5は、実際の半導体技術では
イオン打ち込み技術によってAsのようなN型不純物を
基板ゲートに導入して低しきい値電圧にするものである
ため、同じNチャンネル型MOSFETであってもチャ
ンネルコンダクタンスの温度係数が異なるものとなって
しまい、上記電流比のみによっては十分な温度補償が行
えなくなるものと考えられる。
【0005】図8の回路の別の問題点は、実質的な下限
動作電圧が比較的大きくなってしまうことである。例え
ば、ニカド電池等によって電池駆動される電子機器で
は、ニカド電池は、電池の消耗により、電圧が3.6V
から2.7V程度まで低下してしまう。図8の回路で
は、実際には使用する場合には電源電圧依存性(PSR
R)を少なくするための安定化電源用のMOSFETが
挿入されて、下限動作電圧が4V程度まで高くなってし
まい、上記のような電池駆動ができなくなってしまうも
のである。
動作電圧が比較的大きくなってしまうことである。例え
ば、ニカド電池等によって電池駆動される電子機器で
は、ニカド電池は、電池の消耗により、電圧が3.6V
から2.7V程度まで低下してしまう。図8の回路で
は、実際には使用する場合には電源電圧依存性(PSR
R)を少なくするための安定化電源用のMOSFETが
挿入されて、下限動作電圧が4V程度まで高くなってし
まい、上記のような電池駆動ができなくなってしまうも
のである。
【0006】図8の回路の別の問題点は、電流ミラー回
路によって帰還がかかっており、起動回路を必要とする
ものである。このような帰還ループを持つ回路を、確実
に安定して起動させるための回路を作ることは比較的難
しく、そのために回路素子数が増加するということであ
る。
路によって帰還がかかっており、起動回路を必要とする
ものである。このような帰還ループを持つ回路を、確実
に安定して起動させるための回路を作ることは比較的難
しく、そのために回路素子数が増加するということであ
る。
【0007】この発明の目的は、簡単な構成により温度
補償された基準電圧を得ることができる基準電圧発生回
路を提供することにある。この発明の他の目的は、動作
の安定化と低い電圧まで動作可能な基準電圧発生回路を
提供することにある。この発明の他の目的は、プロセス
バラツキに影響されないで所望の基準電圧を得ることが
できる基準電圧発生回路を提供することにある。この発
明の前記ならびにそのほかの目的と新規な特徴は、本明
細書の記述および添付図面から明らかになるであろう。
補償された基準電圧を得ることができる基準電圧発生回
路を提供することにある。この発明の他の目的は、動作
の安定化と低い電圧まで動作可能な基準電圧発生回路を
提供することにある。この発明の他の目的は、プロセス
バラツキに影響されないで所望の基準電圧を得ることが
できる基準電圧発生回路を提供することにある。この発
明の前記ならびにそのほかの目的と新規な特徴は、本明
細書の記述および添付図面から明らかになるであろう。
【0008】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、ソースとゲートが接続され
たディプレッション型の第1のMOSFETにより定電
流を形成し、それを反対導電型のMOSFETからなる
電流ミラー回路を通して上記第1のMOSFETと同一
導電型からなり、ゲートとドレインが接続された第2の
MOSFETに流すようにし、そのゲートとソース間電
圧を出力定電圧とするとともに、上記電流ミラー回路の
電流比により出力定電圧の温度補償を行う。
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、ソースとゲートが接続され
たディプレッション型の第1のMOSFETにより定電
流を形成し、それを反対導電型のMOSFETからなる
電流ミラー回路を通して上記第1のMOSFETと同一
導電型からなり、ゲートとドレインが接続された第2の
MOSFETに流すようにし、そのゲートとソース間電
圧を出力定電圧とするとともに、上記電流ミラー回路の
電流比により出力定電圧の温度補償を行う。
【0009】
【作用】上記した手段によれば、ディプレッョン型MO
SFETと、それと同一導電型のエンハンスメント型M
OSFET及び電流ミラー回路を構成する一対のMOS
FETからなる極めて簡単な回路により温度補償された
基準電圧を得ることができる。
SFETと、それと同一導電型のエンハンスメント型M
OSFET及び電流ミラー回路を構成する一対のMOS
FETからなる極めて簡単な回路により温度補償された
基準電圧を得ることができる。
【0010】
【実施例】図1には、この発明に係る基準電圧発生回路
の一実施例の基本的な回路図が示されている。同図の各
回路素子は、公知の半導体集積回路の製造技術により、
基準電圧を必要とする他の回路素子等とともに単結晶シ
リコンのような1個の半導体基板上において形成され
る。
の一実施例の基本的な回路図が示されている。同図の各
回路素子は、公知の半導体集積回路の製造技術により、
基準電圧を必要とする他の回路素子等とともに単結晶シ
リコンのような1個の半導体基板上において形成され
る。
【0011】ディプレッション型MOSFETQ3は、
そのゲートとソースが共通化されて定電流源として動作
する。MOSFETQ3のゲートとソースは、回路の接
地電位等の低電圧側の電源線に接続される。このMOS
FETQ3のドレインから得られる定電流Iは、Pチャ
ンネル型MOSFETQ1とQ2からなる電流ミラー回
路に供給される。すなわち、Pチャンネル型MOSFE
TQ1は、そのゲートとドレインが共通化されてダイオ
ード形態にされる。MOSFETQ2は、上記MOSF
ETQ1とゲートとソースが共通化されて、ドレインか
らサイズ比に対応した電流αIを出力する。電流ミラー
回路を構成MOSFETQ1とQ2のソースは、特に制
限されないが、高電圧側の電源線に接続される。
そのゲートとソースが共通化されて定電流源として動作
する。MOSFETQ3のゲートとソースは、回路の接
地電位等の低電圧側の電源線に接続される。このMOS
FETQ3のドレインから得られる定電流Iは、Pチャ
ンネル型MOSFETQ1とQ2からなる電流ミラー回
路に供給される。すなわち、Pチャンネル型MOSFE
TQ1は、そのゲートとドレインが共通化されてダイオ
ード形態にされる。MOSFETQ2は、上記MOSF
ETQ1とゲートとソースが共通化されて、ドレインか
らサイズ比に対応した電流αIを出力する。電流ミラー
回路を構成MOSFETQ1とQ2のソースは、特に制
限されないが、高電圧側の電源線に接続される。
【0012】MOSFET4は、上記MOSFETQ3
と同じNチャンネル型により構成され、エンハンスメン
ト型とされる。MOSFETQ4のゲートとドレイン
は、ダイオード形態にされて、そのゲートとソース間電
圧が基準電圧Vrとして出力される。MOSFETQ4
のソースは、特に制限されないが、MOSFETQ3の
ソースと同様に回路の接地電位側等の低電圧側の電源線
に接続される。
と同じNチャンネル型により構成され、エンハンスメン
ト型とされる。MOSFETQ4のゲートとドレイン
は、ダイオード形態にされて、そのゲートとソース間電
圧が基準電圧Vrとして出力される。MOSFETQ4
のソースは、特に制限されないが、MOSFETQ3の
ソースと同様に回路の接地電位側等の低電圧側の電源線
に接続される。
【0013】特に制限されないが、この実施例では、動
作下限電圧を低くするために、上記MOSFETQ4及
び電流ミラー回路を構成するMOSFETQ1とQ2
は、それぞれ低しきい値電圧を持つようにされる。本願
においては、MOSFETのチャンネル領域に点線を付
したMOSFETは、低しきい値電圧であることを表現
している。また、ゲート電極の線を太くしたのは、ディ
プレッション型であることを表している。
作下限電圧を低くするために、上記MOSFETQ4及
び電流ミラー回路を構成するMOSFETQ1とQ2
は、それぞれ低しきい値電圧を持つようにされる。本願
においては、MOSFETのチャンネル領域に点線を付
したMOSFETは、低しきい値電圧であることを表現
している。また、ゲート電極の線を太くしたのは、ディ
プレッション型であることを表している。
【0014】図2には、上記MOSFETQ3とQ4の
一実施例の概略素子構造断面図が示されている。この実
施例では、半導体基板としてはP型基板が用いられる。
このP型基板上に、通常の製造プロセスによって形成さ
れたフィールド絶縁膜と薄いゲート絶縁膜及びその上に
形成されたゲート電極をマスクとしてn+ のソース,ド
レインを拡散形成して通常のしきい値電圧を持つMOS
FETが形成される。
一実施例の概略素子構造断面図が示されている。この実
施例では、半導体基板としてはP型基板が用いられる。
このP型基板上に、通常の製造プロセスによって形成さ
れたフィールド絶縁膜と薄いゲート絶縁膜及びその上に
形成されたゲート電極をマスクとしてn+ のソース,ド
レインを拡散形成して通常のしきい値電圧を持つMOS
FETが形成される。
【0015】この後に、上記MOSFETQ3とQ4の
ゲート電極上からイオン打ち込み技術を利用して半導体
基板表面(チャンネル領域)に第1回目のN型の不純物
Asを導入する。このような1回目の不純物導入によっ
て、MOSFETQ3とQ4は、共に低いしきい値電圧
(以下、低しきい値電圧という)を持つようにされる。
この後に、MOSFETQ3に対して、ゲート電極上か
らイオン打ち込み技術を利用して半導体基板表面(チャ
ンネル領域)に第2回目のN型の不純物Asを導入す
る。このような不純物の導入によって、MOSFETQ
3は低しきい値電圧を持つエンハンスメント型から負の
しきい値電圧を持つディプレッョン型に変えられる。
ゲート電極上からイオン打ち込み技術を利用して半導体
基板表面(チャンネル領域)に第1回目のN型の不純物
Asを導入する。このような1回目の不純物導入によっ
て、MOSFETQ3とQ4は、共に低いしきい値電圧
(以下、低しきい値電圧という)を持つようにされる。
この後に、MOSFETQ3に対して、ゲート電極上か
らイオン打ち込み技術を利用して半導体基板表面(チャ
ンネル領域)に第2回目のN型の不純物Asを導入す
る。このような不純物の導入によって、MOSFETQ
3は低しきい値電圧を持つエンハンスメント型から負の
しきい値電圧を持つディプレッョン型に変えられる。
【0016】上記のようにMOSFETQ3とQ4が、
図3に示すように共に共通のイオン打ち込みによる不純
物導入工程〔Asインプラ(1)〕によって、標準的な
MOSFETのしきい値電圧からいったん低しきい値電
圧を持つようにされ、その後にMOSFETQ3に対し
て第2回目のイオン打ち込みによる不純物導入工程〔A
sインプラ(2)〕によって、低しきい値電圧から負の
しきい値電圧を持つように変更されるものであるため、
MOSFETQ4とQ3のしきい値電圧の差分のプロセ
スバラツキを小さくすることができる。すなわち、MO
SFETQ4とQ3のしきい値電圧の差は、第2回目の
イオン打ち込みによる不純物導入量に依存した比較的小
さなものにすることができる。
図3に示すように共に共通のイオン打ち込みによる不純
物導入工程〔Asインプラ(1)〕によって、標準的な
MOSFETのしきい値電圧からいったん低しきい値電
圧を持つようにされ、その後にMOSFETQ3に対し
て第2回目のイオン打ち込みによる不純物導入工程〔A
sインプラ(2)〕によって、低しきい値電圧から負の
しきい値電圧を持つように変更されるものであるため、
MOSFETQ4とQ3のしきい値電圧の差分のプロセ
スバラツキを小さくすることができる。すなわち、MO
SFETQ4とQ3のしきい値電圧の差は、第2回目の
イオン打ち込みによる不純物導入量に依存した比較的小
さなものにすることができる。
【0017】すなわち、MOSFETQ4とMOSFE
TQ3を標準的なMOSFETのしきい値電圧から、そ
れぞれ別工程によるイオン打ち込みによる不純物導入を
行った場合には、MOSFETQ4の低しきい値電圧
と、MOSFETQ3のしきい値電圧とのそれぞれワー
ストケースでのプロセスバラツキを考慮しなければなら
なくなるからである。
TQ3を標準的なMOSFETのしきい値電圧から、そ
れぞれ別工程によるイオン打ち込みによる不純物導入を
行った場合には、MOSFETQ4の低しきい値電圧
と、MOSFETQ3のしきい値電圧とのそれぞれワー
ストケースでのプロセスバラツキを考慮しなければなら
なくなるからである。
【0018】上記図1の回路による基準電圧Vrの温度
補償は、次のようして行われる。MOSFETQ3によ
り形成される定電流Iと、MOSFETQ4に流れる定
電流αIは、次式(1)と(2)により求めることがで
きる。 I=β3/2(−Vth3)2 ・・・・・・・・・・・・・・・(1) αI=β4/2(Vr−Vth4)2 ・・・・・・・・・・・・・・・(2)
補償は、次のようして行われる。MOSFETQ3によ
り形成される定電流Iと、MOSFETQ4に流れる定
電流αIは、次式(1)と(2)により求めることがで
きる。 I=β3/2(−Vth3)2 ・・・・・・・・・・・・・・・(1) αI=β4/2(Vr−Vth4)2 ・・・・・・・・・・・・・・・(2)
【0019】式(1)と(2)より、式(3)が求めら
れる。 αβ3/2(−Vth3)2 =β4/2(Vr−Vth4)2 ・・・・・(3) ここで、同じNチャンネル型MOSFETQ3とQ4の
チャンネルコンダクタンスβ3=β4とすると、式
(3)は、次式(4)のように変形できる。 α1/2 Vth3=Vr−Vth4 ・・・・・・・・・・・・・・・・・(4) この式(4)おいて、Vth3は負の値となるが絶対値を
示している。この式(4)より基準電圧Vrは、次式
(5)により求めることができる。 Vr=Vth4−α1/2 Vth3 ・・・・・・・・・・・・・・・・・(5)
れる。 αβ3/2(−Vth3)2 =β4/2(Vr−Vth4)2 ・・・・・(3) ここで、同じNチャンネル型MOSFETQ3とQ4の
チャンネルコンダクタンスβ3=β4とすると、式
(3)は、次式(4)のように変形できる。 α1/2 Vth3=Vr−Vth4 ・・・・・・・・・・・・・・・・・(4) この式(4)おいて、Vth3は負の値となるが絶対値を
示している。この式(4)より基準電圧Vrは、次式
(5)により求めることができる。 Vr=Vth4−α1/2 Vth3 ・・・・・・・・・・・・・・・・・(5)
【0020】上記基準電圧Vrの温度依存性dVr/d
Tが0になるようにするためには、αは次式(6)のよ
うに設定すればよい。 α1/2 =(dVth4/dT)/(dVth3/dT) ・・・・・・・(6)
Tが0になるようにするためには、αは次式(6)のよ
うに設定すればよい。 α1/2 =(dVth4/dT)/(dVth3/dT) ・・・・・・・(6)
【0021】MOSFETQ3とQ4のチャンネルコン
ダクタンスβ3とβ4の温度係数は、チャンネルの不純
物濃度だけでなく、その不純物の種類によっても変わる
と考えられる。また、チャンネルコンダクタンスの温度
特性は、温度Tに対して線形に変化しないので、MOS
FETQ3とQ4のチャンネル不純物濃度を前記実施例
のように共にAsをイオン打ち込み技術により設定する
ことにより、β3とβ4の温度特性をほぼ等しくさせる
ことができる。
ダクタンスβ3とβ4の温度係数は、チャンネルの不純
物濃度だけでなく、その不純物の種類によっても変わる
と考えられる。また、チャンネルコンダクタンスの温度
特性は、温度Tに対して線形に変化しないので、MOS
FETQ3とQ4のチャンネル不純物濃度を前記実施例
のように共にAsをイオン打ち込み技術により設定する
ことにより、β3とβ4の温度特性をほぼ等しくさせる
ことができる。
【0022】また、しきい値電圧Vth3とVth4は、温
度Tに対して線形に変化するので、式(6)より、ある
一定のカレントミラー比αを設定することによって、実
質的に問題にならない程度に設定することができる。
度Tに対して線形に変化するので、式(6)より、ある
一定のカレントミラー比αを設定することによって、実
質的に問題にならない程度に設定することができる。
【0023】経験的にαは1に近い値を採ることが判っ
た。したがって、式(5)より、基準電圧Vrはしきい
値電圧Vth4とVth3の差に近い電圧になる。このた
め、基準電圧Vrは、Vth4−Vth3のバラツキに依存
することになる。このため、図2の実施例のように、イ
オン打ち込み技術を2回に分けて行い、第1回目ではM
OSFETQ3とQ4を共に低しきい値電圧にし、その
後に第2回目のイオン打ち込み技術によりMOSFET
Q3をディプレッション型にすると、第2回目のイオン
打ち込み技術による不純物導入量に対応した小さなバラ
ツキに抑えられる。
た。したがって、式(5)より、基準電圧Vrはしきい
値電圧Vth4とVth3の差に近い電圧になる。このた
め、基準電圧Vrは、Vth4−Vth3のバラツキに依存
することになる。このため、図2の実施例のように、イ
オン打ち込み技術を2回に分けて行い、第1回目ではM
OSFETQ3とQ4を共に低しきい値電圧にし、その
後に第2回目のイオン打ち込み技術によりMOSFET
Q3をディプレッション型にすると、第2回目のイオン
打ち込み技術による不純物導入量に対応した小さなバラ
ツキに抑えられる。
【0024】図1の回路では、ディプレッション型MO
SFETQ3を用いて定電流を形成するものである。こ
のようなディプレッション型MOSFETQ3を用いる
回路では、格別な起動回路を必要とせず、しかも従来の
回路のような帰還経路が無いので発振等の異常動作が生
じる虞れもない。また、電流ミラー回路も低しきい値電
圧にすることによって、下限動作電圧を大幅に低くする
ことができる。例えば、MOSFETQ4のしきい値電
圧を0.3V、MOSFETQ3のしきい値電圧を−
0.4Vとし、MOSFETQ1とQ2のしきい値電圧
を−0.3V程度にすれば、下限動作電圧が1V以下の
低電圧にすることができる。仮に、MOSFETQ1と
Q2が−0.9V程度の標準的なしきい値電圧を持つも
のであったとしても、下限動作電圧を2.5V程度にす
ることができる。
SFETQ3を用いて定電流を形成するものである。こ
のようなディプレッション型MOSFETQ3を用いる
回路では、格別な起動回路を必要とせず、しかも従来の
回路のような帰還経路が無いので発振等の異常動作が生
じる虞れもない。また、電流ミラー回路も低しきい値電
圧にすることによって、下限動作電圧を大幅に低くする
ことができる。例えば、MOSFETQ4のしきい値電
圧を0.3V、MOSFETQ3のしきい値電圧を−
0.4Vとし、MOSFETQ1とQ2のしきい値電圧
を−0.3V程度にすれば、下限動作電圧が1V以下の
低電圧にすることができる。仮に、MOSFETQ1と
Q2が−0.9V程度の標準的なしきい値電圧を持つも
のであったとしても、下限動作電圧を2.5V程度にす
ることができる。
【0025】図4には、この発明に係る基準電圧発生回
路の他の一実施例の回路図が示されている。この実施例
では、低消費電力化のために標準的なしきい値電圧を持
つPチャンネル型MOSFETQ13とNチャンネル型
MOSFETQ14からなるCMOSインバータ回路を
通して電源供給が行われる。すなわち、CMOSインバ
ータ回路に入力されるパワーダウン信号PDがロウレベ
ルのときには、CMOSインバータ回路のPチャンネル
型MOSFETQ13がオン状態となって、基準電圧発
生回路の電源電圧線VDD’に電源電圧VDDを供給す
る。パワーダウン信号PDをハイレベルにすると、Nチ
ャンネル型MOSFETQ14がオン状態になって、接
地電位を供給するので基準電圧発生回路には電源供給が
停止されて動作電流が流れなくされる。
路の他の一実施例の回路図が示されている。この実施例
では、低消費電力化のために標準的なしきい値電圧を持
つPチャンネル型MOSFETQ13とNチャンネル型
MOSFETQ14からなるCMOSインバータ回路を
通して電源供給が行われる。すなわち、CMOSインバ
ータ回路に入力されるパワーダウン信号PDがロウレベ
ルのときには、CMOSインバータ回路のPチャンネル
型MOSFETQ13がオン状態となって、基準電圧発
生回路の電源電圧線VDD’に電源電圧VDDを供給す
る。パワーダウン信号PDをハイレベルにすると、Nチ
ャンネル型MOSFETQ14がオン状態になって、接
地電位を供給するので基準電圧発生回路には電源供給が
停止されて動作電流が流れなくされる。
【0026】この実施例では、電源電圧除去比PSRR
を低くするために、定電流を形成するディプレッション
型MOSFETQ3にドレイン電圧を定電圧化するもの
である。すなわち、定電流MOSFETQ3と電流ミラ
ーMOSFETQ1との間にNチャンネル型のMOSF
ETQ5が挿入される。このMOSFETQ5のゲート
には、ダイオード形態にされたNチャンネル型のMOS
FETQ7とQ8の直列回路により形成された定電圧
(2Vth)が供給される。これらのMOSFETQ7と
Q8は、下限動作電圧を極力低く設定するために低しき
い値電圧を持つようにされる。上記定電圧は、回路の接
地電位GNDを基準にしており、電源電圧VDD(VD
D’)の変動に無関係にほぼ一定電圧となる。例えば、
MOSFETQ5のドレイン電圧が電源電圧VDDの変
動に対応して高くなると、それに伴い電流が増加してM
OSFETQ3のドレイン電圧も高くなろうとするが、
MOSFETQ5のゲート電圧が一定電圧であるのでM
OSFETQ5のコンダクタンスが小さくなり、電流を
減らすように作用してMOSFETQ3のドレイン電圧
をほぼ一定にする。
を低くするために、定電流を形成するディプレッション
型MOSFETQ3にドレイン電圧を定電圧化するもの
である。すなわち、定電流MOSFETQ3と電流ミラ
ーMOSFETQ1との間にNチャンネル型のMOSF
ETQ5が挿入される。このMOSFETQ5のゲート
には、ダイオード形態にされたNチャンネル型のMOS
FETQ7とQ8の直列回路により形成された定電圧
(2Vth)が供給される。これらのMOSFETQ7と
Q8は、下限動作電圧を極力低く設定するために低しき
い値電圧を持つようにされる。上記定電圧は、回路の接
地電位GNDを基準にしており、電源電圧VDD(VD
D’)の変動に無関係にほぼ一定電圧となる。例えば、
MOSFETQ5のドレイン電圧が電源電圧VDDの変
動に対応して高くなると、それに伴い電流が増加してM
OSFETQ3のドレイン電圧も高くなろうとするが、
MOSFETQ5のゲート電圧が一定電圧であるのでM
OSFETQ5のコンダクタンスが小さくなり、電流を
減らすように作用してMOSFETQ3のドレイン電圧
をほぼ一定にする。
【0027】また、基準電圧Vrを形成するMOSFE
TQ4のドレインと電流ミラーMOSFETQ2との間
にはPチャンネル型のMOSFETQ9が設けられる。
このMOSFETQ9のゲートには、ダイオード形態に
されたPチャンネル型のMOSFETQ10とQ11の
直列回路により形成された定電圧(2Vth)が供給され
る。これらのMOSFETQ10とQ11は、下限動作
電圧を極力低く設定するために低しきい値電圧を持つよ
うにされる。上記定電圧は、電源電圧VDD(VD
D’)を基準にしており、電源電圧VDDの変動に対応
した電圧となって、MOSFETQ4のドレイン電圧を
ほぼ一定にして、PSRRを大幅に改善できる。
TQ4のドレインと電流ミラーMOSFETQ2との間
にはPチャンネル型のMOSFETQ9が設けられる。
このMOSFETQ9のゲートには、ダイオード形態に
されたPチャンネル型のMOSFETQ10とQ11の
直列回路により形成された定電圧(2Vth)が供給され
る。これらのMOSFETQ10とQ11は、下限動作
電圧を極力低く設定するために低しきい値電圧を持つよ
うにされる。上記定電圧は、電源電圧VDD(VD
D’)を基準にしており、電源電圧VDDの変動に対応
した電圧となって、MOSFETQ4のドレイン電圧を
ほぼ一定にして、PSRRを大幅に改善できる。
【0028】ディプレッション型MOSFETQ12
は、定電流を形成する。このMOSFETQ12により
形成された定電流は、MOSFETQ11とQ10に流
れるようにされ、このMOSFETQ10と、MOSF
ETQ8とQ7に対して直列形態にされたMOSFET
Q6とが電流ミラー形態にされて、これらのMOSFE
TQ7,Q8にも同じ定電流が流れるようにされる。
は、定電流を形成する。このMOSFETQ12により
形成された定電流は、MOSFETQ11とQ10に流
れるようにされ、このMOSFETQ10と、MOSF
ETQ8とQ7に対して直列形態にされたMOSFET
Q6とが電流ミラー形態にされて、これらのMOSFE
TQ7,Q8にも同じ定電流が流れるようにされる。
【0029】図1又は図4の実施例において、MOSF
ETQ4をロングチャンネルで使うとすると、しきい値
電圧Vthを0.3Vにするときのバラツキは±0.1V
程度である。MOSFETQ3は、MOSFETQ4の
低しきい値電圧を基準にして第2回目のイオン打ち込み
技術によりディプレッション型にするものとすると、そ
のイオン打ち込みによるしきい値電圧のバラツキは±
0.05V程度となり、結局MOSFETQ3のしきい
値電圧Vth3のプロセスバラツキは±0.15V程度に
なる。
ETQ4をロングチャンネルで使うとすると、しきい値
電圧Vthを0.3Vにするときのバラツキは±0.1V
程度である。MOSFETQ3は、MOSFETQ4の
低しきい値電圧を基準にして第2回目のイオン打ち込み
技術によりディプレッション型にするものとすると、そ
のイオン打ち込みによるしきい値電圧のバラツキは±
0.05V程度となり、結局MOSFETQ3のしきい
値電圧Vth3のプロセスバラツキは±0.15V程度に
なる。
【0030】−40℃〜90℃のしきい値電圧Vth3の
変動は、±0.1V程度であるから、MOSFETQ3
の実際上のしきい値電圧Vth3の変動分は、全部で±
0.25V程度になる。従って、MOSFETQ3の実
際上のしきい値電圧Vth3’は、設計値をVth3とする
と、Vth3’=Vth3±0.25Vになる。
変動は、±0.1V程度であるから、MOSFETQ3
の実際上のしきい値電圧Vth3の変動分は、全部で±
0.25V程度になる。従って、MOSFETQ3の実
際上のしきい値電圧Vth3’は、設計値をVth3とする
と、Vth3’=Vth3±0.25Vになる。
【0031】式(1)により、定電流Iは、MOSFE
TQ3の実際上のしきい値電圧Vth3’により決まり、
この絶対値が小さくなると動作が不安定になってしまう
から、その絶対値は最小でも0.1V必要となる。これ
らのことから、MOSFETQ3のしいき値電圧の設計
値は、最低でも−0.35Vにする必要がある。
TQ3の実際上のしきい値電圧Vth3’により決まり、
この絶対値が小さくなると動作が不安定になってしまう
から、その絶対値は最小でも0.1V必要となる。これ
らのことから、MOSFETQ3のしいき値電圧の設計
値は、最低でも−0.35Vにする必要がある。
【0032】次に説明するようなトリミング回路の構成
を考えると、基準電圧Vrは、0.7V程度にするのが
望ましい。式(5)より、MOSFETQ3のしきい値
電圧Vth3(設計値)は、−0.4V程度にされる。
を考えると、基準電圧Vrは、0.7V程度にするのが
望ましい。式(5)より、MOSFETQ3のしきい値
電圧Vth3(設計値)は、−0.4V程度にされる。
【0033】図5には、この発明に係る基準電圧発生回
路に用いられるトリミング回路の一実施例の回路図が示
されている。基準電圧Vrは、上記のような半導体プロ
セスに依存した特定の電圧しか得られないこと、及びプ
ロセスバラツキを持つものでありそれを補償するととも
に、任意の所望の基準電圧を形成するために次のような
トリミング回路が利用される。
路に用いられるトリミング回路の一実施例の回路図が示
されている。基準電圧Vrは、上記のような半導体プロ
セスに依存した特定の電圧しか得られないこと、及びプ
ロセスバラツキを持つものでありそれを補償するととも
に、任意の所望の基準電圧を形成するために次のような
トリミング回路が利用される。
【0034】基準電圧発生回路により形成された電圧
は、Vr±ΔVrのようなプロセスバラツキを含んでい
る。これに対して、一般的に半導体集積回路において必
要とされる基準電圧VBは、特定の電圧であることが必
要とされる。このような実際上の要求に応えるために、
次のようなトリミング回路が設けられる。
は、Vr±ΔVrのようなプロセスバラツキを含んでい
る。これに対して、一般的に半導体集積回路において必
要とされる基準電圧VBは、特定の電圧であることが必
要とされる。このような実際上の要求に応えるために、
次のようなトリミング回路が設けられる。
【0035】演算増幅回路AMPは、その反転入力
(−)と出力との間に利得設定のための抵抗回路が設け
られる。この抵抗回路は、出力端子と回路の接地電位と
の間に設けられた固定抵抗R1及びトリミング用の調整
抵抗r及び固定抵抗R2から構成される。上記直列抵抗
の相互接続点と演算増幅回路AMPの反転入力(−)と
の間には、スイッチMOSFETQ1〜Q64が設けら
れる。スイッチMOSFETQ1〜Q64は、いずれか
1つがオン状態となって、上記直列抵抗回路を2分して
反転入力(−)に接続する。このような抵抗比の設定に
より、演算増幅回路AMPの利得が設定され、所望の電
圧値を持つ基準電圧VBを得ることができる。
(−)と出力との間に利得設定のための抵抗回路が設け
られる。この抵抗回路は、出力端子と回路の接地電位と
の間に設けられた固定抵抗R1及びトリミング用の調整
抵抗r及び固定抵抗R2から構成される。上記直列抵抗
の相互接続点と演算増幅回路AMPの反転入力(−)と
の間には、スイッチMOSFETQ1〜Q64が設けら
れる。スイッチMOSFETQ1〜Q64は、いずれか
1つがオン状態となって、上記直列抵抗回路を2分して
反転入力(−)に接続する。このような抵抗比の設定に
より、演算増幅回路AMPの利得が設定され、所望の電
圧値を持つ基準電圧VBを得ることができる。
【0036】例えば、n(=2k )個のスイッチMOS
FETを用いるときには、調整用抵抗rはn−1個から
なり、上からj番目のスイッチをオン状態にしたときの
利得Gjは、次式(7)から求めることができる。 Gj=〔R1+R2+(n−1)r〕/〔R2+(n−j)r〕 ・・(7) このため、VrがΔVr変化したときには、次式(8)
のようなj番目のスイッチMOSFETを選択すれば、
所望の電圧VBに非常に近い電圧を取り出すことができ
る。 Gj≒VB/(Vr+ΔVr) ・・・・・・・(8)
FETを用いるときには、調整用抵抗rはn−1個から
なり、上からj番目のスイッチをオン状態にしたときの
利得Gjは、次式(7)から求めることができる。 Gj=〔R1+R2+(n−1)r〕/〔R2+(n−j)r〕 ・・(7) このため、VrがΔVr変化したときには、次式(8)
のようなj番目のスイッチMOSFETを選択すれば、
所望の電圧VBに非常に近い電圧を取り出すことができ
る。 Gj≒VB/(Vr+ΔVr) ・・・・・・・(8)
【0037】特に制限されないが、この実施例では上記
のスイッチMOSFETは、64個から構成される。そ
れ故、調整用の抵抗rは63個からなり、6ビットから
なるトリミング信号D1〜D6が必要とされる。ヒュー
ズ回路は、プロービング工程において基準電圧発生回路
により形成された電圧Vr±ΔVrを測定し、所定の定
電圧VBを得るために必要な利得を算出してこれに基づ
いて6本のヒューズを選択的に切断して64通りの中の
1つを指定する。デコーダ回路は、上記6ビットの信号
D1〜D6を解読して64通りのスイッチ信号S1〜S
64の中の1つをハイレベルにし、それに対応したスイ
ッチMOSFETをオン状態にする。このようにして、
後述するような半導体集積回路に必要とされる基準電圧
VBが形成される。
のスイッチMOSFETは、64個から構成される。そ
れ故、調整用の抵抗rは63個からなり、6ビットから
なるトリミング信号D1〜D6が必要とされる。ヒュー
ズ回路は、プロービング工程において基準電圧発生回路
により形成された電圧Vr±ΔVrを測定し、所定の定
電圧VBを得るために必要な利得を算出してこれに基づ
いて6本のヒューズを選択的に切断して64通りの中の
1つを指定する。デコーダ回路は、上記6ビットの信号
D1〜D6を解読して64通りのスイッチ信号S1〜S
64の中の1つをハイレベルにし、それに対応したスイ
ッチMOSFETをオン状態にする。このようにして、
後述するような半導体集積回路に必要とされる基準電圧
VBが形成される。
【0038】図7には、上記演算増幅回路AMPの一実
施例の回路図が示されいてる。この実施例では、差動段
の増幅MOSFETとして低しきい値電圧のPチャンネ
ル型MOSFETQ6とQ7を用い、そのドレインに設
けられた電流ミラー形成のNチャンネル型MOSFET
Q8,Q9と出力段のNチャンネル型MOSFETQ1
0を同様に低しきい値電圧とすることにより、CMIV
R(Common ModeInput Voltage Range) を広くすること
ができる。MOSFETQ11とキャパシタC1は、出
力段MOSFETQ10の入力と出力との間に設けられ
る位相補償回路である。前記のようにP型基板を用いて
回路が構成される関係から、差動増幅のPチャンネル型
MOSFETQ6とQ7は、N型のウェル領域に形成さ
れる。それ故、基板ゲート(チャンネル領域)とソース
とが共通化されて、基板効果の影響を受けなくされる。
このことは、前記図4のPチャンネル型MOSFETQ
9,Q11においても同様である。
施例の回路図が示されいてる。この実施例では、差動段
の増幅MOSFETとして低しきい値電圧のPチャンネ
ル型MOSFETQ6とQ7を用い、そのドレインに設
けられた電流ミラー形成のNチャンネル型MOSFET
Q8,Q9と出力段のNチャンネル型MOSFETQ1
0を同様に低しきい値電圧とすることにより、CMIV
R(Common ModeInput Voltage Range) を広くすること
ができる。MOSFETQ11とキャパシタC1は、出
力段MOSFETQ10の入力と出力との間に設けられ
る位相補償回路である。前記のようにP型基板を用いて
回路が構成される関係から、差動増幅のPチャンネル型
MOSFETQ6とQ7は、N型のウェル領域に形成さ
れる。それ故、基板ゲート(チャンネル領域)とソース
とが共通化されて、基板効果の影響を受けなくされる。
このことは、前記図4のPチャンネル型MOSFETQ
9,Q11においても同様である。
【0039】上記のような低しきい値電圧のPチャンネ
ル型MOSFETとNチャンネル型MOSFETは、ア
ナログ回路での特性を劣化させないためには必要なもの
である反面、それをオフ状態にしてもリーク電流が流れ
て半導体集積回路としてのリーク電流検査が不能になっ
てしまう。
ル型MOSFETとNチャンネル型MOSFETは、ア
ナログ回路での特性を劣化させないためには必要なもの
である反面、それをオフ状態にしてもリーク電流が流れ
て半導体集積回路としてのリーク電流検査が不能になっ
てしまう。
【0040】この実施例では、バイアス電流を流すMO
SFETQ3,Q4や定電流負荷MOSFETQ5は、
標準的なしきい値電圧に設定される。このMOSFET
Q3,Q4及びQ5のゲートは、一定のバイアス電圧V
GPが供給され、それに対応した電流が差動段及び出力
段のバイアス電流として流れる。
SFETQ3,Q4や定電流負荷MOSFETQ5は、
標準的なしきい値電圧に設定される。このMOSFET
Q3,Q4及びQ5のゲートは、一定のバイアス電圧V
GPが供給され、それに対応した電流が差動段及び出力
段のバイアス電流として流れる。
【0041】上記バイアス電圧VGPを電源電圧VDD
のようなハイレベルにすると、これらのMOSFETQ
3、Q4及びQ5がオフ状態にされる。これにより、こ
の演算増幅回路ではリーク電流が流れなくされる。
のようなハイレベルにすると、これらのMOSFETQ
3、Q4及びQ5がオフ状態にされる。これにより、こ
の演算増幅回路ではリーク電流が流れなくされる。
【0042】上記のような低しきい値電圧のMOSFE
Tを用いて演算増幅回路を構成した場合には、前記CM
IVR特性の改善が図られる他に、下限動作電圧を同様
に低くされる。これにより、前記のような基準電圧発生
回路及びトリミング回路を含む半導体集積回路装置の下
限動作電圧を低く設定することができる。
Tを用いて演算増幅回路を構成した場合には、前記CM
IVR特性の改善が図られる他に、下限動作電圧を同様
に低くされる。これにより、前記のような基準電圧発生
回路及びトリミング回路を含む半導体集積回路装置の下
限動作電圧を低く設定することができる。
【0043】図6には、この発明が適用される移動体通
信端末装置用の半導体集積回路装置の一実施例のブロッ
ク図が示されている。同図において、点線で示された部
分がこの発明に係る基準電圧発生回路を備えた1つの半
導体集積回路装置を示している。ディジタル・シグナル
・プロセッサDSPを用いた音声符号化やチャネル符号
化部、スピーカを駆動するD/A(ディジタル/アナロ
グ)変換器2、マイクロフォンからの信号を取り込むA
/D(アナログ/ディジタル)変換器2も、それぞれ半
導体集積回路装置により構成され、それぞれは既存のも
のを利用して構成できる。
信端末装置用の半導体集積回路装置の一実施例のブロッ
ク図が示されている。同図において、点線で示された部
分がこの発明に係る基準電圧発生回路を備えた1つの半
導体集積回路装置を示している。ディジタル・シグナル
・プロセッサDSPを用いた音声符号化やチャネル符号
化部、スピーカを駆動するD/A(ディジタル/アナロ
グ)変換器2、マイクロフォンからの信号を取り込むA
/D(アナログ/ディジタル)変換器2も、それぞれ半
導体集積回路装置により構成され、それぞれは既存のも
のを利用して構成できる。
【0044】この発明に係る基準電圧発生回路及びトリ
ミング回路は、音声符号化、チャネル符号化部(DS
P)により形成された送信信号を変調する変調回路、そ
の変調信号をアナログ信号に変換して無線部に送出させ
るD/A変換器1、無線部より受信された信号をディジ
タル信号に変換するA/D変換器1とそのディジタル信
号を復調して信号処理部としてのDSPに伝える復調回
路が形成される半導体集積回路装置LSIに搭載され
る。
ミング回路は、音声符号化、チャネル符号化部(DS
P)により形成された送信信号を変調する変調回路、そ
の変調信号をアナログ信号に変換して無線部に送出させ
るD/A変換器1、無線部より受信された信号をディジ
タル信号に変換するA/D変換器1とそのディジタル信
号を復調して信号処理部としてのDSPに伝える復調回
路が形成される半導体集積回路装置LSIに搭載され
る。
【0045】この実施例の移動体通信端末装置は、携帯
されるものであるので電池BATを動作電源としてい
る。この電池BATとして前記のようなニカド電池が使
用される。ニカド電池にあっては、その電池の消耗とと
もに電圧が3.6Vから2.7V程度まで低くされる。
このような比較的広い電圧範囲においても、アナログ回
路を含む半導体集積回路装置LSIが、特性を劣化させ
ることなく動作できるようにするため、基準電圧発生回
路及びトリミング回路として前記のような低しきい値電
圧のMOSFETを用いるものである。
されるものであるので電池BATを動作電源としてい
る。この電池BATとして前記のようなニカド電池が使
用される。ニカド電池にあっては、その電池の消耗とと
もに電圧が3.6Vから2.7V程度まで低くされる。
このような比較的広い電圧範囲においても、アナログ回
路を含む半導体集積回路装置LSIが、特性を劣化させ
ることなく動作できるようにするため、基準電圧発生回
路及びトリミング回路として前記のような低しきい値電
圧のMOSFETを用いるものである。
【0046】このような下限動作電圧や増幅特性の要求
から、MOSFETとしては低しきい値電圧のものを必
要とする。それ故、本願に係る基準電圧発生回路におい
ては、基準電圧を形成するためにだけ低しきい値電圧の
MOSFETを形成するものではない。したがって、本
願発明は、アナログ回路とディジタル回路とが混在する
半導体集積回路装置における基準電圧発生回路に適した
構成であるということができる。
から、MOSFETとしては低しきい値電圧のものを必
要とする。それ故、本願に係る基準電圧発生回路におい
ては、基準電圧を形成するためにだけ低しきい値電圧の
MOSFETを形成するものではない。したがって、本
願発明は、アナログ回路とディジタル回路とが混在する
半導体集積回路装置における基準電圧発生回路に適した
構成であるということができる。
【0047】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、 (1) ソースとゲートが接続されたディプレッション
型の第1のMOSFETにより定電流を形成し、それを
反対導電型のMOSFETからなる電流ミラー回路を通
して上記第1のMOSFETと同一導電型からなり、ゲ
ートとドレインが接続された第2のMOSFETに流す
ようにし、そのゲートとソース間電圧を出力定電圧とす
るとともに、上記電流ミラー回路の電流比ににより出力
定電圧の温度補償を行うことにより、極めて簡単な回路
により温度補償された基準電圧を得ることができるとい
う効果が得られる。
記の通りである。すなわち、 (1) ソースとゲートが接続されたディプレッション
型の第1のMOSFETにより定電流を形成し、それを
反対導電型のMOSFETからなる電流ミラー回路を通
して上記第1のMOSFETと同一導電型からなり、ゲ
ートとドレインが接続された第2のMOSFETに流す
ようにし、そのゲートとソース間電圧を出力定電圧とす
るとともに、上記電流ミラー回路の電流比ににより出力
定電圧の温度補償を行うことにより、極めて簡単な回路
により温度補償された基準電圧を得ることができるとい
う効果が得られる。
【0048】(2) 上記第2のMOSFET及び電流
ミラー回路を構成するMOSFETは、他の同じ導電型
のMOSFETに比べてしきい値電圧を低しきい値電圧
にすることにより、下限動作電圧を低くすることができ
るという効果が得られる。
ミラー回路を構成するMOSFETは、他の同じ導電型
のMOSFETに比べてしきい値電圧を低しきい値電圧
にすることにより、下限動作電圧を低くすることができ
るという効果が得られる。
【0049】(3) 上記第1と第2のMOSFETと
して、ゲート電極下の基板表面にイオン打ち込み技術に
より基板と逆導電型の不純物濃度を導入して共に低しき
い値電圧にした後に、第1のMOSFETに対して追加
の不純物濃度の導入が行なってディプレッション型化す
ることにより、基準電圧のプロセスバラツキを低く抑え
ることができるという効果が得られる。
して、ゲート電極下の基板表面にイオン打ち込み技術に
より基板と逆導電型の不純物濃度を導入して共に低しき
い値電圧にした後に、第1のMOSFETに対して追加
の不純物濃度の導入が行なってディプレッション型化す
ることにより、基準電圧のプロセスバラツキを低く抑え
ることができるという効果が得られる。
【0050】(4) 上記第1のMOSFETと第2の
MOSFETのソースには回路の接地電位にし、第1の
MOSFETのドレインと電流ミラー回路との間に回路
の接地電位を基準にした定電圧をゲートに受けるカスコ
ード形態のMOSFETを設け、第2のMOSFETの
ドレインと電流ミラー回路との間に電源電圧を基準にし
た定電圧をゲートに受けるカスコード形態のMOSFE
Tを設けることにより、電源電圧除去比(PSRR)を
向上させることができるという効果が得られる。
MOSFETのソースには回路の接地電位にし、第1の
MOSFETのドレインと電流ミラー回路との間に回路
の接地電位を基準にした定電圧をゲートに受けるカスコ
ード形態のMOSFETを設け、第2のMOSFETの
ドレインと電流ミラー回路との間に電源電圧を基準にし
た定電圧をゲートに受けるカスコード形態のMOSFE
Tを設けることにより、電源電圧除去比(PSRR)を
向上させることができるという効果が得られる。
【0051】(5) 上記出力定電圧は、プロービング
工程の後に書き込み可能にされたプログラム素子によっ
て形成された複数ビットからなる制御信号により利得が
設定される可変利得増幅回路を利用したトリミング回路
を設けることにより、プロセスバラツキの補償と所望の
電圧値を持つ基準電圧を得ることができるという効果が
得られる。
工程の後に書き込み可能にされたプログラム素子によっ
て形成された複数ビットからなる制御信号により利得が
設定される可変利得増幅回路を利用したトリミング回路
を設けることにより、プロセスバラツキの補償と所望の
電圧値を持つ基準電圧を得ることができるという効果が
得られる。
【0052】(6) 上記基準電圧発生回路は、それに
より形成された基準電圧に基づいて、ディジタル/アナ
ログ変換動作又はアナログ/ディジタル変換動作を行う
回路と、これらの回路との間でディジタル信号の授受を
行うディジタル回路と共に1つの半導体集積回路装置に
形成されるものであり、アナログ信号を扱う回路におい
て低しきい値電圧を持つMOSFETを利用することに
より、アナログ回路の特性を改善を図りつつ、それを利
用した基準電圧発生回路を得ることができるという効果
が得られる。
より形成された基準電圧に基づいて、ディジタル/アナ
ログ変換動作又はアナログ/ディジタル変換動作を行う
回路と、これらの回路との間でディジタル信号の授受を
行うディジタル回路と共に1つの半導体集積回路装置に
形成されるものであり、アナログ信号を扱う回路におい
て低しきい値電圧を持つMOSFETを利用することに
より、アナログ回路の特性を改善を図りつつ、それを利
用した基準電圧発生回路を得ることができるという効果
が得られる。
【0053】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、図1
において、Pチャンネル型MOSFETQ1とQ2は、
標準的なしきい値電圧を持つものであってもよい。半導
体基板として、N型基板を用いた場合には図4の回路の
Pチャンネル型MOSFETのバックゲートを電源電圧
VDDに接続し、Nチャンネル型MOSFETQ5,Q
7のバックゲートをそれぞれソース電位に接続すればよ
い。これらの回路における低しきい値電圧を持つMOS
FETの製造方法は、図2の実施例の他に種々の実施形
態を採ることができるものである。
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、図1
において、Pチャンネル型MOSFETQ1とQ2は、
標準的なしきい値電圧を持つものであってもよい。半導
体基板として、N型基板を用いた場合には図4の回路の
Pチャンネル型MOSFETのバックゲートを電源電圧
VDDに接続し、Nチャンネル型MOSFETQ5,Q
7のバックゲートをそれぞれソース電位に接続すればよ
い。これらの回路における低しきい値電圧を持つMOS
FETの製造方法は、図2の実施例の他に種々の実施形
態を採ることができるものである。
【0054】図5におけるヒューズ回路は、同図に示す
ようにEPROMのような電気的に書き込み可能な不揮
発性メモリ素子を用いるものであってもよい。このよう
なEPROMを搭載する場合には、P型基板を用いると
きは整合性が良い。それ故、この実施例の基準電圧が搭
載される半導体集積回路装置には、不揮発性のメモリ回
路として、EPROMあるいはEEPROMを用いるも
のに適したものとすることができる。
ようにEPROMのような電気的に書き込み可能な不揮
発性メモリ素子を用いるものであってもよい。このよう
なEPROMを搭載する場合には、P型基板を用いると
きは整合性が良い。それ故、この実施例の基準電圧が搭
載される半導体集積回路装置には、不揮発性のメモリ回
路として、EPROMあるいはEEPROMを用いるも
のに適したものとすることができる。
【0055】この発明は、MOSFETを用いて構成さ
れる半導体集積回路装置に内蔵される基準電圧発生回路
として広く利用することができる。
れる半導体集積回路装置に内蔵される基準電圧発生回路
として広く利用することができる。
【0056】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、ソースとゲートが接続され
たディプレッション型の第1のMOSFETにより定電
流を形成し、それを反対導電型のMOSFETからなる
電流ミラー回路を通して上記第1のMOSFETと同一
導電型からなり、ゲートとドレインが接続された第2の
MOSFETに流すようにし、そのゲートとソース間電
圧を出力定電圧とするとともに、上記電流ミラー回路の
電流比により出力定電圧の温度補償を行うことにより、
極めて簡単な回路により温度補償された基準電圧を得る
ことができる。
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、ソースとゲートが接続され
たディプレッション型の第1のMOSFETにより定電
流を形成し、それを反対導電型のMOSFETからなる
電流ミラー回路を通して上記第1のMOSFETと同一
導電型からなり、ゲートとドレインが接続された第2の
MOSFETに流すようにし、そのゲートとソース間電
圧を出力定電圧とするとともに、上記電流ミラー回路の
電流比により出力定電圧の温度補償を行うことにより、
極めて簡単な回路により温度補償された基準電圧を得る
ことができる。
【図1】この発明に係る基準電圧発生回路の一実施例を
示す基本的な回路図である。
示す基本的な回路図である。
【図2】図1のMOSFETQ3とQ4の一実施例を示
す概略素子構造断面図である。
す概略素子構造断面図である。
【図3】図2のMOSFETQ3とQ4のしきい値電圧
の設定概念図である。
の設定概念図である。
【図4】この発明に係る基準電圧発生回路の一実施例を
示す具体的回路図である。
示す具体的回路図である。
【図5】この発明に係る基準電圧発生回路に用いられる
トリミング回路の一実施例を示す回路図である。
トリミング回路の一実施例を示す回路図である。
【図6】この発明が適用される移動体通信端末装置の一
実施例を示すブロック図である。
実施例を示すブロック図である。
【図7】図5のトリミング回路に用いられる演算増幅回
路の一実施例を示す回路図である。
路の一実施例を示す回路図である。
【図8】従来の基準電圧発生回路の一例を示す回路図で
ある。
ある。
Q1〜Q12…MOSFET、AMP…演算増幅回路、
R1,R2,r…抵抗、C…キャパシタ、BAT…電
池。
R1,R2,r…抵抗、C…キャパシタ、BAT…電
池。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7,DB名) G05F 3/24 H03F 1/30 H03F 3/343
Claims (8)
- 【請求項1】 ソースとゲートが接続されて定電流動作
を行うディプレッション型の第1のMOSFETと、こ
のMOSFETにより形成された定電流を受け、反対導
電型のMOSFETからなる電流ミラー回路と、この電
流ミラー回路の出力電流が流れるようにされ、上記第1
のMOSFETと同一導電型からなり、ゲートとドレイ
ンが接続された第2のMOSFETとを含み、上記第2
のMOSFETのゲートとソース間電圧を出力定電圧と
するとともに、上記電流ミラー回路の電流比により出力
定電圧の温度補償を行うように形成され、上記第2のM
OSFET及び電流ミラー回路を構成するMOSFET
のしきい値電圧は、他の同じ導電型のMOSFETに比
べて低いことを特徴とする基準電圧発生回路。 - 【請求項2】 請求項1において、 上記第1と第2のMOSFETとは、ゲート電極下の基
板表面にイオン打ち込み技術により基板と逆導電型の不
純物濃度が導入されて、共に上記低しきい値電圧を持つ
ようにされ、その後に第1のMOSFETに対して追加
の不純物濃度の導入が行われてディプレッション型化さ
れるものであることを特徴とする基準電圧発生回路。 - 【請求項3】 請求項1又は2において、 上記第1のMOSFETと第2のMOSFETのソース
は、回路の接地電位点に接続され、第1のMOSFET
のドレインと電流ミラー回路との間には、回路の接地電
位を基準にした定電圧をゲートに受け、第2のMOSF
ETと同一導電型のMOSFETが設けられ、第2のM
OSFETのドレインと電流ミラー回路との間には、電
源電圧を基準にした定電圧をゲートに受け、第2のMO
SFETと逆導電型のMOSFETが設けられるもので
あることを特徴とする基準電圧発生回路。 - 【請求項4】 請求項1乃至3のいずれかにおいて、 上記出力定電圧は、プロービング工程の後に書き込み可
能にされたプログラム素子によって形成された複数ビッ
トからなる制御信号により利得が設定される可変利得増
幅回路を通して出力されるものであることを特徴とする
基準電圧発生回路。 - 【請求項5】 請求項4において、 上記可変増幅回路を構成するMOSFETは、上記低し
きい値電圧にされたMOSFETを含むものであること
を特徴とする基準電圧発生回路。 - 【請求項6】 請求項1乃至5のいずれかにおいて、 上記基準電圧発生回路は、それにより形成された基準電
圧に基づいて、ディジタル/アナログ変換動作又はアナ
ログ/ディジタル変換動作を行う回路と、これらの回路
との間でディジタル信号の授受を行うディジタル回路と
共に1つの半導体集積回路装置に形成されるものであ
り、アナログ信号を扱う回路において上記低しきい値電
圧を持つMOSFETが利用されるものであることを特
徴とする基準電圧発生回路。 - 【請求項7】 請求項6において、 上記基準電圧発生回路は、それと同一半導体集積回路に
より形成されるディジタル/アナログ変換動作又はアナ
ログ/ディジタル変換動作を行う回路及びこれらの回路
との間でディジタル信号の授受を行うディジタル回路と
ともに、低電圧の電池を電源として動作させられるもの
であることを特徴とする基準電圧発生回路。 - 【請求項8】 請求項1において、 上記電流ミラー回路の電流比は、1ではないことを特徴
とする基準電圧発生回路。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP25897992A JP3318363B2 (ja) | 1992-09-02 | 1992-09-02 | 基準電圧発生回路 |
KR1019930016511A KR940008255A (ko) | 1992-09-02 | 1993-08-25 | 기준전압 발생회로 |
US08/114,354 US5514948A (en) | 1992-09-02 | 1993-09-01 | Reference voltage generating circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP25897992A JP3318363B2 (ja) | 1992-09-02 | 1992-09-02 | 基準電圧発生回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0683467A JPH0683467A (ja) | 1994-03-25 |
JP3318363B2 true JP3318363B2 (ja) | 2002-08-26 |
Family
ID=17327675
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP25897992A Expired - Fee Related JP3318363B2 (ja) | 1992-09-02 | 1992-09-02 | 基準電圧発生回路 |
Country Status (3)
Country | Link |
---|---|
US (1) | US5514948A (ja) |
JP (1) | JP3318363B2 (ja) |
KR (1) | KR940008255A (ja) |
Families Citing this family (24)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE69418206T2 (de) * | 1994-12-30 | 1999-08-19 | Co.Ri.M.Me. | Verfahren zur Spannungsschwelleextraktierung und Schaltung nach dem Verfahren |
US5680348A (en) * | 1995-12-01 | 1997-10-21 | Advanced Micro Devices, Inc. | Power supply independent current source for FLASH EPROM erasure |
KR100496792B1 (ko) * | 1997-09-04 | 2005-09-08 | 삼성전자주식회사 | 기준전압발생회로 |
GB9809438D0 (en) | 1998-05-01 | 1998-07-01 | Sgs Thomson Microelectronics | Current mirrors |
KR100468710B1 (ko) * | 1998-05-12 | 2005-04-06 | 삼성전자주식회사 | 반도체 기준전압 발생장치 |
US6114843A (en) | 1998-08-18 | 2000-09-05 | Xilinx, Inc. | Voltage down converter for multiple voltage levels |
JP3519958B2 (ja) * | 1998-10-07 | 2004-04-19 | 株式会社リコー | 基準電圧発生回路 |
US6046579A (en) * | 1999-01-11 | 2000-04-04 | National Semiconductor Corporation | Current processing circuit having reduced charge and discharge time constant errors caused by variations in operating temperature and voltage while conveying charge and discharge currents to and from a capacitor |
US6194917B1 (en) * | 1999-01-21 | 2001-02-27 | National Semiconductor Corporation | XOR differential phase detector with transconductance circuit as output charge pump |
JP2000340656A (ja) * | 1999-05-28 | 2000-12-08 | Fujitsu Ltd | トリミング回路 |
JP4714353B2 (ja) * | 2001-02-15 | 2011-06-29 | セイコーインスツル株式会社 | 基準電圧回路 |
JP4276812B2 (ja) * | 2002-03-20 | 2009-06-10 | 株式会社リコー | 温度検出回路 |
WO2006061742A2 (en) * | 2004-12-07 | 2006-06-15 | Koninklijke Philips Electronics N.V. | Reference voltage generator providing a temperature-compensated output voltage |
JP2006338434A (ja) * | 2005-06-03 | 2006-12-14 | New Japan Radio Co Ltd | 基準電圧発生回路 |
JP4703406B2 (ja) * | 2006-01-12 | 2011-06-15 | 株式会社東芝 | 基準電圧発生回路および半導体集積装置 |
JP2007200234A (ja) * | 2006-01-30 | 2007-08-09 | Nec Electronics Corp | 非線形カレントミラー回路で駆動する基準電圧回路 |
JP4946728B2 (ja) * | 2007-08-23 | 2012-06-06 | 三菱電機株式会社 | 電力増幅器 |
US8339176B2 (en) | 2008-05-30 | 2012-12-25 | Infineon Technologies Ag | System and method for providing a low-power self-adjusting reference current for floating supply stages |
US8094839B2 (en) * | 2009-04-30 | 2012-01-10 | Solid State System Co., Ltd. | Microelectromechanical system (MEMS) device with senstivity trimming circuit and trimming process |
JP4478994B1 (ja) * | 2009-06-24 | 2010-06-09 | 一 安東 | 基準電圧発生回路 |
JP5695392B2 (ja) * | 2010-03-23 | 2015-04-01 | セイコーインスツル株式会社 | 基準電圧回路 |
US8924765B2 (en) * | 2011-07-03 | 2014-12-30 | Ambiq Micro, Inc. | Method and apparatus for low jitter distributed clock calibration |
JP5472496B2 (ja) * | 2013-01-16 | 2014-04-16 | セイコーエプソン株式会社 | 電圧発生回路、定電圧回路および電圧発生回路の電流検出方法 |
JP7175172B2 (ja) * | 2018-12-12 | 2022-11-18 | エイブリック株式会社 | 基準電圧発生装置 |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB2090442B (en) * | 1980-12-10 | 1984-09-05 | Suwa Seikosha Kk | A low voltage regulation circuit |
JPS5822423A (ja) * | 1981-07-31 | 1983-02-09 | Hitachi Ltd | 基準電圧発生回路 |
JPS62188255A (ja) * | 1986-02-13 | 1987-08-17 | Toshiba Corp | 基準電圧発生回路 |
-
1992
- 1992-09-02 JP JP25897992A patent/JP3318363B2/ja not_active Expired - Fee Related
-
1993
- 1993-08-25 KR KR1019930016511A patent/KR940008255A/ko not_active Application Discontinuation
- 1993-09-01 US US08/114,354 patent/US5514948A/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH0683467A (ja) | 1994-03-25 |
KR940008255A (ko) | 1994-04-29 |
US5514948A (en) | 1996-05-07 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3318363B2 (ja) | 基準電圧発生回路 | |
US5825695A (en) | Semiconductor device for reference voltage | |
US4636742A (en) | Constant-current source circuit and differential amplifier using the same | |
US4128816A (en) | Electronic circuit | |
US4435652A (en) | Threshold voltage control network for integrated circuit field-effect trransistors | |
US5434534A (en) | CMOS voltage reference circuit | |
JPH0951266A (ja) | 基板電圧を所望の値に維持するための回路及び方法 | |
JPH05315852A (ja) | 電流制限回路および電流制限回路用定電圧源 | |
JPH04304708A (ja) | リング発振器,リング発振器の補償回路及びリング発振器の補償方法 | |
US6040735A (en) | Reference voltage generators including first and second transistors of same conductivity type | |
US4893091A (en) | Complementary current mirror for correcting input offset voltage of diamond follower, especially as input stage for wide-band amplifier | |
US5936433A (en) | Comparator including a transconducting inverter biased to operate in subthreshold | |
US6388507B1 (en) | Voltage to current converter with variation-free MOS resistor | |
US4359680A (en) | Reference voltage circuit | |
US6184745B1 (en) | Reference voltage generating circuit | |
US6060871A (en) | Stable voltage regulator having first-order and second-order output voltage compensation | |
JP2809768B2 (ja) | 基準電位発生回路 | |
US4602207A (en) | Temperature and power supply stable current source | |
US6275100B1 (en) | Reference voltage generators including first and second transistors of same conductivity type and at least one switch | |
US20110169551A1 (en) | Temperature sensor and method | |
US7091712B2 (en) | Circuit for performing voltage regulation | |
US4940910A (en) | Temperature compensated monolithic delay circuit | |
JP2000089843A (ja) | 基準電圧源用半導体装置 | |
US5949277A (en) | Nominal temperature and process compensating bias circuit | |
US6144248A (en) | Reference voltage generating circuit having a temperature characteristic correction circuit providing low temperature sensitivity to a reference voltage |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080614 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080614 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090614 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100614 Year of fee payment: 8 |
|
LAPS | Cancellation because of no payment of annual fees |