JPH0683467A - 基準電圧発生回路 - Google Patents
基準電圧発生回路Info
- Publication number
- JPH0683467A JPH0683467A JP4258979A JP25897992A JPH0683467A JP H0683467 A JPH0683467 A JP H0683467A JP 4258979 A JP4258979 A JP 4258979A JP 25897992 A JP25897992 A JP 25897992A JP H0683467 A JPH0683467 A JP H0683467A
- Authority
- JP
- Japan
- Prior art keywords
- mosfet
- circuit
- reference voltage
- voltage
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/26—Current mirrors
- G05F3/262—Current mirrors using field-effect transistors only
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S323/00—Electricity: power supply or regulation systems
- Y10S323/907—Temperature compensation of semiconductor
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Radar, Positioning & Navigation (AREA)
- Electromagnetism (AREA)
- General Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Automation & Control Theory (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Control Of Electrical Variables (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】
【目的】 簡単な構成により温度補償された基準電圧を
得ることができる基準電圧発生回路を提供する。 【構成】 ソースとゲートが接続されたディプレッショ
ン型の第１のＭＯＳＦＥＴにより定電流を形成し、それ
を反対導電型のＭＯＳＦＥＴからなる電流ミラー回路を
通して上記第１のＭＯＳＦＥＴと同一導電型からなり、
ゲートとドレインが接続された第２のＭＯＳＦＥＴに流
すようにし、そのゲートとソース間電圧を出力定電圧と
するとともに、上記電流ミラー回路の電流比により出力
定電圧の温度補償を行う。 【効果】 ディプレッョン型ＭＯＳＦＥＴと、それと同
一導電型のエンハンスメント型ＭＯＳＦＥＴ及び電流ミ
ラー回路を構成する一対のＭＯＳＦＥＴからなる極めて
簡単な回路により温度補償された基準電圧を得ることが
できる。
得ることができる基準電圧発生回路を提供する。 【構成】 ソースとゲートが接続されたディプレッショ
ン型の第１のＭＯＳＦＥＴにより定電流を形成し、それ
を反対導電型のＭＯＳＦＥＴからなる電流ミラー回路を
通して上記第１のＭＯＳＦＥＴと同一導電型からなり、
ゲートとドレインが接続された第２のＭＯＳＦＥＴに流
すようにし、そのゲートとソース間電圧を出力定電圧と
するとともに、上記電流ミラー回路の電流比により出力
定電圧の温度補償を行う。 【効果】 ディプレッョン型ＭＯＳＦＥＴと、それと同
一導電型のエンハンスメント型ＭＯＳＦＥＴ及び電流ミ
ラー回路を構成する一対のＭＯＳＦＥＴからなる極めて
簡単な回路により温度補償された基準電圧を得ることが
できる。
Description
【０００１】
【産業上の利用分野】この発明は、基準電圧発生回路に
関し、特に電池電圧のような低電圧までの動作を可能と
する半導体集積回路装置に内蔵されるものに利用して有
効な技術に関するものである。
関し、特に電池電圧のような低電圧までの動作を可能と
する半導体集積回路装置に内蔵されるものに利用して有
効な技術に関するものである。
【０００２】
【従来の技術】ＭＯＳＦＥＴ（絶縁ゲート型電界効果ト
ランジスタ）を用いた基準電圧発生回路として、図８に
示すような回路がある。この回路は、Ｎチャンネル型Ｍ
ＯＳＦＥＴＱ３、Ｑ４及びＱ５を低しきい値電圧とし、
ＭＯＳＦＥＴＱ６を標準的なしきい値電圧を持つものと
して、ＭＯＳＦＥＴＱ５とＱ６のしきい値電圧の差を基
準電圧Ｖｒとして取り出すようにするものである。温度
補償のためにＰチャンネル型のＭＯＳＦＥＴＱ１とＱ２
によって電流ミラー回路を構成し、その電流比が適当に
設定される。このような基準電圧発生回路の例として
は、特開昭６２−２４９２１２号公報がある。
ランジスタ）を用いた基準電圧発生回路として、図８に
示すような回路がある。この回路は、Ｎチャンネル型Ｍ
ＯＳＦＥＴＱ３、Ｑ４及びＱ５を低しきい値電圧とし、
ＭＯＳＦＥＴＱ６を標準的なしきい値電圧を持つものと
して、ＭＯＳＦＥＴＱ５とＱ６のしきい値電圧の差を基
準電圧Ｖｒとして取り出すようにするものである。温度
補償のためにＰチャンネル型のＭＯＳＦＥＴＱ１とＱ２
によって電流ミラー回路を構成し、その電流比が適当に
設定される。このような基準電圧発生回路の例として
は、特開昭６２−２４９２１２号公報がある。
【０００３】
【発明が解決しようとする課題】図８の回路では、Ｎ型
基板を使用し、Ｐ型ウェル領域にＮチャンネル型ＭＯＳ
ＦＥＴを形成するときには、Ｎチャンネル型ＭＯＳＦＥ
Ｔのソースと基板ゲート（ウェル領域）とを短絡するこ
とにより基板バイアス効果によるΔＶthが生じなくでき
る。しかし、Ｐ型基板を使用した場合には、ＭＯＳＦＥ
ＴＱ５において基板効果によりしきい値電圧ＶthがΔＶ
thだけ増加してしまう。このような基板効果が発生する
と、ΔＶthの持つ温度特性によって、上記温度補償がで
きなくなってしまうという問題が生じる。
基板を使用し、Ｐ型ウェル領域にＮチャンネル型ＭＯＳ
ＦＥＴを形成するときには、Ｎチャンネル型ＭＯＳＦＥ
Ｔのソースと基板ゲート（ウェル領域）とを短絡するこ
とにより基板バイアス効果によるΔＶthが生じなくでき
る。しかし、Ｐ型基板を使用した場合には、ＭＯＳＦＥ
ＴＱ５において基板効果によりしきい値電圧ＶthがΔＶ
thだけ増加してしまう。このような基板効果が発生する
と、ΔＶthの持つ温度特性によって、上記温度補償がで
きなくなってしまうという問題が生じる。
【０００４】図８の回路の別の問題点は、ＭＯＳＦＥＴ
Ｑ６は標準的なしきい値電圧を持つものであるのに対し
て、ＭＯＳＦＥＴＱ３〜Ｑ５は、実際の半導体技術では
イオン打ち込み技術によってＡｓのようなＮ型不純物を
基板ゲートに導入して低しきい値電圧にするものである
ため、同じＮチャンネル型ＭＯＳＦＥＴであってもチャ
ンネルコンダクタンスの温度係数が異なるものとなって
しまい、上記電流比にのみによっては十分な温度補償が
行えなくなるものと考えられる。
Ｑ６は標準的なしきい値電圧を持つものであるのに対し
て、ＭＯＳＦＥＴＱ３〜Ｑ５は、実際の半導体技術では
イオン打ち込み技術によってＡｓのようなＮ型不純物を
基板ゲートに導入して低しきい値電圧にするものである
ため、同じＮチャンネル型ＭＯＳＦＥＴであってもチャ
ンネルコンダクタンスの温度係数が異なるものとなって
しまい、上記電流比にのみによっては十分な温度補償が
行えなくなるものと考えられる。
【０００５】図８の回路の別の問題点は、実質的な下限
動作電圧が比較的大きくなってしまうことである。例え
ば、ニカド電池等によって電池駆動される電子機器で
は、ニカド電池は、電池の消耗により、電圧が３．６Ｖ
から２．７Ｖ程度まで低下してしまう。図８の回路で
は、実際には使用する場合には電源電圧依存性（ＰＳＲ
Ｒ）を少なくするための安定化電源用のＭＯＳＦＥＴが
挿入されて、下限動作電圧が４Ｖ程度まで高くなってし
まい、上記のような電池駆動ができなくなってしまうも
のである。
動作電圧が比較的大きくなってしまうことである。例え
ば、ニカド電池等によって電池駆動される電子機器で
は、ニカド電池は、電池の消耗により、電圧が３．６Ｖ
から２．７Ｖ程度まで低下してしまう。図８の回路で
は、実際には使用する場合には電源電圧依存性（ＰＳＲ
Ｒ）を少なくするための安定化電源用のＭＯＳＦＥＴが
挿入されて、下限動作電圧が４Ｖ程度まで高くなってし
まい、上記のような電池駆動ができなくなってしまうも
のである。
【０００６】図８の回路の別の問題点は、電流ミラー回
路によって帰還がかかっており、起動回路を必要とする
ものである。このような帰還ループを持つ回路を、確実
に安定して起動させるための回路を作ることは比較的難
しく、そのために回路素子数が増加するということであ
る。
路によって帰還がかかっており、起動回路を必要とする
ものである。このような帰還ループを持つ回路を、確実
に安定して起動させるための回路を作ることは比較的難
しく、そのために回路素子数が増加するということであ
る。
【０００７】この発明の目的は、簡単な構成により温度
補償された基準電圧を得ることができる基準電圧発生回
路を提供することにある。この発明の他の目的は、動作
の安定化と低い電圧まで動作可能な基準電圧発生回路を
提供することにある。この発明の他の目的は、プロセス
バラツキに影響されないで所望の基準電圧を得ることが
できる基準電圧発生回路を提供することにある。この発
明の前記ならびにそのほかの目的と新規な特徴は、本明
細書の記述および添付図面から明らかになるであろう。
補償された基準電圧を得ることができる基準電圧発生回
路を提供することにある。この発明の他の目的は、動作
の安定化と低い電圧まで動作可能な基準電圧発生回路を
提供することにある。この発明の他の目的は、プロセス
バラツキに影響されないで所望の基準電圧を得ることが
できる基準電圧発生回路を提供することにある。この発
明の前記ならびにそのほかの目的と新規な特徴は、本明
細書の記述および添付図面から明らかになるであろう。
【０００８】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、ソースとゲートが接続され
たディプレッション型の第１のＭＯＳＦＥＴにより定電
流を形成し、それを反対導電型のＭＯＳＦＥＴからなる
電流ミラー回路を通して上記第１のＭＯＳＦＥＴと同一
導電型からなり、ゲートとドレインが接続された第２の
ＭＯＳＦＥＴに流すようにし、そのゲートとソース間電
圧を出力定電圧とするとともに、上記電流ミラー回路の
電流比ににより出力定電圧の温度補償を行う。
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、ソースとゲートが接続され
たディプレッション型の第１のＭＯＳＦＥＴにより定電
流を形成し、それを反対導電型のＭＯＳＦＥＴからなる
電流ミラー回路を通して上記第１のＭＯＳＦＥＴと同一
導電型からなり、ゲートとドレインが接続された第２の
ＭＯＳＦＥＴに流すようにし、そのゲートとソース間電
圧を出力定電圧とするとともに、上記電流ミラー回路の
電流比ににより出力定電圧の温度補償を行う。
【０００９】
【作用】上記した手段によれば、ディプレッョン型ＭＯ
ＳＦＥＴと、それと同一導電型のエンハンスメント型Ｍ
ＯＳＦＥＴ及び電流ミラー回路を構成する一対のＭＯＳ
ＦＥＴからなる極めて簡単な回路により温度補償された
基準電圧を得ることができる。
ＳＦＥＴと、それと同一導電型のエンハンスメント型Ｍ
ＯＳＦＥＴ及び電流ミラー回路を構成する一対のＭＯＳ
ＦＥＴからなる極めて簡単な回路により温度補償された
基準電圧を得ることができる。
【００１０】
【実施例】図１には、この発明に係る基準電圧発生回路
の一実施例の基本的な回路図が示されている。同図の各
回路素子は、公知の半導体集積回路の製造技術により、
基準電圧を必要とする他の回路素子等とともに単結晶シ
リコンのような１個の半導体基板上において形成され
る。
の一実施例の基本的な回路図が示されている。同図の各
回路素子は、公知の半導体集積回路の製造技術により、
基準電圧を必要とする他の回路素子等とともに単結晶シ
リコンのような１個の半導体基板上において形成され
る。
【００１１】ディプレッション型ＭＯＳＦＥＴＱ３は、
そのゲートとソースが共通化されて定電流源として動作
する。ＭＯＳＦＥＴＱ３のゲートとソースは、回路の接
地電位等の低電圧側の電源線に接続される。このＭＯＳ
ＦＥＴＱ３のドレインから得られる定電流Ｉは、Ｐチャ
ンネル型ＭＯＳＦＥＴＱ１とＱ２からなる電流ミラー回
路に供給される。すなわち、Ｐチャンネル型ＭＯＳＦＥ
ＴＱ１は、そのゲートとドレインが共通化されてダイオ
ード形態にされる。ＭＯＳＦＥＴＱ２は、上記ＭＯＳＦ
ＥＴＱ１とゲートとソースが共通化されて、ドレインか
らサイズ比に対応した電流αＩを出力する。電流ミラー
回路を構成ＭＯＳＦＥＴＱ１とＱ２のソースは、特に制
限されないが、高電圧側の電源線に接続される。
そのゲートとソースが共通化されて定電流源として動作
する。ＭＯＳＦＥＴＱ３のゲートとソースは、回路の接
地電位等の低電圧側の電源線に接続される。このＭＯＳ
ＦＥＴＱ３のドレインから得られる定電流Ｉは、Ｐチャ
ンネル型ＭＯＳＦＥＴＱ１とＱ２からなる電流ミラー回
路に供給される。すなわち、Ｐチャンネル型ＭＯＳＦＥ
ＴＱ１は、そのゲートとドレインが共通化されてダイオ
ード形態にされる。ＭＯＳＦＥＴＱ２は、上記ＭＯＳＦ
ＥＴＱ１とゲートとソースが共通化されて、ドレインか
らサイズ比に対応した電流αＩを出力する。電流ミラー
回路を構成ＭＯＳＦＥＴＱ１とＱ２のソースは、特に制
限されないが、高電圧側の電源線に接続される。
【００１２】ＭＯＳＦＥＴ４は、上記ＭＯＳＦＥＴＱ３
と同じＮチャンネル型により構成され、エンハンスメン
ト型とされる。ＭＯＳＦＥＴＱ４のゲートとドレイン
は、ダイオード形態にされて、そのゲートとソース間電
圧が基準電圧Ｖｒとして出力される。ＭＯＳＦＥＴＱ４
のソースは、特に制限されないが、ＭＯＳＦＥＴＱ３の
ソースと同様に回路の接地電位側等の低電圧側の電源線
に接続される。
と同じＮチャンネル型により構成され、エンハンスメン
ト型とされる。ＭＯＳＦＥＴＱ４のゲートとドレイン
は、ダイオード形態にされて、そのゲートとソース間電
圧が基準電圧Ｖｒとして出力される。ＭＯＳＦＥＴＱ４
のソースは、特に制限されないが、ＭＯＳＦＥＴＱ３の
ソースと同様に回路の接地電位側等の低電圧側の電源線
に接続される。
【００１３】特に制限されないが、この実施例では、動
作下限電圧を低くするために、上記ＭＯＳＦＥＴＱ４及
び電流ミラー回路を構成するＭＯＳＦＥＴＱ１とＱ２
は、それぞれ低しきい値電圧を持つようにされる。本願
においては、ＭＯＳＦＥＴのチャンネル領域に点線を付
したＭＯＳＦＥＴは、低しきい値電圧であることを表現
している。また、ゲート電極の線を太くしたのは、ディ
プレッション型であることを表している。
作下限電圧を低くするために、上記ＭＯＳＦＥＴＱ４及
び電流ミラー回路を構成するＭＯＳＦＥＴＱ１とＱ２
は、それぞれ低しきい値電圧を持つようにされる。本願
においては、ＭＯＳＦＥＴのチャンネル領域に点線を付
したＭＯＳＦＥＴは、低しきい値電圧であることを表現
している。また、ゲート電極の線を太くしたのは、ディ
プレッション型であることを表している。
【００１４】図２には、上記ＭＯＳＦＥＴＱ３とＱ４の
一実施例の概略素子構造断面図が示されている。この実
施例では、半導体基板としてはＰ型基板が用いられる。
このＰ型基板上に、通常の製造プロセスによって形成さ
れたフィールド絶縁膜と薄いゲート絶縁膜及びその上に
形成されたゲート電極をマスクとしてｎ+ のソース，ド
レインを拡散形成して通常のしきい値電圧を持つＭＯＳ
ＦＥＴが形成される。
一実施例の概略素子構造断面図が示されている。この実
施例では、半導体基板としてはＰ型基板が用いられる。
このＰ型基板上に、通常の製造プロセスによって形成さ
れたフィールド絶縁膜と薄いゲート絶縁膜及びその上に
形成されたゲート電極をマスクとしてｎ+ のソース，ド
レインを拡散形成して通常のしきい値電圧を持つＭＯＳ
ＦＥＴが形成される。
【００１５】この後に、上記ＭＯＳＦＥＴＱ３とＱ４の
ゲート電極上からイオン打ち込み技術を利用して半導体
基板表面（チャンネル領域）に第１回目のＮ型の不純物
Ａｓを導入する。このような１回目の不純物導入によっ
て、ＭＯＳＦＥＴＱ３とＱ４は、共に低いしきい値電圧
を持つようにされる。この後に、ＭＯＳＦＥＴＱ３に対
して、ゲート電極上からイオン打ち込み技術を利用して
半導体基板表面（チャンネル領域）に第２目のＮ型の不
純物Ａｓを導入する。このような不純物の導入によっ
て、ＭＯＳＦＥＴＱ３は低しきい値電圧を持つエンハン
スメント型から負のしきい値電圧を持つディプレッョン
型に変えられる。
ゲート電極上からイオン打ち込み技術を利用して半導体
基板表面（チャンネル領域）に第１回目のＮ型の不純物
Ａｓを導入する。このような１回目の不純物導入によっ
て、ＭＯＳＦＥＴＱ３とＱ４は、共に低いしきい値電圧
を持つようにされる。この後に、ＭＯＳＦＥＴＱ３に対
して、ゲート電極上からイオン打ち込み技術を利用して
半導体基板表面（チャンネル領域）に第２目のＮ型の不
純物Ａｓを導入する。このような不純物の導入によっ
て、ＭＯＳＦＥＴＱ３は低しきい値電圧を持つエンハン
スメント型から負のしきい値電圧を持つディプレッョン
型に変えられる。
【００１６】上記のようにＭＯＳＦＥＴＱ３とＱ４が、
図３に示すように共に共通のイオン打ち込みによる不純
物導入工程〔Ａｓインプラ（１）〕によって、標準的な
ＭＯＳＦＥＴのしきい値電圧からいったん低しきい値電
圧を持つようにされ、その後にＭＯＳＦＥＴＱ３に対し
て第２回目のイオン打ち込みによる不純物導入工程〔Ａ
ｓインプラ（２）〕によって、低しきい値電圧から負の
しきい値電圧を持つように変更されるものであるため、
ＭＯＳＦＥＴＱ４とＱ３のしきい値電圧の差分をプロセ
スバラツキを小さくすることができる。すなわち、ＭＯ
ＳＦＥＴＱ４とＱ３のしきい値電圧の差は、第２回目の
イオン打ち込みによる不純物導入量に依存した比較的小
さなものにすることができる。
図３に示すように共に共通のイオン打ち込みによる不純
物導入工程〔Ａｓインプラ（１）〕によって、標準的な
ＭＯＳＦＥＴのしきい値電圧からいったん低しきい値電
圧を持つようにされ、その後にＭＯＳＦＥＴＱ３に対し
て第２回目のイオン打ち込みによる不純物導入工程〔Ａ
ｓインプラ（２）〕によって、低しきい値電圧から負の
しきい値電圧を持つように変更されるものであるため、
ＭＯＳＦＥＴＱ４とＱ３のしきい値電圧の差分をプロセ
スバラツキを小さくすることができる。すなわち、ＭＯ
ＳＦＥＴＱ４とＱ３のしきい値電圧の差は、第２回目の
イオン打ち込みによる不純物導入量に依存した比較的小
さなものにすることができる。
【００１７】すなわち、ＭＯＳＦＥＴＱ４とＭＯＳＦＥ
ＴＱ３を標準的なＭＯＳＦＥＴのしきい値電圧から、そ
れぞれ別工程によるイオン打ち込みによる不純物導を行
った場合には、ＭＯＳＦＥＴＱ４の低しきい値電圧と、
ＭＯＳＦＥＴＱ３のしきい値電圧とのそれぞれワースト
ケースでのプロセスバラツキを考慮しなければならなく
なるからである。
ＴＱ３を標準的なＭＯＳＦＥＴのしきい値電圧から、そ
れぞれ別工程によるイオン打ち込みによる不純物導を行
った場合には、ＭＯＳＦＥＴＱ４の低しきい値電圧と、
ＭＯＳＦＥＴＱ３のしきい値電圧とのそれぞれワースト
ケースでのプロセスバラツキを考慮しなければならなく
なるからである。
【００１８】上記図１の回路による基準電圧Ｖｒの温度
補償は、次のようして行われる。ＭＯＳＦＥＴＱ３によ
り形成される定電流Ｉと、ＭＯＳＦＥＴＱ４に流れる定
電流αＩは、次式（１）と（２）により求めることがで
きる。 Ｉ＝β３／２（−Ｖth３）2 ・・・・・・・・・・・・・・・（１） αＩ＝β４／２（Ｖｒ−Ｖth４）2 ・・・・・・・・・・・・・・・（２）
補償は、次のようして行われる。ＭＯＳＦＥＴＱ３によ
り形成される定電流Ｉと、ＭＯＳＦＥＴＱ４に流れる定
電流αＩは、次式（１）と（２）により求めることがで
きる。 Ｉ＝β３／２（−Ｖth３）2 ・・・・・・・・・・・・・・・（１） αＩ＝β４／２（Ｖｒ−Ｖth４）2 ・・・・・・・・・・・・・・・（２）
【００１９】式（１）と（２）より、式（３）が求めら
れる。 αβ３／２（−Ｖth３）2 ＝β４／２（Ｖｒ−Ｖth４）2 ・・・・・（３） ここで、同じＮチャンネル型ＭＯＳＦＥＴＱ３とＱ４の
チャンネルコンダクタンスβ３＝β４とすると、式
（３）は、次式（４）のように変形できる。 α1/2 Ｖth３＝Ｖｒ−Ｖth４ ・・・・・・・・・・・・・・・・・（４） この式（４）おいて、Ｖth３は負の値となるが絶対値を
示している。この式（４）より基準電圧Ｖｒは、次式
（５）により求めることができる。 Ｖｒ＝Ｖth４−α1/2 Ｖth３ ・・・・・・・・・・・・・・・・・（５）
れる。 αβ３／２（−Ｖth３）2 ＝β４／２（Ｖｒ−Ｖth４）2 ・・・・・（３） ここで、同じＮチャンネル型ＭＯＳＦＥＴＱ３とＱ４の
チャンネルコンダクタンスβ３＝β４とすると、式
（３）は、次式（４）のように変形できる。 α1/2 Ｖth３＝Ｖｒ−Ｖth４ ・・・・・・・・・・・・・・・・・（４） この式（４）おいて、Ｖth３は負の値となるが絶対値を
示している。この式（４）より基準電圧Ｖｒは、次式
（５）により求めることができる。 Ｖｒ＝Ｖth４−α1/2 Ｖth３ ・・・・・・・・・・・・・・・・・（５）
【００２０】上記基準電圧Ｖｒの温度依存性ｄＶｒ／ｄ
Ｔが０になるようにするためには、αは次式（６）のよ
うに設定すればよい。 α1/2 ＝（ｄＶth４／ｄＴ）／（ｄＶth３／ｄＴ） ・・・・・・・（６）
Ｔが０になるようにするためには、αは次式（６）のよ
うに設定すればよい。 α1/2 ＝（ｄＶth４／ｄＴ）／（ｄＶth３／ｄＴ） ・・・・・・・（６）
【００２１】ＭＯＳＦＥＴＱ３とＱ４のチャンネルコン
ダクタンスβ３とβ４の温度係数は、チャンネルの不純
物濃度だけでなく、その不純物の種類によっても変わる
と考えられる。また、チャンネルコンダクタンスの温度
特性は、温度Ｔに対して線形に変化しないので、ＭＯＳ
ＦＥＴＱ３とＱ４のチャンネル不純物濃度を前記実施例
のように共にＡｓをイオン打ち込み技術により設定する
ことにより、β３とβ４の温度特性をほぼ等しくさせる
ことができる。
ダクタンスβ３とβ４の温度係数は、チャンネルの不純
物濃度だけでなく、その不純物の種類によっても変わる
と考えられる。また、チャンネルコンダクタンスの温度
特性は、温度Ｔに対して線形に変化しないので、ＭＯＳ
ＦＥＴＱ３とＱ４のチャンネル不純物濃度を前記実施例
のように共にＡｓをイオン打ち込み技術により設定する
ことにより、β３とβ４の温度特性をほぼ等しくさせる
ことができる。
【００２２】また、しきい値電圧Ｖth３とＶth４は、温
度Ｔに対して線形に変化するので、式（６）より、ある
一定のカレントミラー比αを設定することによって、実
質的に問題にないらない程度に設定することができる。
度Ｔに対して線形に変化するので、式（６）より、ある
一定のカレントミラー比αを設定することによって、実
質的に問題にないらない程度に設定することができる。
【００２３】経験的にαは１に近い値を採ることが判っ
た。したがって、式（５）より、基準電圧Ｖｒはしきい
値電圧Ｖth４とＶth３の差に近い電圧になる。このた
め、基準電圧Ｖｒは、Ｖth４−Ｖth３のバラツキに依存
することなる。このため、図２の実施例のように、イオ
ン打ち込み技術を２回に分けて行い、第１回目ではＭＯ
ＳＦＥＴＱ３とＱ４を共に低しきい値電圧にし、その後
に第２回目のイオン打ち込み技術によりＭＯＳＦＥＴＱ
３をディプレッション型にすると、第２回目のイオン打
ち込み技術による不純物導入量に対応した小さなバラツ
キに抑えられる。
た。したがって、式（５）より、基準電圧Ｖｒはしきい
値電圧Ｖth４とＶth３の差に近い電圧になる。このた
め、基準電圧Ｖｒは、Ｖth４−Ｖth３のバラツキに依存
することなる。このため、図２の実施例のように、イオ
ン打ち込み技術を２回に分けて行い、第１回目ではＭＯ
ＳＦＥＴＱ３とＱ４を共に低しきい値電圧にし、その後
に第２回目のイオン打ち込み技術によりＭＯＳＦＥＴＱ
３をディプレッション型にすると、第２回目のイオン打
ち込み技術による不純物導入量に対応した小さなバラツ
キに抑えられる。
【００２４】図１の回路では、ディプレッション型ＭＯ
ＳＦＥＴＱ３を用いて定電流を形成するものである。こ
のようなディプレッション型ＭＯＳＦＥＴＱ３を用いる
回路では、格別な起動回路を必要とせず、しかも従来の
回路のような帰還経路が無いので発振等の異常動作が生
じる虞れもない。また、電流ミラー回路も低しきい値電
圧にすることよって、下限動作電圧を大幅に低くするこ
とができる。例えば、ＭＯＳＦＥＴＱ４のしきい値電圧
を０．３Ｖ、ＭＯＳＦＥＴＱ３のしきい値電圧を−０．
４Ｖとし、ＭＯＳＦＥＴＱ１とＱ２のしきい値電圧を−
０．３Ｖ程度にすれば、下限動作電圧が１Ｖ以下の低電
圧にすることができる。仮に、ＭＯＳＦＥＴＱ１とＱ２
が−０．９Ｖ程度の標準的なしきい値電圧を持つもので
あったとしても、下限動作電圧を２．５Ｖ程度にするこ
とができる。
ＳＦＥＴＱ３を用いて定電流を形成するものである。こ
のようなディプレッション型ＭＯＳＦＥＴＱ３を用いる
回路では、格別な起動回路を必要とせず、しかも従来の
回路のような帰還経路が無いので発振等の異常動作が生
じる虞れもない。また、電流ミラー回路も低しきい値電
圧にすることよって、下限動作電圧を大幅に低くするこ
とができる。例えば、ＭＯＳＦＥＴＱ４のしきい値電圧
を０．３Ｖ、ＭＯＳＦＥＴＱ３のしきい値電圧を−０．
４Ｖとし、ＭＯＳＦＥＴＱ１とＱ２のしきい値電圧を−
０．３Ｖ程度にすれば、下限動作電圧が１Ｖ以下の低電
圧にすることができる。仮に、ＭＯＳＦＥＴＱ１とＱ２
が−０．９Ｖ程度の標準的なしきい値電圧を持つもので
あったとしても、下限動作電圧を２．５Ｖ程度にするこ
とができる。
【００２５】図４には、この発明に係る基準電圧発生回
路の他の一実施例の回路図が示されている。この実施例
では、低消費電力化のために標準的なしきい値電圧を持
つＰチャンネル型ＭＯＳＦＥＴＱ１３とＮチャンネル型
ＭＯＳＦＥＴＱ１４からなるＣＭＯＳインバータ回路を
通して電源供給が行われる。すなわち、ＣＭＯＳインバ
ータ回路に入力されるパワーダウン信号ＰＤがロウレベ
ルのときには、ＣＭＯＳインバータ回路のＰチャンネル
型ＭＯＳＦＥＴＱ１３がオン状態となって、基準電圧発
生回路の電源電圧線ＶＤＤ’に電源電圧ＶＤＤを供給す
る。パワーダウン信号ＰＤをハイレベルにすると、Ｎチ
ャンネル型ＭＯＳＦＥＴＱ１４がオン状態になって、接
地電位を供給するので基準電圧発生回路には電源供給が
停止されて動作電流が流れなくされる。
路の他の一実施例の回路図が示されている。この実施例
では、低消費電力化のために標準的なしきい値電圧を持
つＰチャンネル型ＭＯＳＦＥＴＱ１３とＮチャンネル型
ＭＯＳＦＥＴＱ１４からなるＣＭＯＳインバータ回路を
通して電源供給が行われる。すなわち、ＣＭＯＳインバ
ータ回路に入力されるパワーダウン信号ＰＤがロウレベ
ルのときには、ＣＭＯＳインバータ回路のＰチャンネル
型ＭＯＳＦＥＴＱ１３がオン状態となって、基準電圧発
生回路の電源電圧線ＶＤＤ’に電源電圧ＶＤＤを供給す
る。パワーダウン信号ＰＤをハイレベルにすると、Ｎチ
ャンネル型ＭＯＳＦＥＴＱ１４がオン状態になって、接
地電位を供給するので基準電圧発生回路には電源供給が
停止されて動作電流が流れなくされる。
【００２６】この実施例では、電源電圧除去比ＰＳＲＲ
を低くするために、定電流を形成するディプレッション
型ＭＯＳＦＥＴＱ３にドレイン電圧を定電圧化するもの
である。すなわち、定電流ＭＯＳＦＥＴＱ３と電流ミラ
ーＭＯＳＦＥＴＱ１との間にＮチャンネル型のＭＯＳＦ
ＥＴＱ５が挿入される。このＭＯＳＦＥＴＱ５のゲート
には、ダイオード形態にされたＮチャンネル型のＭＯＳ
ＦＥＴＱ７とＱ８の直列回路により形成された定電圧
（２Ｖth）が供給される。これらのＭＯＳＦＥＴＱ７と
Ｑ８は、下限動作電圧を極力低く設定するために低しき
い値電圧を持つようにされる。上記定電圧は、回路の接
地電位ＧＮＤを基準にしており、電源電圧ＶＤＤ（ＶＤ
Ｄ’）の変動に無関係にほぼ一定電圧となる。例えば、
ＭＯＳＦＥＴＱ５のドレイン電圧が電源電圧ＶＤＤの変
動に対応して高くなると、それに伴い電流が増加してＭ
ＯＳＦＥＴＱ３のドレイン電圧も高くなろうとするが、
ＭＯＳＦＥＴＱ５のゲート電圧が一定電圧であるのでＭ
ＯＳＦＥＴＱ５のコンダクタンスが小さくなり、電流を
減らすように作用してＭＯＳＦＥＴＱ３のドレイン電圧
をほぼ一定にする。
を低くするために、定電流を形成するディプレッション
型ＭＯＳＦＥＴＱ３にドレイン電圧を定電圧化するもの
である。すなわち、定電流ＭＯＳＦＥＴＱ３と電流ミラ
ーＭＯＳＦＥＴＱ１との間にＮチャンネル型のＭＯＳＦ
ＥＴＱ５が挿入される。このＭＯＳＦＥＴＱ５のゲート
には、ダイオード形態にされたＮチャンネル型のＭＯＳ
ＦＥＴＱ７とＱ８の直列回路により形成された定電圧
（２Ｖth）が供給される。これらのＭＯＳＦＥＴＱ７と
Ｑ８は、下限動作電圧を極力低く設定するために低しき
い値電圧を持つようにされる。上記定電圧は、回路の接
地電位ＧＮＤを基準にしており、電源電圧ＶＤＤ（ＶＤ
Ｄ’）の変動に無関係にほぼ一定電圧となる。例えば、
ＭＯＳＦＥＴＱ５のドレイン電圧が電源電圧ＶＤＤの変
動に対応して高くなると、それに伴い電流が増加してＭ
ＯＳＦＥＴＱ３のドレイン電圧も高くなろうとするが、
ＭＯＳＦＥＴＱ５のゲート電圧が一定電圧であるのでＭ
ＯＳＦＥＴＱ５のコンダクタンスが小さくなり、電流を
減らすように作用してＭＯＳＦＥＴＱ３のドレイン電圧
をほぼ一定にする。
【００２７】また、基準電圧Ｖｒを形成するＭＯＳＦＥ
ＴＱ４のドレインと電流ミラーＭＯＳＦＥＴＱ２との間
にはＰチャンネル型のＭＯＳＦＥＴＱ９が設けられる。
このＭＯＳＦＥＴＱ９のゲートには、ダイオード形態に
されたＰチャンネル型のＭＯＳＦＥＴＱ１０とＱ１１の
直列回路により形成された定電圧（２Ｖth）が供給され
る。これらのＭＯＳＦＥＴＱ１０とＱ１１は、下限動作
電圧を極力低く設定するために低しきい値電圧を持つよ
うにされる。上記定電圧は、電源電圧ＶＤＤ（ＶＤ
Ｄ’）を基準にしており、電源電圧ＶＤＤの変動に対応
した電圧となって、ＭＯＳＦＥＴＱ４のドレイン電圧を
ほぼ一定にして、ＰＳＲＲを大幅に改善できる。
ＴＱ４のドレインと電流ミラーＭＯＳＦＥＴＱ２との間
にはＰチャンネル型のＭＯＳＦＥＴＱ９が設けられる。
このＭＯＳＦＥＴＱ９のゲートには、ダイオード形態に
されたＰチャンネル型のＭＯＳＦＥＴＱ１０とＱ１１の
直列回路により形成された定電圧（２Ｖth）が供給され
る。これらのＭＯＳＦＥＴＱ１０とＱ１１は、下限動作
電圧を極力低く設定するために低しきい値電圧を持つよ
うにされる。上記定電圧は、電源電圧ＶＤＤ（ＶＤ
Ｄ’）を基準にしており、電源電圧ＶＤＤの変動に対応
した電圧となって、ＭＯＳＦＥＴＱ４のドレイン電圧を
ほぼ一定にして、ＰＳＲＲを大幅に改善できる。
【００２８】ディプレッション型ＭＯＳＦＥＴＱ１２
は、定電流を形成する。このＭＯＳＦＥＴＱ１２により
形成された定電流は、ＭＯＳＦＥＴＱ１１とＱ１０に流
れるようにされ、このＭＯＳＦＥＴＱ１０と、ＭＯＳＦ
ＥＴＱ８とＱ７に対して直列形態にされたＭＯＳＦＥＴ
Ｑ６とが電流ミラー形態にされて、これらのＭＯＳＦＥ
ＴＱ７，Ｑ８にも同じ定電流が流れるようにされる。
は、定電流を形成する。このＭＯＳＦＥＴＱ１２により
形成された定電流は、ＭＯＳＦＥＴＱ１１とＱ１０に流
れるようにされ、このＭＯＳＦＥＴＱ１０と、ＭＯＳＦ
ＥＴＱ８とＱ７に対して直列形態にされたＭＯＳＦＥＴ
Ｑ６とが電流ミラー形態にされて、これらのＭＯＳＦＥ
ＴＱ７，Ｑ８にも同じ定電流が流れるようにされる。
【００２９】図１又は図４の実施例において、ＭＯＳＦ
ＥＴＱ４をロングチャンネルで使うとすると、しきい値
電圧Ｖthを０．３Ｖにするときのバラツキは±０．１Ｖ
程度である。ＭＯＳＦＥＴＱ３は、ＭＯＳＦＥＴＱ４の
低しきい値電圧を基準にして第２回目のイオン打ち込み
技術によりディプレッション型にするものとすると、そ
のイオン打ち込みによるしきい値電圧のバラツキは±
０．０５Ｖ程度となり、結局ＭＯＳＦＥＴＱ３のしきい
値電圧Ｖth３のプロセスバラツキは±０．１５Ｖ程度に
なる。
ＥＴＱ４をロングチャンネルで使うとすると、しきい値
電圧Ｖthを０．３Ｖにするときのバラツキは±０．１Ｖ
程度である。ＭＯＳＦＥＴＱ３は、ＭＯＳＦＥＴＱ４の
低しきい値電圧を基準にして第２回目のイオン打ち込み
技術によりディプレッション型にするものとすると、そ
のイオン打ち込みによるしきい値電圧のバラツキは±
０．０５Ｖ程度となり、結局ＭＯＳＦＥＴＱ３のしきい
値電圧Ｖth３のプロセスバラツキは±０．１５Ｖ程度に
なる。
【００３０】−４０℃〜９０℃のしきい値電圧Ｖth３の
変動は、±０．１Ｖ程度であるから、ＭＯＳＦＥＴＱ３
の実際上のしきい値電圧Ｖth３の変動分は、全部で±
０．２５Ｖ程度になる。従って、ＭＯＳＦＥＴＱ３の実
際上のしきい値電圧Ｖth３’は、設計値をＶth３とする
と、Ｖth３’＝Ｖth３±０．２５Ｖになる。
変動は、±０．１Ｖ程度であるから、ＭＯＳＦＥＴＱ３
の実際上のしきい値電圧Ｖth３の変動分は、全部で±
０．２５Ｖ程度になる。従って、ＭＯＳＦＥＴＱ３の実
際上のしきい値電圧Ｖth３’は、設計値をＶth３とする
と、Ｖth３’＝Ｖth３±０．２５Ｖになる。
【００３１】式（１）により、定電流Ｉは、ＭＯＳＦＥ
ＴＱ３の実際上のしきい値電圧Ｖth３’により決まり、
この絶対値が小さくなると動作が不安定になってしまう
から、その絶対値は最小でも０．１Ｖ必要となる。これ
らのことから、ＭＯＳＦＥＴＱ３のしいき値電圧の設計
値は、最低でも−０．３５Ｖにする必要がある。
ＴＱ３の実際上のしきい値電圧Ｖth３’により決まり、
この絶対値が小さくなると動作が不安定になってしまう
から、その絶対値は最小でも０．１Ｖ必要となる。これ
らのことから、ＭＯＳＦＥＴＱ３のしいき値電圧の設計
値は、最低でも−０．３５Ｖにする必要がある。
【００３２】次に説明するようなトリミング回路の構成
を考えると、基準電圧Ｖｒは、０．７Ｖ程度にするのが
望ましい。式（５）より、ＭＯＳＦＥＴＱ３のしきい値
電圧Ｖth３（設計値）は、−０．４Ｖ程度にされる。
を考えると、基準電圧Ｖｒは、０．７Ｖ程度にするのが
望ましい。式（５）より、ＭＯＳＦＥＴＱ３のしきい値
電圧Ｖth３（設計値）は、−０．４Ｖ程度にされる。
【００３３】図５には、この発明に係る基準電圧発生回
路に用いられるトリミング回路の一実施例の回路図が示
されている。基準電圧Ｖｒは、上記のような半導体プロ
セスに依存した特定の電圧しか得られないこと、及びプ
ロセスバラツキを持つものでありそれを補償するととも
に、任意の所望の基準電圧を形成するために次のような
トリミング回路が利用される。
路に用いられるトリミング回路の一実施例の回路図が示
されている。基準電圧Ｖｒは、上記のような半導体プロ
セスに依存した特定の電圧しか得られないこと、及びプ
ロセスバラツキを持つものでありそれを補償するととも
に、任意の所望の基準電圧を形成するために次のような
トリミング回路が利用される。
【００３４】基準電圧発生回路により形成された電圧
は、Ｖｒ±ΔＶｒのようなプロセスバラツキを含んでい
る。これに対して、一般的に半導体集積回路において必
要とされる基準電圧ＶＢは、特定の電圧であることが必
要とされる。このような実際上の要求に応えるために、
次のようなトリミング回路が設けられる。
は、Ｖｒ±ΔＶｒのようなプロセスバラツキを含んでい
る。これに対して、一般的に半導体集積回路において必
要とされる基準電圧ＶＢは、特定の電圧であることが必
要とされる。このような実際上の要求に応えるために、
次のようなトリミング回路が設けられる。
【００３５】演算増幅回路ＡＭＰは、その反転入力
（−）と出力との間に利得設定のための抵抗回路が設け
られる。この抵抗回路は、出力端子と回路の接地電位と
の間に設けられた固定抵抗Ｒ１及びトリミング用の調整
抵抗ｒ及び固定抵抗Ｒ２から構成される。上記直列抵抗
の相互接続点と演算増幅回路ＡＭＰの反転入力（−）と
の間には、スイッチＭＯＳＦＥＴＱ１〜Ｑ６４が設けら
れる。スイッチＭＯＳＦＥＴＱ１〜Ｑ６４は、いずか１
つがオン状態となって、上記直列抵抗回路を２分して反
転入力（−）に接続する。このような抵抗比の設定によ
り、演算増幅回路ＡＭＰの利得が設定され、所望の電圧
値を持つ基準電圧ＶＢを得ることができる。
（−）と出力との間に利得設定のための抵抗回路が設け
られる。この抵抗回路は、出力端子と回路の接地電位と
の間に設けられた固定抵抗Ｒ１及びトリミング用の調整
抵抗ｒ及び固定抵抗Ｒ２から構成される。上記直列抵抗
の相互接続点と演算増幅回路ＡＭＰの反転入力（−）と
の間には、スイッチＭＯＳＦＥＴＱ１〜Ｑ６４が設けら
れる。スイッチＭＯＳＦＥＴＱ１〜Ｑ６４は、いずか１
つがオン状態となって、上記直列抵抗回路を２分して反
転入力（−）に接続する。このような抵抗比の設定によ
り、演算増幅回路ＡＭＰの利得が設定され、所望の電圧
値を持つ基準電圧ＶＢを得ることができる。
【００３６】例えば、ｎ（＝２k ）個のスイッチＭＯＳ
ＦＥＴを用いるときには、調整用抵抗ｒはｎ−１個から
なり、上からｊ番目のスイッチをオン状態にしたときの
利得Ｇｊは、次式（７）から求めることができる。 Ｇｊ＝〔Ｒ１＋Ｒ２＋（ｎ−１）ｒ〕／〔Ｒ２＋（ｎ−ｊ）ｒ〕 ・・（７） このため、ＶｒがΔＶｒ変化したときには、次式（８）
のようなｊ番目のスイッチＭＯＳＦＥＴを選択すれば、
所望の電圧ＶＢに非常に近い電圧を取り出すことができ
る。 Ｇｊ≒ＶＢ／（Ｖｒ＋ΔＶｒ） ・・・・・・・（８）
ＦＥＴを用いるときには、調整用抵抗ｒはｎ−１個から
なり、上からｊ番目のスイッチをオン状態にしたときの
利得Ｇｊは、次式（７）から求めることができる。 Ｇｊ＝〔Ｒ１＋Ｒ２＋（ｎ−１）ｒ〕／〔Ｒ２＋（ｎ−ｊ）ｒ〕 ・・（７） このため、ＶｒがΔＶｒ変化したときには、次式（８）
のようなｊ番目のスイッチＭＯＳＦＥＴを選択すれば、
所望の電圧ＶＢに非常に近い電圧を取り出すことができ
る。 Ｇｊ≒ＶＢ／（Ｖｒ＋ΔＶｒ） ・・・・・・・（８）
【００３７】特に制限されないが、この実施例では上記
のスイッチＭＯＳＦＥＴは、６４個から構成される。そ
れ故、調整用の抵抗ｒは６３個からなり、６ビットから
なるトリミング信号Ｄ１〜Ｄ６が必要とされる。ヒュー
ズ回路は、プロービング工程において基準電圧発生回路
により形成された電圧Ｖｒ±ΔＶｒを測定し、所定の定
電圧ＶＢを得るめたに必要な利得を算出してこれに基づ
いて６本のヒューズを選択的に切断して６４通りの中の
１つを指定する。デコーダ回路は、上記６ビットの信号
Ｄ１〜Ｄ６を解読して６４通りのスイッチ信号Ｓ１〜Ｓ
６４の中の１つをハイレベルにし、それに対応したスイ
ッチＭＯＳＦＥＴをオン状態する。このようにして、後
述するような半導体集積回路に必要とされる基準電圧Ｖ
Ｂが形成される。
のスイッチＭＯＳＦＥＴは、６４個から構成される。そ
れ故、調整用の抵抗ｒは６３個からなり、６ビットから
なるトリミング信号Ｄ１〜Ｄ６が必要とされる。ヒュー
ズ回路は、プロービング工程において基準電圧発生回路
により形成された電圧Ｖｒ±ΔＶｒを測定し、所定の定
電圧ＶＢを得るめたに必要な利得を算出してこれに基づ
いて６本のヒューズを選択的に切断して６４通りの中の
１つを指定する。デコーダ回路は、上記６ビットの信号
Ｄ１〜Ｄ６を解読して６４通りのスイッチ信号Ｓ１〜Ｓ
６４の中の１つをハイレベルにし、それに対応したスイ
ッチＭＯＳＦＥＴをオン状態する。このようにして、後
述するような半導体集積回路に必要とされる基準電圧Ｖ
Ｂが形成される。
【００３８】図７には、上記演算増幅回路ＡＭＰの一実
施例の回路図が示されいてる。この実施例では、差動段
の増幅ＭＯＳＦＥＴとして低しきい値電圧のＰチャンネ
ル型ＭＯＳＦＥＴＱ６とＱ７を用い、そのドレインに設
けられた電流ミラー形成のＮチャンネル型ＭＯＳＦＥＴ
Ｑ８，Ｑ９と出力段のＮチャンネル型ＭＯＳＦＥＴＱ１
０を同様に低しきい値電圧とすることにより、ＣＭＩＶ
Ｒ(Common ModeInput Voltage Range) を広くすること
ができる。ＭＯＳＦＥＴＱ１１とキャパシタＣ１は、出
力段ＭＯＳＦＥＴＱ１０の入力と出力との間に設けられ
る位相補償回路である。前記のようにＰ型基板を用いて
回路が構成される関係から、差動増幅のＰチャンネル型
ＭＯＳＦＥＴＱ６とＱ７は、Ｎ型のウェル領域に形成さ
れる。それ故、基板ゲート（チャンネル領域）とソース
とが共通化されて、基板効果の影響を受けなくされる。
このことは、前記図４のＰチャンネル型ＭＯＳＦＥＴＱ
９，Ｑ１１においても同様である。
施例の回路図が示されいてる。この実施例では、差動段
の増幅ＭＯＳＦＥＴとして低しきい値電圧のＰチャンネ
ル型ＭＯＳＦＥＴＱ６とＱ７を用い、そのドレインに設
けられた電流ミラー形成のＮチャンネル型ＭＯＳＦＥＴ
Ｑ８，Ｑ９と出力段のＮチャンネル型ＭＯＳＦＥＴＱ１
０を同様に低しきい値電圧とすることにより、ＣＭＩＶ
Ｒ(Common ModeInput Voltage Range) を広くすること
ができる。ＭＯＳＦＥＴＱ１１とキャパシタＣ１は、出
力段ＭＯＳＦＥＴＱ１０の入力と出力との間に設けられ
る位相補償回路である。前記のようにＰ型基板を用いて
回路が構成される関係から、差動増幅のＰチャンネル型
ＭＯＳＦＥＴＱ６とＱ７は、Ｎ型のウェル領域に形成さ
れる。それ故、基板ゲート（チャンネル領域）とソース
とが共通化されて、基板効果の影響を受けなくされる。
このことは、前記図４のＰチャンネル型ＭＯＳＦＥＴＱ
９，Ｑ１１においても同様である。
【００３９】上記のような低しきい値電圧のＰチャンネ
ル型ＭＯＳＦＥＴとＮチャンネル型ＭＯＳＦＥＴは、ア
ナログ回路での特性を劣化させないためには必要なもの
である反面、それをオフ状態にしてもリーク電流が流れ
て半導体集積回路としてのリーク電流検査が不能になっ
てしまう。
ル型ＭＯＳＦＥＴとＮチャンネル型ＭＯＳＦＥＴは、ア
ナログ回路での特性を劣化させないためには必要なもの
である反面、それをオフ状態にしてもリーク電流が流れ
て半導体集積回路としてのリーク電流検査が不能になっ
てしまう。
【００４０】この実施例では、バイアス電流を流すＭＯ
ＳＦＥＴＱ３，Ｑ４や定電負荷ＭＯＳＦＥＴＱ５は、標
準的なしきい値電圧に設定される。このＭＯＳＦＥＴＱ
３，Ｑ４及びＱ５のゲートは、一定のバイアス電圧ＶＧ
Ｐが供給され、それに対応した電流が差動段及び出力段
のバイアス電流として流れる。
ＳＦＥＴＱ３，Ｑ４や定電負荷ＭＯＳＦＥＴＱ５は、標
準的なしきい値電圧に設定される。このＭＯＳＦＥＴＱ
３，Ｑ４及びＱ５のゲートは、一定のバイアス電圧ＶＧ
Ｐが供給され、それに対応した電流が差動段及び出力段
のバイアス電流として流れる。
【００４１】上記バイアス電圧ＶＧＰを電源電圧ＶＤＤ
のようなハイレベルにすると、これらのＭＯＳＦＥＴＱ
３、Ｑ４及びＱ５がオフ状態にされる。これにより、こ
の演算増幅回路ではリーク電流が流れなくされる。
のようなハイレベルにすると、これらのＭＯＳＦＥＴＱ
３、Ｑ４及びＱ５がオフ状態にされる。これにより、こ
の演算増幅回路ではリーク電流が流れなくされる。
【００４２】上記のような低しきい値電圧のＭＯＳＦＥ
Ｔを用いて演算増幅回路を構成した場合には、前記ＣＭ
ＩＶＲ特性の改善が図られる他に、下限動作電圧を同様
に低くされる。これにより、前記のような基準電圧発生
回路及びトリミング回路を含む半導体集積回路装置の下
限動作電圧を低く設定することができる。
Ｔを用いて演算増幅回路を構成した場合には、前記ＣＭ
ＩＶＲ特性の改善が図られる他に、下限動作電圧を同様
に低くされる。これにより、前記のような基準電圧発生
回路及びトリミング回路を含む半導体集積回路装置の下
限動作電圧を低く設定することができる。
【００４３】図６には、この発明が適用される移動体通
信端末装置用の半導体集積回路装置の一実施例のブロッ
ク図が示されている。同図において、点線で示された部
分がこの発明に係る基準電圧発生回路を備えた１つの半
導体集積回路装置を示している。ディジタル・シグナル
・プロセッサＤＳＰを用いた音声符号化やチャネル符号
化部、スピーカを駆動するＤ／Ａ（ディジタル／アナロ
グ）変換器２、マイクロフォンからの信号を取り込むＡ
／Ｄ（アナログ／ディジタル）変換器２も、それぞれ半
導体集積回路装置により構成され、それぞれは既存のも
のを利用して構成できる。
信端末装置用の半導体集積回路装置の一実施例のブロッ
ク図が示されている。同図において、点線で示された部
分がこの発明に係る基準電圧発生回路を備えた１つの半
導体集積回路装置を示している。ディジタル・シグナル
・プロセッサＤＳＰを用いた音声符号化やチャネル符号
化部、スピーカを駆動するＤ／Ａ（ディジタル／アナロ
グ）変換器２、マイクロフォンからの信号を取り込むＡ
／Ｄ（アナログ／ディジタル）変換器２も、それぞれ半
導体集積回路装置により構成され、それぞれは既存のも
のを利用して構成できる。
【００４４】この発明に係る基準電圧発生回路及びトリ
ミング回路は、音声符号化、チャネル符号化部（ＤＳ
Ｐ）により形成された送信信号を変調する変調回路、そ
の変調信号をアナログ信号に変換して無線部に送出させ
るＤ／Ａ変換器１、無線部より受信された信号をディジ
タル信号に変換するＡ／Ｄ変換器１とそのディジタル信
号を復調して信号処理部としてのＤＳＰに伝える復調回
路が形成される半導体集積回路装置ＬＳＩに搭載され
る。
ミング回路は、音声符号化、チャネル符号化部（ＤＳ
Ｐ）により形成された送信信号を変調する変調回路、そ
の変調信号をアナログ信号に変換して無線部に送出させ
るＤ／Ａ変換器１、無線部より受信された信号をディジ
タル信号に変換するＡ／Ｄ変換器１とそのディジタル信
号を復調して信号処理部としてのＤＳＰに伝える復調回
路が形成される半導体集積回路装置ＬＳＩに搭載され
る。
【００４５】この実施例の移動体通信端末装置は、携帯
されるものであるので電池ＢＡＴを動作電源としてい
る。この電池ＢＡＴとして前記のようなニカド電池が使
用される。ニカド電池にあっては、その電池の消耗とと
もに電圧が３．６Ｖから２．７Ｖ程度まで低くされる。
このような比較的広い電圧範囲においても、アナログ回
路を含む半導体集積回路装置ＬＳＩが、特性を劣化させ
ることなく動作できるようにするため、基準電圧発生回
路及びトリミング回路として前記のような低しきい値電
圧のＭＯＳＦＥＴを用いるものである。
されるものであるので電池ＢＡＴを動作電源としてい
る。この電池ＢＡＴとして前記のようなニカド電池が使
用される。ニカド電池にあっては、その電池の消耗とと
もに電圧が３．６Ｖから２．７Ｖ程度まで低くされる。
このような比較的広い電圧範囲においても、アナログ回
路を含む半導体集積回路装置ＬＳＩが、特性を劣化させ
ることなく動作できるようにするため、基準電圧発生回
路及びトリミング回路として前記のような低しきい値電
圧のＭＯＳＦＥＴを用いるものである。
【００４６】このような下限動作電圧や増幅特性の要求
から、ＭＯＳＦＥＴとしては低しきい値電圧のものを必
要とする。それ故、本願に係る基準電圧発生回路におい
ては、基準電圧を形成するためにだけ低しきい値電圧の
ＭＯＳＦＥＴを形成するものではない。したがって、本
願発明は、アナログ回路とディジタル回路とが混在する
半導体集積回路装置における基準電圧発生回路に適した
構成であるということができる。
から、ＭＯＳＦＥＴとしては低しきい値電圧のものを必
要とする。それ故、本願に係る基準電圧発生回路におい
ては、基準電圧を形成するためにだけ低しきい値電圧の
ＭＯＳＦＥＴを形成するものではない。したがって、本
願発明は、アナログ回路とディジタル回路とが混在する
半導体集積回路装置における基準電圧発生回路に適した
構成であるということができる。
【００４７】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１） ソースとゲートが接続されたディプレッション
型の第１のＭＯＳＦＥＴにより定電流を形成し、それを
反対導電型のＭＯＳＦＥＴからなる電流ミラー回路を通
して上記第１のＭＯＳＦＥＴと同一導電型からなり、ゲ
ートとドレインが接続された第２のＭＯＳＦＥＴに流す
ようにし、そのゲートとソース間電圧を出力定電圧とす
るとともに、上記電流ミラー回路の電流比ににより出力
定電圧の温度補償を行うことにより、極めて簡単な回路
により温度補償された基準電圧を得ることができるとい
う効果が得られる。
記の通りである。すなわち、 （１） ソースとゲートが接続されたディプレッション
型の第１のＭＯＳＦＥＴにより定電流を形成し、それを
反対導電型のＭＯＳＦＥＴからなる電流ミラー回路を通
して上記第１のＭＯＳＦＥＴと同一導電型からなり、ゲ
ートとドレインが接続された第２のＭＯＳＦＥＴに流す
ようにし、そのゲートとソース間電圧を出力定電圧とす
るとともに、上記電流ミラー回路の電流比ににより出力
定電圧の温度補償を行うことにより、極めて簡単な回路
により温度補償された基準電圧を得ることができるとい
う効果が得られる。
【００４８】（２） 上記第２のＭＯＳＦＥＴ及び電流
ミラー回路を構成するＭＯＳＦＥＴは、他の同じ導電型
のＭＯＳＦＥＴに比べてしきい値電圧を低しきい値電圧
にすることにより、下限動作電圧を低くすることができ
るという効果が得られる。
ミラー回路を構成するＭＯＳＦＥＴは、他の同じ導電型
のＭＯＳＦＥＴに比べてしきい値電圧を低しきい値電圧
にすることにより、下限動作電圧を低くすることができ
るという効果が得られる。
【００４９】（３） 上記第１と第２のＭＯＳＦＥＴと
して、ゲート電極下の基板表面にイオン打ち込み技術に
より基板と逆導電型の不純物濃度を導入して共に低しき
い値電圧にした後に、第１のＭＯＳＦＥＴに対して追加
の不純物濃度の導入が行なってディプレッション型化す
ることにより、基準電圧のプロセスバラツキを低く抑え
ることができるという効果が得られる。
して、ゲート電極下の基板表面にイオン打ち込み技術に
より基板と逆導電型の不純物濃度を導入して共に低しき
い値電圧にした後に、第１のＭＯＳＦＥＴに対して追加
の不純物濃度の導入が行なってディプレッション型化す
ることにより、基準電圧のプロセスバラツキを低く抑え
ることができるという効果が得られる。
【００５０】（４） 上記第１のＭＯＳＦＥＴと第２の
ＭＯＳＦＥＴのソースには回路の接地電位にし、第１の
ＭＯＳＦＥＴのドレインと電流ミラー回路との間に回路
の接地電位を基準にした定電圧をゲートに受けるカスコ
ード形態のＭＯＳＦＥＴを設け、第２のＭＯＳＦＥＴの
ドレインと電流ミラー回路との間に電源電圧を基準にし
た定電圧をゲートに受けるカスコード形態のＭＯＳＦＥ
Ｔを設けることにより、電源電圧除去比（ＰＳＲＲ）を
向上させることができるという効果が得られる。
ＭＯＳＦＥＴのソースには回路の接地電位にし、第１の
ＭＯＳＦＥＴのドレインと電流ミラー回路との間に回路
の接地電位を基準にした定電圧をゲートに受けるカスコ
ード形態のＭＯＳＦＥＴを設け、第２のＭＯＳＦＥＴの
ドレインと電流ミラー回路との間に電源電圧を基準にし
た定電圧をゲートに受けるカスコード形態のＭＯＳＦＥ
Ｔを設けることにより、電源電圧除去比（ＰＳＲＲ）を
向上させることができるという効果が得られる。
【００５１】（５） 上記出力定電圧は、プロービング
工程の後に書き込み可能にされたプログラム素子によっ
て形成された複数ビットからなる制御信号により利得が
設定される可変利得増幅回路を利用したトリミング回路
を設けることにより、プロセスバラツキの補償と所望の
電圧値を持つ基準電圧を得ることができるという効果が
得られる。
工程の後に書き込み可能にされたプログラム素子によっ
て形成された複数ビットからなる制御信号により利得が
設定される可変利得増幅回路を利用したトリミング回路
を設けることにより、プロセスバラツキの補償と所望の
電圧値を持つ基準電圧を得ることができるという効果が
得られる。
【００５２】（６） 上記基準電圧発生回路は、それに
より形成された基準電圧に基づいて、ディジタル／アナ
ログ変換動作又はアナログ／ディジタル変換動作を行う
回路と、これらの回路との間でディジタル信号の授受を
行うディジタル回路と共に１つの半導体集積回路装置に
形成されるものであり、アナログ信号を扱う回路におい
て低しきい値電圧を持つＭＯＳＦＥＴを利用することに
より、アナログ回路の特性を改善と、それを利用した基
準電圧発生回路を得ることができるという効果が得られ
る。
より形成された基準電圧に基づいて、ディジタル／アナ
ログ変換動作又はアナログ／ディジタル変換動作を行う
回路と、これらの回路との間でディジタル信号の授受を
行うディジタル回路と共に１つの半導体集積回路装置に
形成されるものであり、アナログ信号を扱う回路におい
て低しきい値電圧を持つＭＯＳＦＥＴを利用することに
より、アナログ回路の特性を改善と、それを利用した基
準電圧発生回路を得ることができるという効果が得られ
る。
【００５３】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、図１
において、Ｐチャンネル型ＭＯＳＦＥＴＱ１とＱ２は、
標準的なしきい値電圧を持つものであってもよい。半導
体基板として、Ｎ型基板を用いた場合には図４の回路の
Ｐチャンネル型ＭＯＳＦＥＴのバックゲートを電源電圧
ＶＤＤに接続し、Ｎチャンネル型ＭＯＳＦＥＴＱ５，Ｑ
７のバックゲートをそれぞれソース電位に接続すればよ
い。これらの回路における低しきい値電圧を持つＭＯＳ
ＦＥＴの製造方法は、図２の実施例の他に種々の実施形
態を採ることができるものである。
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、図１
において、Ｐチャンネル型ＭＯＳＦＥＴＱ１とＱ２は、
標準的なしきい値電圧を持つものであってもよい。半導
体基板として、Ｎ型基板を用いた場合には図４の回路の
Ｐチャンネル型ＭＯＳＦＥＴのバックゲートを電源電圧
ＶＤＤに接続し、Ｎチャンネル型ＭＯＳＦＥＴＱ５，Ｑ
７のバックゲートをそれぞれソース電位に接続すればよ
い。これらの回路における低しきい値電圧を持つＭＯＳ
ＦＥＴの製造方法は、図２の実施例の他に種々の実施形
態を採ることができるものである。
【００５４】図５におけるヒューズ回路は、同図に示す
ようにＥＰＲＯＭのような電気的に書き込み可能な不揮
発性メモリ素子を用いるものであってもよい。このよう
なＥＰＲＯＭを搭載する場合には、Ｐ型基板を用いると
きは整合性が良い。それ故、この実施例の基準電圧が搭
載される半導体集積回路装置には、不揮発性のメモリ回
路として、ＥＰＲＯＭあるいはＥＥＰＲＯＭを用いるも
のに適したものとすることができる。
ようにＥＰＲＯＭのような電気的に書き込み可能な不揮
発性メモリ素子を用いるものであってもよい。このよう
なＥＰＲＯＭを搭載する場合には、Ｐ型基板を用いると
きは整合性が良い。それ故、この実施例の基準電圧が搭
載される半導体集積回路装置には、不揮発性のメモリ回
路として、ＥＰＲＯＭあるいはＥＥＰＲＯＭを用いるも
のに適したものとすることができる。
【００５５】この発明は、ＭＯＳＦＥＴを用いて構成さ
れる半導体集積回路装置に内蔵される基準電圧発生回路
として広く利用することができる。
れる半導体集積回路装置に内蔵される基準電圧発生回路
として広く利用することができる。
【００５６】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、ソースとゲートが接続され
たディプレッション型の第１のＭＯＳＦＥＴにより定電
流を形成し、それを反対導電型のＭＯＳＦＥＴからなる
電流ミラー回路を通して上記第１のＭＯＳＦＥＴと同一
導電型からなり、ゲートとドレインが接続された第２の
ＭＯＳＦＥＴに流すようにし、そのゲートとソース間電
圧を出力定電圧とするとともに、上記電流ミラー回路の
電流比により出力定電圧の温度補償を行うことにより、
極めて簡単な回路により温度補償された基準電圧を得る
ことができる。
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、ソースとゲートが接続され
たディプレッション型の第１のＭＯＳＦＥＴにより定電
流を形成し、それを反対導電型のＭＯＳＦＥＴからなる
電流ミラー回路を通して上記第１のＭＯＳＦＥＴと同一
導電型からなり、ゲートとドレインが接続された第２の
ＭＯＳＦＥＴに流すようにし、そのゲートとソース間電
圧を出力定電圧とするとともに、上記電流ミラー回路の
電流比により出力定電圧の温度補償を行うことにより、
極めて簡単な回路により温度補償された基準電圧を得る
ことができる。
【図１】この発明に係る基準電圧発生回路の一実施例を
示す基本的な回路図である。
示す基本的な回路図である。
【図２】図１のＭＯＳＦＥＴＱ３とＱ４の一実施例を示
す概略素子構造断面図である。
す概略素子構造断面図である。
【図３】図２のＭＯＳＦＥＴＱ３とＱ４のしきい値電圧
の設定概念図である。
の設定概念図である。
【図４】この発明に係る基準電圧発生回路の一実施例を
示す具体的回路図である。
示す具体的回路図である。
【図５】この発明に係る基準電圧発生回路に用いられる
トリミング回路の一実施例を示す回路図である。
トリミング回路の一実施例を示す回路図である。
【図６】この発明が適用される移動体通信端末装置の一
実施例を示すブロック図である。
実施例を示すブロック図である。
【図７】図５のトリミング回路に用いられる演算増幅回
路の一実施例を示す回路図である。
路の一実施例を示す回路図である。
【図８】従来の基準電圧発生回路の一例を示す回路図で
ある。
ある。
Ｑ１〜Ｑ１２…ＭＯＳＦＥＴ、ＡＭＰ…演算増幅回路、
Ｒ１，Ｒ２，ｒ…抵抗、Ｃ…キャパシタ、ＢＡＴ…電
池。
Ｒ１，Ｒ２，ｒ…抵抗、Ｃ…キャパシタ、ＢＡＴ…電
池。
Claims (8)
- 【請求項１】 ソースとゲートが接続されて定電流動作
を行うディプレッション型の第１のＭＯＳＦＥＴと、こ
のＭＯＳＦＥＴにより形成された定電流を受け、反対導
電型のＭＯＳＦＥＴからなる電流ミラー回路と、この電
流ミラー回路の出力電流が流れるようにされ、上記第１
のＭＯＳＦＥＴと同一導電型からなり、ゲートとドレイ
ンが接続された第２のＭＯＳＦＥＴとを含み、上記第２
のＭＯＳＦＥＴのゲートとソース間電圧を出力定電圧と
するとともに、上記電流ミラー回路の電流比ににより出
力定電圧の温度補償を行うことを特徴とする基準電圧発
生回路。 - 【請求項２】 上記第２のＭＯＳＦＥＴ及び電流ミラー
回路を構成するＭＯＳＦＥＴは、他の同じ導電型のＭＯ
ＳＦＥＴに比べてしきい値電圧を低しきい値電圧にされ
るものであることを特徴とする請求項１の基準電圧発生
回路。 - 【請求項３】 上記第１と第２のＭＯＳＦＥＴとは、ゲ
ート電極下の基板表面にイオン打ち込み技術により基板
と逆導電型の不純物濃度が導入されて、共に低しきい値
電圧を持つようにされ、その後に第１のＭＯＳＦＥＴに
対して追加の不純物濃度の導入が行われてディプレッシ
ョン型化されるものであることを特徴とする請求項１又
は請求項２の基準電圧発生回路。 - 【請求項４】 上記第１のＭＯＳＦＥＴと第２のＭＯＳ
ＦＥＴのソースは、回路の接地電位点に接続され、第１
のＭＯＳＦＥＴのドレインと電流ミラー回路との間に
は、回路の接地電位を基準にした定電圧をゲートに受
け、第２のＭＯＳＦＥＴと同一導電型のＭＯＳＦＥＴが
設けられ、第２のＭＯＳＦＥＴのドレインと電流ミラー
回路との間には、電源電圧を基準にした定電圧をゲート
に受け、第２のＭＯＳＦＥＴと逆導電型のＭＯＳＦＥＴ
が設けられるものであることを特徴とする請求項１、請
求項２又は請求項３の基準電圧発生回路。 - 【請求項５】 上記出力定電圧は、プロービング工程の
後に書き込み可能にされたプログラム素子によって形成
された複数ビットからなる制御信号により利得が設定さ
れる可変利得増幅回路を通して出力されるものであるこ
とを特徴とする請求項１、請求項２、請求項３又は請求
項４の基準電圧発生回路。 - 【請求項６】 上記可変増幅回路を構成するＭＯＳＦＥ
Ｔは、低しきい値電圧化されたＭＯＳＦＥＴを含むもの
であることを特徴とする請求項５の基準電圧発生回路。 - 【請求項７】 上記基準電圧発生回路は、それにより形
成された基準電圧に基づいて、ディジタル／アナログ変
換動作又はアナログ／ディジタル変換動作を行う回路
と、これらの回路との間でディジタル信号の授受を行う
ディジタル回路と共に１つの半導体集積回路装置に形成
されるものであり、アナログ信号を扱う回路において低
しきい値電圧を持つＭＯＳＦＥＴが利用されるものであ
ることを特徴とする請求項１、請求項２、請求項３、請
求項４、請求項５又は請求項６の基準電圧発生回路。 - 【請求項８】 上記基準電圧発生回路は、それと同一半
導体集積回路により形成されるディジタル／アナログ変
換動作又はアナログ／ディジタル変換動作を行う回路及
びこれらの回路との間でディジタル信号の授受を行うデ
ィジタル回路とともに、低電圧の電池を電源として動作
させられるものであることを特徴とする請求項７の基準
電圧発生回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25897992A JP3318363B2 (ja) | 1992-09-02 | 1992-09-02 | 基準電圧発生回路 |
| KR1019930016511A KR940008255A (ko) | 1992-09-02 | 1993-08-25 | 기준전압 발생회로 |
| US08/114,354 US5514948A (en) | 1992-09-02 | 1993-09-01 | Reference voltage generating circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25897992A JP3318363B2 (ja) | 1992-09-02 | 1992-09-02 | 基準電圧発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0683467A true JPH0683467A (ja) | 1994-03-25 |
| JP3318363B2 JP3318363B2 (ja) | 2002-08-26 |
Family
ID=17327675
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25897992A Expired - Fee Related JP3318363B2 (ja) | 1992-09-02 | 1992-09-02 | 基準電圧発生回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5514948A (ja) |
| JP (1) | JP3318363B2 (ja) |
| KR (1) | KR940008255A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997021226A1 (en) * | 1995-12-01 | 1997-06-12 | Advanced Micro Devices, Inc. | Power supply independent current source for flash eprom erasure |
| JP2002244749A (ja) * | 2001-02-15 | 2002-08-30 | Seiko Instruments Inc | 基準電圧回路 |
| KR100496792B1 (ko) * | 1997-09-04 | 2005-09-08 | 삼성전자주식회사 | 기준전압발생회로 |
| JP2006338434A (ja) * | 2005-06-03 | 2006-12-14 | New Japan Radio Co Ltd | 基準電圧発生回路 |
| JP2007188245A (ja) * | 2006-01-12 | 2007-07-26 | Toshiba Corp | 基準電圧発生回路および半導体集積装置 |
| JP2007200234A (ja) * | 2006-01-30 | 2007-08-09 | Nec Electronics Corp | 非線形カレントミラー回路で駆動する基準電圧回路 |
| JP2009055096A (ja) * | 2007-08-23 | 2009-03-12 | Mitsubishi Electric Corp | 電力増幅器 |
| JP2011008438A (ja) * | 2009-06-24 | 2011-01-13 | Hajime Ando | 基準電圧発生回路 |
| CN102200797A (zh) * | 2010-03-23 | 2011-09-28 | 精工电子有限公司 | 基准电压电路 |
| JP2013065358A (ja) * | 2013-01-16 | 2013-04-11 | Seiko Epson Corp | 電圧発生回路、定電圧回路および電圧発生回路の電流検出方法 |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0720078B1 (en) * | 1994-12-30 | 1999-04-28 | Co.Ri.M.Me. | Threshold voltage extracting method and circuit using the same |
| GB9809438D0 (en) * | 1998-05-01 | 1998-07-01 | Sgs Thomson Microelectronics | Current mirrors |
| KR100468710B1 (ko) * | 1998-05-12 | 2005-04-06 | 삼성전자주식회사 | 반도체 기준전압 발생장치 |
| US6114843A (en) * | 1998-08-18 | 2000-09-05 | Xilinx, Inc. | Voltage down converter for multiple voltage levels |
| JP3519958B2 (ja) * | 1998-10-07 | 2004-04-19 | 株式会社リコー | 基準電圧発生回路 |
| US6046579A (en) * | 1999-01-11 | 2000-04-04 | National Semiconductor Corporation | Current processing circuit having reduced charge and discharge time constant errors caused by variations in operating temperature and voltage while conveying charge and discharge currents to and from a capacitor |
| US6194917B1 (en) * | 1999-01-21 | 2001-02-27 | National Semiconductor Corporation | XOR differential phase detector with transconductance circuit as output charge pump |
| JP2000340656A (ja) * | 1999-05-28 | 2000-12-08 | Fujitsu Ltd | トリミング回路 |
| JP4276812B2 (ja) * | 2002-03-20 | 2009-06-10 | 株式会社リコー | 温度検出回路 |
| US7609045B2 (en) * | 2004-12-07 | 2009-10-27 | Nxp B.V. | Reference voltage generator providing a temperature-compensated output voltage |
| US8339176B2 (en) | 2008-05-30 | 2012-12-25 | Infineon Technologies Ag | System and method for providing a low-power self-adjusting reference current for floating supply stages |
| US8094839B2 (en) * | 2009-04-30 | 2012-01-10 | Solid State System Co., Ltd. | Microelectromechanical system (MEMS) device with senstivity trimming circuit and trimming process |
| US8924765B2 (en) * | 2011-07-03 | 2014-12-30 | Ambiq Micro, Inc. | Method and apparatus for low jitter distributed clock calibration |
| JP7175172B2 (ja) * | 2018-12-12 | 2022-11-18 | エイブリック株式会社 | 基準電圧発生装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2090442B (en) * | 1980-12-10 | 1984-09-05 | Suwa Seikosha Kk | A low voltage regulation circuit |
| JPS5822423A (ja) * | 1981-07-31 | 1983-02-09 | Hitachi Ltd | 基準電圧発生回路 |
| JPS62188255A (ja) * | 1986-02-13 | 1987-08-17 | Toshiba Corp | 基準電圧発生回路 |
-
1992
- 1992-09-02 JP JP25897992A patent/JP3318363B2/ja not_active Expired - Fee Related
-
1993
- 1993-08-25 KR KR1019930016511A patent/KR940008255A/ko not_active Application Discontinuation
- 1993-09-01 US US08/114,354 patent/US5514948A/en not_active Expired - Lifetime
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997021226A1 (en) * | 1995-12-01 | 1997-06-12 | Advanced Micro Devices, Inc. | Power supply independent current source for flash eprom erasure |
| KR100496792B1 (ko) * | 1997-09-04 | 2005-09-08 | 삼성전자주식회사 | 기준전압발생회로 |
| JP2002244749A (ja) * | 2001-02-15 | 2002-08-30 | Seiko Instruments Inc | 基準電圧回路 |
| JP2006338434A (ja) * | 2005-06-03 | 2006-12-14 | New Japan Radio Co Ltd | 基準電圧発生回路 |
| JP2007188245A (ja) * | 2006-01-12 | 2007-07-26 | Toshiba Corp | 基準電圧発生回路および半導体集積装置 |
| JP4703406B2 (ja) * | 2006-01-12 | 2011-06-15 | 株式会社東芝 | 基準電圧発生回路および半導体集積装置 |
| JP2007200234A (ja) * | 2006-01-30 | 2007-08-09 | Nec Electronics Corp | 非線形カレントミラー回路で駆動する基準電圧回路 |
| JP2009055096A (ja) * | 2007-08-23 | 2009-03-12 | Mitsubishi Electric Corp | 電力増幅器 |
| JP2011008438A (ja) * | 2009-06-24 | 2011-01-13 | Hajime Ando | 基準電圧発生回路 |
| CN102200797A (zh) * | 2010-03-23 | 2011-09-28 | 精工电子有限公司 | 基准电压电路 |
| JP2011221982A (ja) * | 2010-03-23 | 2011-11-04 | Seiko Instruments Inc | 基準電圧回路 |
| JP2013065358A (ja) * | 2013-01-16 | 2013-04-11 | Seiko Epson Corp | 電圧発生回路、定電圧回路および電圧発生回路の電流検出方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR940008255A (ko) | 1994-04-29 |
| US5514948A (en) | 1996-05-07 |
| JP3318363B2 (ja) | 2002-08-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3318363B2 (ja) | 基準電圧発生回路 | |
| US4843265A (en) | Temperature compensated monolithic delay circuit | |
| US5825695A (en) | Semiconductor device for reference voltage | |
| US4435652A (en) | Threshold voltage control network for integrated circuit field-effect trransistors | |
| US7705571B2 (en) | Reverse-connect protection circuit with a low voltage drop | |
| US5612614A (en) | Current mirror and self-starting reference current generator | |
| US6275094B1 (en) | CMOS device and circuit and method of operation dynamically controlling threshold voltage | |
| US6628161B2 (en) | Reference voltage circuit | |
| US6008632A (en) | Constant-current power supply circuit and digital/analog converter using the same | |
| JPH10116129A (ja) | 基準電圧発生回路 | |
| JP2012070181A (ja) | 半導体スイッチ | |
| US4359680A (en) | Reference voltage circuit | |
| JP2674669B2 (ja) | 半導体集積回路 | |
| US6184745B1 (en) | Reference voltage generating circuit | |
| US6060871A (en) | Stable voltage regulator having first-order and second-order output voltage compensation | |
| US5945821A (en) | Reference voltage generating circuit | |
| US4602207A (en) | Temperature and power supply stable current source | |
| JP3195770B2 (ja) | 基準電圧発生回路 | |
| US6275100B1 (en) | Reference voltage generators including first and second transistors of same conductivity type and at least one switch | |
| US7091712B2 (en) | Circuit for performing voltage regulation | |
| US4940910A (en) | Temperature compensated monolithic delay circuit | |
| US5949277A (en) | Nominal temperature and process compensating bias circuit | |
| JP2000089843A (ja) | 基準電圧源用半導体装置 | |
| US5834966A (en) | Integrated circuit sensing and digitally biasing the threshold voltage of transistors and related methods | |
| US6507242B1 (en) | Gain switching scheme for amplifiers with digital automatic gain control |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080614 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080614 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090614 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100614 Year of fee payment: 8 |
|
| LAPS | Cancellation because of no payment of annual fees |