CN1234584A

CN1234584A - 提供稳定输出电压的基准电压生成电路

Info

Publication number: CN1234584A
Application number: CN99105645A
Authority: CN
Inventors: 小畑弘之
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1998-03-25
Filing date: 1999-03-25
Publication date: 1999-11-10
Also published as: EP0945774A1; TW421737B; JP3156664B2; JPH11272345A; DE69901856T2; EP0945774B1; DE69901856D1; KR100306692B1; KR19990078249A; US6204724B1

Abstract

一种基准电压生成电路,包括:带有第一导电型的第一至第三晶体管的第一电流镜式电路,包括第二导电型的第四和第五晶体管的第二电流镜式电路,电压控制部分,用于控制在第一电流镜式电路的输出侧的第一和第三晶体管的源－漏极电压保持在特定的范围内。电压控制电路包括结构类似于第一电流镜式电路的第一控制部分,和结构类似于第二电流镜式电路的第二控制部分,它们连接在第一电流镜式电路和第二电流镜式电路之间,与相应的晶体管串联连接。于是当基准电压生成电路的电压源的电位变化时,仍然可以获得稳定的输出电压。

Description

提供稳定输出电压的基准电压生成电路

本发明涉及一种用于半导体设备中的基准电压生成电路，特别是涉及一种提供稳定输出电压的基准电压生成电路，对于这种基准电压生成电路而言，其输出电压具有较宽的电源电压范围。

基准电压生成电路一般应用于各种半导体设备，作用是稳定半导体电路的工作状态和稳定半导体特性。例如，如果需要一个高于电源电压的电压或需要一个负的电压，采用一个带有升压电路的永久性存储器装置，以便输出一个恒定的电压，上述升压电路由电压调节电路构成，所述的基准电压生成电路就用在电压调节电路中，提供一个基极。

在这种永久性存储器装置中，如果来自基准电压生成电路的输出电压发生变化，这个变化量在电压调节电路中被放大，导致由电压调节电路输出的电压明显变化。由于电压调节电路的输出电压决定了注入永久性存储器单元的浮动电极的电子数量，输出电压的降低会引起注入永久性存储器单元的浮动电极的电子数量减少，从而影响该永久性存储器装置的数据维持特性。换句话说，基准电压生成电路的输出电压发生变化不利于永久性存储器的可靠工作。

基准电压生成电路决定了流过半导体设备的内部电路的电流量。因此，基准电压生成电路的输出电压的变化会引起整个半导体设备的电流耗散的明显变化，由于一个具有不满足制造标准或技术特性要求的电流耗散的半导体设备在测试中会被淘汰，基准电压生成电路的输出电压的变化可能会对半导体设备的生产批量合格率产生不利影响。

图1是常规的采用一个二极管带隙电压的基准电压生成电路的电路图。这种基准电压生成电路包括下列元件：第一电流镜式电路CM1，它包括P沟道晶体管P1、P2和P3，其中晶体管P2安置在基准侧；第二电流镜式电路CM4，它包括分别与晶体管P1和P2串联连接的N沟道晶体管N1和N2，其中晶体管N1安置在基准侧；一个二极管D1与晶体管P1和N1串联连接；一个电阻R1和二极管D2与晶体管P2和N2串联连接；以及一个电阻R2和二极管D3与晶体管P3串联连接。

晶体管P1、P2和P3具有同样的设计规格，并且晶体管N1和N2也具有同样的设计规格。输出电压VOUT由晶体管P3和电阻R2输出的电流I0决定。二极管D2和D3各由多个(N)与二极管D1具有同样的设计规格的二极管组成，它们相互并联连接。

晶体管P1和P2的对应源极端连接到电压源VDD，晶体管P1和P2的对应栅极端连接在一起。于是，晶体管P1和P2具有同样的漏电流和栅极—源极电压。由于晶体管N1和N2的对应栅极端连接在一起，于是晶体管N1和N2具有同样的栅极电压。假设晶体管N1和N2具有同样的规格，晶体管N1和N2具有同样的门限电压，提供同样的源电位，二极管D1和D2的带隙电压提供下列公式：

R1(I₀+(KT/q)ln(I₀/Isd2)=(KT/q)ln(I₀/Isd1)

其中，I₀是流过晶体管P1、P2和P3的电流；Isd1和Isd2是流过二极管D1和D2的饱和(最大)电流；T是绝对温度；K是Boltzman常数；q是一个电子的电荷。

上述公式中的I₀采用下列表达式表示：

I0=(1/R1)×(KT/q)×lnN…(1)

其中N是二极管D1的数目。

因此，电压的输出Vout根据下列公式求出：

Vout=χ×R1×I₀+(KT/q)×ln(IO/N·Isd1)

其中χ=R2/R1。

将上述公式(1)代入此公式，求出Vout：

Vout=(KT/q)×[(χ-1)lnN+ln{(KT/q)/R1·Isd1)}+In(lnN)}]

…(2)

如果连接到晶体管P1、P2和P3的各漏电极的节点分别用节点A、节点B和节点C表示，则在节点A的电位是二极管D1的正向电压降VD1和晶体管N1的门限电压Vtn之和；在节点B的电位等于从晶体管P2的源极电压Vdd减去其门限电压Vtp所得到的值；在节点C的电位是由公式(2)表示的Vout值。

用于该基准电压生成电路的源极电压Vdd即使发生变化，晶体管N1和晶体管P2的源—漏电压Vsd基本上保持不变；但是，晶体管P1、P3和N2的源—漏电压Vsd将随着源极电压Vdd的变化而变化。也就是说，流过每个电流镜式电路CM1和CM4的电流通路的电流I0和输出电压Vout将随着源极电压Vdd的变化而变化。如前所述，基极的改变会对半导体设备产生不利影响，为此，应将基准电压生成电路的输出的波动减至最小程度。

图2是一个普通晶体管的电压电流特性曲线，采用一个半自动测试装置测出，测量时将栅极-源极电压Vgs固定在一个确定的电平上。在图2中，Y轴表示漏电流Id，X轴表示源—漏电压Vsd。在一个晶体管中，当源—漏电压Vsd随着固定在确定的电平上的栅极—源极电压Vgs增大时，漏电流Id增大。当一个MOS晶体管的沟道长度(在源极和漏极之间的距离)L减小时，漏电流Id增大的趋势增加，因为如果沟道长度L减小，耗尽层的延伸效应显著增加。

图3的曲线表示漏电流随着基准电压生成电路的电源电压Vdd变化的情况。如果输出电流I2由晶体管N1和N2确定，则所连接的晶体管P2的源—漏电压Vsd作为二极管的函数也被确定，晶体管P3的栅极电压也被确定。当电源电压Vdd变化时，晶体管P3的源—漏电压Vsd增加。在这种情况下，如果沟道长度L较短，输出电流从I2明显变化为I3。

在这种基准电压生成电路中，如图2所示，通过增加沟道长度L，输出电流随源极电压的变化而变化的程度被抑制到很小的程度，但是，当沟道长度L增大时，为了维持晶体管的跨导性能，沟道的宽度W也必须增加，这将使芯片的表面积增大。

根据前述观点，本发明的目的是提供这样一种基准电压生成电路，它的输出电压对于较宽的基准电压生成电路的电源电压具有高精确度，并且不增加芯片的表面积。

本发明提供的基准电压生成电路包括：第一电流镜式电路，包括第一导电型的第一至第三晶体管，所述第一至第三晶体管的源极连接在一起，并且分别连接第一电流源的第一输出端、基准端和第二输出端；第二电流镜式电路，包括与第一导电型相反的第二导电型的第四和第五晶体管，所述第四和第五晶体管分别连接第二电流镜式电路的一个输出端和一个基准端，所述第四和第五晶体管分别与第一和第二晶体管串连连接；第一和第二电流源(R1,R2)分别与第二和第五晶体管及与第三晶体管串连连接，用于限制流过的电流；电压控制部分，用于控制第一和第三晶体管的源—漏极电压保持在特定的范围内。

根据本发明，所述电压控制部分通过控制第一和第三晶体管的源—漏极电压保持在特定的范围内，当基准电压生成电路的电源电压发生不希望的波动时，能够控制基准电压生成电路的输出电压。

通过下面参照附图所示的实施例的描述，将获得对本发明的上述和其他效果、特征和优点的更清楚的理解。附图为：

图1是已有的基准电压生成电路的电路图；

图2是表示取决于沟道长度L的漏电流Id与源—漏电压Vsd的关系曲线；

图3是漏电流Id随着源—漏电压Vsd变化而变化的曲线；

图4是根据本发明第一个实施例的基准电压生成电路的电路图；

图5是一个电流镜式电路的P沟道晶体管P2和P3的电流—电压特征曲线；

图6是一个源-漏电压控制电路的晶体管P5和P6的电流—电压特征曲线；

图7是根据本发明第二个实施例的基准电压生成电路的电路图；

图8是根据本发明第三个实施例的基准电压生成电路的电路图。

下面将参照附图所示的实施例详细描述本发明，各附图的具有相同结构的元件均采用相同的基本标号表示。

附图4所示的本发明第一个实施例的基准电压生成电路包括第一电流镜式电路CM1、第一源—漏电压控制电路Vsd1、第二源—漏电压控制电路Vsd2和第二电流镜式电路CM4。第一电流镜式电路CM1包括一个放置在基准电压侧的P沟道晶体管P2和放置在输出端的P沟道晶体管P1及P3。第一源—漏电压控制电路Vsd1由P沟道晶体管P4-P6构成，并且晶体管P4-P6的栅极连接在一起，并且晶体管P5的漏极和栅极端子连接在一起。第二源—漏电压控制电路Vsd2由N沟道晶体管N3-N4构成，并且晶体管N3-N4的栅极连接在一起，并且晶体管N3的漏极和栅极端子连接在一起。第二电流镜式电路CM4包括一个放置在基准侧的N沟道晶体管N1和放置在输出端的N沟道晶体管N2。

晶体管P1、P4、N3和N1如图所示串联连接到电源电压Vdd，从而形成一个第一电流通路。晶体管P2、P5、N4和N2如图所示串联连接到电源电压Vdd，从而形成一个第二电流通路。晶体管P3和P6如图所示串联连接到电源电压Vdd，从而形成一个第三电流通路。

这种基准电压生成电路还包括一个二极管D1，它连接在位于第一电流通路中的晶体管N1的地电极端和源极端之间；一个电阻R1和一个二极管D2串联连接在位于第二电流通路中的晶体管N2的地电极端和源极端之间；一个电阻R2和一个二极管D3串联连接在位于第三电流通路中的晶体管P6的地电极端和漏极端之间，晶体管P6的漏极形成了输出节点Vout。二极管D2和D3各由与二极管D1具有相同的设计规格的多个(N)二极管构成，它们相互并联连接。

下面将结合附图5和6的曲线说明本发明一个实施例的基准电压生成电路的工作原理。图5和图6表示连接在基准极和输出侧上的P沟道晶体管的电流—电压特性曲线。图5和图6中的标号(1)-(9)表示工作顺序，相应的技术含义描述如下。

首先说明晶体管P2和P3的工作状态。(1)利用电阻R1作为电流源，二极管D1和D2提供一个带隙电压，电流I2为一个

如前所述的已有技术范畴内的预定的值。(2)由于晶体管P2的栅极和漏极连接在一起，于是晶体管P2的漏电流Id与源—

漏电压Vsd的关系显示出一个二极管特性。晶体管P2的源—漏电压Vsd由电

流I2决定。(3)晶体管P3的漏电流Id与源—漏电压Vsd的关系主要显示出一个恒定电流特

性，只要晶体管P3的栅—源电压Vsg是常数。(4)由于晶体管P2和P3的栅极连接在一起，于是晶体管P3的栅—源电压Vgs等

于晶体管P2的源—漏电压Vsd，也就是说，晶体管P2和P3工作在图5的两

个特性曲线之间，因此I2=I3。

接着，将说明晶体管P5和P6的工作。由于晶体管P5的栅极和漏极连接在一起，于是晶体管P5的漏极电压等于从电源电压Vdd减去晶体管P2和P5的门限电压的和所获得的电压值。晶体管P6的源极电压等于从电源电压Vdd减去晶体管P2和P5的门限电压的和再加上晶体管P6的门限电压的最后的差(resultantdifference)所获得的电压值。晶体管P5的门限电压等于晶体管P6的门限电压。晶体管P6的源电压等于从电源电压Vdd减去晶体管P2的门限电压所获得的电压值，晶体管P2的漏电压等于晶体管P3的漏电压，如前(4)所述，晶体管P3的漏电流等于I2。(5)由于晶体管P5放置在第二电流通路中，该通路中还包括晶体管P2，电流I2

流过晶体管P5。(6)由于晶体管P5的栅极和漏极连接在一起，于是晶体管P5的漏电流Id与源—

漏电压Vsd的关系显示出一个二极管特性。晶体管P5的源—漏电压Vsd由电

流I2决定，当I2是确定的时，对应于漏电流I₂的源—漏电压Vsd(P5)也是确

定的。(7)假设晶体管P6的源极端与一个恒定电源相连接，晶体管P6显示出一个恒定电

流特性，如同晶体管P3的情况。特别是，晶体管P6的栅—源电压Vgs的特

性曲线相当于晶体管P5的源—漏电压Vsd的曲线，当晶体管P6的源—漏电

压Vsd等于晶体管P5的源—漏电压Vsd时，晶体管P6的漏电流I3等于所述

漏电流I2。(8)当电源电压Vdd增加时，位于第一源—漏电压控制电路Vsd1的输出端侧的晶

体管P6的源—漏电压Vsd增加，因为跨接在电阻R2上的电压基本上是常数。

因此，晶体管P6的漏电流出现增大的趋势。但是，如前(4)所述，晶体管P3

限制了电流流过，结果晶体管P3的漏电压明显下降。(9)晶体管P6的栅—源电压Vsg下降，即使电源电压Vdd增加，晶体管P6的漏电

流I3稳定到电流I2，后者由晶体管P2控制。

上面仅描述了晶体管P2和P3之间的关系及晶体管P5和P6之间的关系。不过可以明确，上述工作原理同样适用于放置在第一电流镜式电路CM1的输出侧的P沟道晶体管P1和放置在第二电流镜式电路CM4的输出侧的N沟道晶体管N2。

根据本发明的第一个实施例，放置在电流镜式电路的输出侧的晶体管的源—漏电压受到源—漏电压控制电路的控制，使输出电流的变化受到抑制。特别是在常规的基准电压生成电路中增加P沟道晶体管P4-P6和N沟道晶体管N3和N4，利用带隙电压，放置在电流镜式电路的输出侧的晶体管P1、P3和N2的源—漏电压Vsd能够被限制。结果，负载电阻R1和R2上电压的波动变化可以被抑制，从而该电路能够产生高精确度的基准电压。即使所采用的晶体管的沟道长度L较短，输出电压是稳定的；由于输出电压的稳定，可以降低半导体设备的芯片表面积。

参见图7，根据本发明第二个实施例实现的基准电压生成电路与本发明第一个实施例的基准电压生成电路有许多相同之处，不同之处包括：二极管D1-D3被省略，晶体管N2的规格是晶体管N1的几倍(例如4倍)。假设晶体管N1-N3的门限电压为Vth，晶体管P1-P6具有门限电压Vtp，电流I1-I3分别流过第一至第三电流通路，晶体管N3的漏电压等于2Vtn；晶体管N4的电源电压假设为Vtn。即使当电源电压Vdd变化时，晶体管N2的漏电压假设为一个固定值Vtn。晶体管N2的源—漏电压Vsd是常数，因此即使电源电压Vdd发生变化，晶体管N2的漏电流I₂不变。也就是说，本发明这个实施例的基准电压生成电路能够抑制随着电源电压的改变而伴生的基极电流I2的变化。

第一电流镜式电路CM1的晶体管P1和P3的原理是类似的，P沟道晶体管的源—漏电压Vsd可以被限制到其门限电压Vtp，晶体管P1的漏电压等于晶体管P3的漏电压，并且等于电源电压Vdd减去P沟道晶体管的门限电压Vtp的差值。

即使当电源电压Vdd改变时，每个晶体管P1和P3的源—漏电压Vsd基本上固定在一个恒定的水平，也就是说，输出电压Vout可以保持不变。

图8所示的根据本发明第三个实施例的基准电压生成电路包括一个基准电压生成部分52，它的电路构成类似于图1的常规基准电压生成电路，并且在基准电压生成部分52的电源电压侧具有一个限压装置51。

图3表示基准电压生成部分52中的漏电流随着电源电压Vdd1改变而变化的曲线。输出电流I2由晶体管N1和N2确定，连接作为一个二极管的晶体管P2的源—漏电压Vsd也被确定，晶体管P3的栅极电压也被确定，如果电源电压Vdd1变化，晶体管P3的源—漏电压Vsd增大，在这种情况下，如果沟道长度L比较短，输出电流明显地从I2变为I3。

限压装置51包括一个电阻器R23，N沟道晶体管N23、N24和N25及一个P沟道晶体管P27，晶体管N23、P27和N25均连接作为一个二极管使用。电阻R23和晶体管N23、P27和N25串联连接在电源电压Vdd和地电极之间。电阻器R23用于使在晶体管N23、P27和N25中流过的电流为预定的电流。连接每个晶体管N23、P27和N25使栅极和漏极端子相互连接在一起。由于在每一个N23、P27和N25的源—漏之间建立一个电压为门限电压Vtp+Vtn，于是晶体管N23的漏极电压假设为(Vtp+2×Vtn)。晶体管N24构成一个电源输出电路，晶体管N24的源极电压等于由晶体管N24的栅极电压减去门限电压Vtn的差值。晶体管N24的源极电压假设为(Vtp+Vtn)，例如大约为2V。晶体管N24的漏极端子连接到基准电压生成部分52的电源电压Vdd1。晶体管N23用于补偿晶体管N24的压降。另一方面，如果仅利用晶体管P27和N25可获得足够大的电压，或所使用的晶体管N24具有较小的门限电压，则可以省略晶体管N23。限压装置51的结构并不限于本实施例，可以代用其他任何可以抑制源极电压的变化程度到很小程度的结构。

根据本实施例，限压装置51用于限制构成基准电压生成部分52的第一电流镜式电路CM1的P沟道晶体管P1-P3的源极电位，从而限制每个晶体管P1-P3的源—漏电压Vsd在预定的范围内。

如上所述，通过限压将输入到基准电压生成部分52的P沟道晶体管P1-P3的源极电位维持在恒定的水平，例如，即使电源电压Vdd在2.0V-5.0V内变化，仍然能够使基准电压生成电路输出的电源电压具有高精度和宽范围。而且基准电压生成电路中的芯片尺寸也不必增加。

这个实施例为形成限压装置51需要一个附加的区域，但是由于MOSFET所需的区域与沟道长度L的平方成正比地减小，于是即使需要增加限压装置51，通过减小沟道长度L，仍然可以减小基准电压生成电路所占据的区域。例如，将MOSFET的沟道长度L从100μm减小到20μm，则由MOSFET所占据的区域将减小25倍，从而减小了基准电压生成电路所占据的区域。

以上的关于实施例的描述仅作为举例说明，本发明并不局限于上述实施例，本领域的一般技术人员由此可以容易地实现各种改进或变型，显然这些改进或变型应视为在本发明的原理和范围之内。

Claims

1、基准电压生成电路，包括：第一电流镜式电路，包括第一导电型的第一至第三晶体管，所述第一至第三晶体管的源极连接在一起，并且分别连接第一电流源的第一输出端、基准端和第二输出端；第二电流镜式电路，包括与第一导电型相反的第二导电型的第四和第五晶体管，所述第四和第五晶体管分别连接第二电流镜式电路的一个输出端和一个基准端，所述第四和第五晶体管分别与第一和第二晶体管串联连接；第一和第二电流源分别与第二和第五晶体管及与第三晶体管串联连接，用于限制流过的电流；电压控制部分，用于控制第一和第三晶体管的源—漏极电压保持在特定的范围内。

2、根据权利要求1所述的基准电压生成电路，其中所述电压控制电路控制第一和第三晶体管的漏极电压到比源电压低一个固定的电平。

3、根据权利要求1所限定的基准电压生成电路，其中第一至第三晶体管的源极连接到一个电压源。

4、根据权利要求3所述的基准电压生成电路，其中所述电压控制电路包括第二导电型的一个第六晶体管，其源极连接到电压源，其漏极连接到第一至第三晶体管的源极，其栅极固定到一个相应于所述第一至第三晶体管的门限电压与所述第四和第五晶体管的门限电压之和的电压电位上。

5、根据权利要求4所述的基准电压生成电路，其中所述电压控制电路包括第二导电型的一个第六晶体管，其源极连接到电压源，其漏极连接到第一至第三晶体管的源极，其栅极固定到一个相应于所述第一至第三晶体管的双倍门限电压与所述第四和第五晶体管的门限电压之和的电压电位上。

6、根据权利要求1所述的基准电压生成电路，其中所述电压控制电路包括一个第三电流镜式电路，它包括第一导电型的第六至第八晶体管，所述第六至第八晶体管分别连接所述第三电流镜式电路的第一输出端、基准端和第二输出端；及第四电流镜式电路，包括第二导电型的第九和第十晶体管，所述第九和第十晶体管分别连接所述第四电流镜式电路的一个基准端和一个输出端；所述第六和第九晶体管串连连接在所述第一和第四晶体管的漏极之间，所述第七和第十晶体管串联连接在所述第二和第五晶体管的漏极之间。

7、根据权利要求1所述的基准电压生成电路，其中所述第四、第五和第三晶体管的漏极通过一个第一二极管与电压源连接，第一电阻和第二二极管串联连接，第二电阻和第三二极管串联连接，所述第一和第二电阻(R1,R2)分别连接所述第一和第二电流源。

8、根据权利要求7所述的基准电压生成电路，其中所述第二和第三二极管中的每一个包括多个并联连接的二极管，它们具有与第一二极管的设计相同的设计。