KR20220131578A - 슬루율 가속 회로 및 이를 포함하는 버퍼 회로 - Google Patents

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이덕민
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Abstract

본 개시의 실시예들은 버퍼 회로에 관한 것으로, 더욱 상세하게는 버퍼 회로의 슬루율(slew rate)을 개선하는 기술에 관한 것이다.
일 실시예에 따른 슬루율 가속 회로는, 버퍼 회로의 부하단에서 흐르는 전류를 감지하고, 감지된 전류 값을 기준 값과 비교하여 상기 버퍼 회로의 출력단으로 조절 구동 전압을 제공하는 슬루율 가속 회로를 포함하는 것을 특징으로 한다.

Description

슬루율 가속 회로 및 이를 포함하는 버퍼 회로{SLEW RATE ACCELERATION CIRCUIT AND BUFFER CIRCUIT INCLUDING THE SAME}
본 개시의 실시예들은 버퍼 회로에 관한 것으로, 더욱 상세하게는 버퍼 회로의 슬루율(slew rate)을 개선하는 기술에 관한 것이다.
버퍼 회로는 신호를 버퍼링하는데 이용되고, 디스플레이 장치의 소스 드라이버 및 게이트 드라이버 등의 다양한 기술분야에 채용될 수 있다. 디스플레이 장치의 경우 대형화에 따른 부하 커패시턴스의 증가와 수평 주기의 감소로 인해 슬루율(slew rate)은 중요한 요소로 대두되고 있다.
디스플레이 장치는 디스플레이 패널을 구동하기 위한 소스 드라이버를 포함하고, 소스 드라이버는 영상 데이터에 대응하는 소스 구동 신호를 디스플레이 패널의 데이터 라인에 제공한다.
이러한 소스 드라이버는 데이터 라인의 저항 및 커패시터와 같은 부하 성분에 의해 소스 구동 신호가 왜곡되는 것을 방지하기 위해 소스 구동 신호를 버퍼링하여 출력하는 버퍼 회로를 구비한다. 버퍼 회로는 연산 증폭기가 사용될 수 있다.
최근 디스플레이 장치의 크기가 대형화 및 고해상도화 되어 감에 따라 한 수평 라인을 구동하는 시간이 단축되고 있다. 이로 인하여 버퍼 회로의 풀-업이나 풀-다운에 필요한 마진을 확보하지 못하여 정해진 시간 내에 소스 구동 신호가 목표 전압까지 도달하지 못하여 화질이 저하되는 문제점이 발생할 수 있다.
이를 해결하기 위하여 버퍼 회로의 바이어스 전류를 증가시켜 버퍼 회로의 슬루율(slew rate)을 개선하는 방법이 고려될 수 있으나 이는 소비 전력이 증가되는 문제점이 있다.
따라서, 소비 전력의 증가 없이 안정적으로 높은 슬루율을 얻을 수 있는 버퍼 회로가 요구되고 있다.
본 발명은 전술한 문제를 해결하기 위한 것으로, 소비 전력의 증가 없이 안정적으로 높은 슬루율을 얻을 수 있는 슬루율 가속 회로 및 이를 포함한 버퍼 회로를 제공하는데 목적이 있다.
전술한 과제를 해결하기 위한 수단으로, 본 개시는 다음과 같은 특징이 있는 실시예를 가진다.
일 실시예에 따른 버퍼 회로의 슬루율을 증가시키기 위한 슬루율 가속 회로는, 상기 버퍼 회로의 부하단에서 흐르는 전류를 감지하고, 감지된 전류 값을 기준 값과 비교하여 상기 버퍼 회로의 출력단으로 조절 구동 전압을 제공하는 것을 특징으로 한다.
상기 버퍼 회로의 부하단은 적어도 하나의 전류 미러 회로를 포함하고, 상기 슬루율 가속 회로는 상기 전류 미러 회로를 구성하는 트랜지스터의 게이트 전압에 기초하여 상기 부하단에서 흐르는 전류를 감지하는 것을 특징으로 한다.
상기 슬루율 가속 회로는 상기 부하단의 전류 미러 회로와 전류 미러를 이루는 전류 감지 회로를 포함하는 것을 특징으로 한다.
상기 전류 감지 회로는 상기 부하단에서 흐르는 전류에 대해 전류 미러 동작을 수행하는 전류 감지 트랜지스터를 포함하고, 상기 전류 감지 트랜지스터의 게이트 전극은 상기 부하단의 전류 미러 회로를 구성하는 트랜지스터의 게이트 전극과 연결된 것을 특징으로 한다.
상기 슬루율 가속 회로는 적어도 하나의 바이어스 트랜지스터를 포함하고, 상기 기준 값은 상기 바이어스 트랜지스터의 게이트 전압에 따라 조절 되는 것을 특징으로 한다.
상기 출력단은 적어도 하나의 구동 트랜지스터를 포함하고, 슬루율 가속 회로는 상기 구동 트랜지스터의 게이트 전극에 조절 구동 전압을 제공하는 조절 회로를 포함하는 것을 특징으로 한다.
상기 조절 회로는 적어도 하나의 가속 트랜지스터를 포함하고, 상기 가속 트랜지스터의 소스 전극은 상기 구동 트랜지스터의 게이트 전극에 연결된 것을 특징으로 한다.
상기 전류 감지 트랜지스터는 상기 가속 트랜지스터의 게이트 전극으로 제어 신호를 전달하고, 상기 가속 트랜지스터는 상기 제어 신호에 따라 턴-온/턴-오프 되는 것을 특징으로 한다.
상기 출력단은 제1,2 구동 트랜지스터를 포함하고, 상기 조절 회로는 제1, 2 가속 트랜지스터를 포함하고, 상기 제1 구동 트랜지스터의 소스 전극과 상기 제2 가속 트랜지스터의 드레인 전극은 제1 전원 전압에 연결되고, 상기 제2 구동 트랜지스터의 소스 전극과 상기 제1 가속 트랜지스터의 드레인 전극은 제2 전원 전압에 연결되는 것을 특징으로 한다.
상기 제1 가속 트랜지스터의 소스 전극 및 상기 제1 구동 트랜지스터의 게이트 전극은, 상기 전류 미러 회로의 제1 출력 단자에 공통으로 연결되고, 상기 제2 가속 트랜지스터의 소스 전극 및 상기 제2 구동 트랜지스터의 게이트 전극은, 상기 전류 미러 회로의 제2 출력 단자에 공통으로 연결되는 것을 특징으로 한다.
상기 제1 구동 트랜지스터와 상기 제1 가속 트랜지스터는 PMOS 트랜지스터이고, 상기 제2 구동 트랜지스터와 상기 제2 가속 트랜지스터는 NMOS 트랜지스터인 것을 특징으로 한다.
일 실시예에 따른 버퍼 회로는 입력 전압을 증폭하여 출력 전압을 출력 노드를 통하여 출력하는 연산 증폭기; 연산 증폭기의 부하단에서 흐르는 전류를 감지하는 전류 감지 회로; 및 제어 신호에 기초하여 상기 연산 증폭기의 출력단으로 상기 연산 증폭기의 슬루율을 가속하기 위한 조절 구동 전압을 제공하는 조절 회로; 를 포함하는 것을 특징으로 한다.
본 개시의 일 실시예에 따른 버퍼 회로는 스태틱 전류(static current)를 감소시키는 효과가 있다.
일 실시예에 따른 버퍼 회로는 연산 증폭기의 내부에 흐르는 동적 전류 값을 수신하고, 동적 전류 값에 기초하여 입력 전압(VIN)과 출력 전압(VOUT) 사이의 천이 시간을 조절하므로, 기존 구조의 스태틱 전류보다 낮은 스태틱 전류로 기존 구조와 같은 레벨의 슬루율을 얻을 수 있다.
또한, 일 실시예에 따른 버퍼 회로는 연산 증폭기의 내부에 흐르는 동적 전류 값에 기초하여 입력 전압(VIN)과 출력 전압(VOUT) 사이의 천이 시간을 조절하므로, 기존의 전압 센싱(Voltage Sensing)방식 대비 노이즈 감소 효과 및 시뮬레이션 오차를 줄일 수 있다.
도 1은 본 개시의 실시 예들에 따른 버퍼 회로의 블록도를 나타낸다.
도 2는 본 개시의 실시 예들에 따른 상기 도 1의 버퍼 회로 블록도를 보다 자세히 나타낸다.
도 3은 본 개시의 실시 예들에 따른 상기 도 2의 버퍼 회로의 블록도를 보다 더 상세히 나타내는 회로도 이다.
도 4, 5는 입력 신호 전압, 가속 트랜지스터의 게이트 전압, 및 출력 신호 전압의 파형을 도시한 것이다.
도 6은 본 개시의 실시 예들에 따른 버퍼 회로를 포함하는 디스플레이 장치를 개념적으로 나타낸다.
이하, 도면을 참조하여 본 발명의 실시예들을 설명한다. 본 명세서에서, 어떤 구성 요소(또는 영역, 층, 부분 등)가 다른 구성 요소 "상에 있다.", "연결된다.", 또는 "결합된다."고 언급되는 경우에 그것은 다른 구성 요소 상에 직접 연결/결합될 수 있거나 또는 그들 사이에 제3의 구성 요소가 배치될 수도 있다는 것을 의미한다.
동일한 도면 부호는 동일한 구성 요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. "및/또는"은 연관된 구성들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.
제1, 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되지 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
"아래에", "하측에", "위에", "상측에" 등의 용어는 도면에 도시된 구성들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.
"포함하다." 또는 "가지다." 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
도 1은 본 개시의 실시 예들에 따른 버퍼 회로의 블록도를 나타낸다.
도 1을 참조하면, 버퍼 회로(100)는 입력 전압(VIN)을 수신하고, 입력 전압(VIN)을 이용하여 출력 전압(VOUT)을 출력할 수 있다. 실시 예들에 따라, 버퍼 회로(100)는 입력 전압(VIN)을 버퍼링하여 출력 전압(VOUT)으로 출력할 수 있다. 예컨대, 출력 전압(VOUT)은 입력 전압(VIN)을 증폭함으로써 생성될 수 있다.
한편, 본 명세서에서, 임의의 전압이 수신된다 함은 상기 임의의 전압이 공급되는 라인과 해당 구성이 전기적으로 연결되어 있다는 의미를 포함할 수 있다.
버퍼 회로(100)는 연산 증폭기(110)와 슬루율 가속 회로(120)를 포함할 수 있다. 실시 예들에 따라, 각각의 버퍼 회로(100)는 연산 증폭기와 슬루율 가속 회로를 포함할 수 있다.
연산 증폭기(110)는 입력 전압(VIN)을 증폭하여 출력 전압(VOUT)으로 출력할 수 있다. 이상적인 경우, 연산 증폭기(110)는 입력 전압(VIN)의 인가에 따라 즉각적으로 응답하여 출력 전압(VOUT)을 출력할 수 있지만, 실제의 경우 입력 전압(VIN)과 출력 전압(VOUT) 사이의 천이에는 시간(즉, 천이 시간)이 소요될 수 있다. 이러한 천이 시간은 슬루율(slew rate)로서 표현될 수 있다.
슬루율 가속 회로(120)는 연산 증폭기(110)의 슬루율을 조절할 수 있다. 실시 예들에 따라, 슬루율 가속 회로(120)는 연산 증폭기(110)의 내부에 흐르는 동적 전류 값(Operation Current Value)을 수신하고, 동적 전류 값에 기초하여 입력 전압(VIN)과 출력 전압(VOUT) 사이의 천이 시간을 조절할 수 있다. 예컨대, 슬루율 가속 회로(120)는 연산 증폭기(110)의 내부에 흐르는 동적 전류 값이 기준 값을 초과할 때 턴-온 되고, 입력 전압(VIN)과 출력 전압(VOUT) 사이의 천이 시간을 감소시킬 수 있다.
도 2는 본 개시의 실시 예들에 따른 상기 도 1의 버퍼 회로 블록도를 보다 자세히 나타낸다.
도 1과 도 2를 참조하면, 연산 증폭기(110)는 입력단(111), 부하단(113) 및 출력단(115)을 포함할 수 있다.
입력단(111)은 입력 전압(VIN)과 출력 전압(VOUT)을 수신하고, 입력 전압(VIN)과 출력 전압(VOUT)의 차이의 크기를 결정할 수 있다. 입력단(111)은 부하단(113)과 전기적으로 연결될 수 있다.
부하단(113)은 연산 증폭기(110)의 이득(gain)을 결정할 수 있다. 실시 예들에 따라, 부하단(113)은 입력 전압(VIN)을 상기 이득에 따라 증폭하고, 증폭된 입력 전압을 출력단(115)으로 전달할 수 있다.
부하단(113)은 출력단(115)을 제어하기 위한 구동 신호(DS)를 출력단(115)으로 전송할 수 있다. 예컨대, 구동 신호(DS)는 연산 증폭기(110)에서 사용되는 풀-업 전압 또는 풀-다운 전압일 수 있다.
출력단(115)은 구동 신호(DS)에 응답하여 출력 전압(VOUT)을 출력할 수 있다. 실시 예들에 따라, 출력단(115)은 구동 신호(DS)에 의해 턴-온 되어 출력 전압(VOUT)을 출력할 수 있다.
출력단(115)은 슬루율 가속 회로(120)로부터 조절 구동 전압(ADI)을 수신할 수 있고, 그에 따라 출력단(115)의 슬루율이 가속 될 수 있다.
슬루율 가속 회로(120)는 조절 회로(121) 및 전류 감지 회로(123)를 포함할 수 있다.
조절 회로(121)는 연산 증폭기(110)의 출력단(115)에 연결될 수 있다. 조절 회로(121)는 조절 구동 전압(ADI)을 출력단(115)으로 제공함으로써 출력단(115)의 슬루율을 가속할 수 있다. 실시 예들에 따라, 조절 회로(121)는 출력단(115)에서 입력 전압(VIN)이 출력 전압(VOUT)으로 천이될 때, 조절 구동 전압(ADI)을 출력단(115)으로 제공함으로써 입력 전압(VIN)이 출력 전압(VOUT)으로 더 빨리 천이되게 하여 출력단(115)의 슬루율을 가속할 수 있다.
전류 감지 회로(123)는 조절 회로(121)를 제어하기 위한 제어 신호(CS)를 출력할 수 있다. 실시 예들에 따라, 전류 감지 회로(123)는 입력 전압(VIN)과 출력 전압(VOUT)의 차이에 따라 제어 신호(CS)를 조절 회로(121)로 출력할 수 있고, 조절 회로(121)는 제어 신호(CS)에 응답하여 턴-온(또는 인에이블) 되어 조절 구동 전압(ADI)을 출력단(115)으로 제공할 수 있다.
본 발명의 실시 예들에 따른 슬루율 가속 회로(120)는 연산 증폭기(110)의 내부에 흐르는 동적 전류 값을 수신하고, 동적 전류 값에 기초하여 입력 전압(VIN)과 출력 전압(VOUT) 사이의 천이 시간을 가속할 수 있다.
도 3은 본 개시의 실시 예들에 따른 상기 도 2의 버퍼 회로의 블록도를 보다 더 상세히 나타내는 회로도 이다.
도 1 내지 도 3을 참조하면, 부하단(113)은 상부 전류 미러 회로, 하부 전류 미러 회로, 제 1 연결 회로, 제 2 연결 회로를 포함할 수 있다.
상부 전류 미러 회로는 전류 미러(current mirror) 형태로 연결된 PMOS 트랜지스터들(PT31, PT32)을 포함할 수 있다. 상부 전류 미러 회로는 제1 출력 단자 N3을 포함할 수 있다. 하부 전류 미러 회로는 전류 미러(current mirror) 형태로 연결된 NMOS 트랜지스터들(NT31, NT32)을 포함할 수 있다. 하부 전류 미러 회로는 제2 출력 단자 N4를 포함할 수 있다.
제 1 연결 회로는 제1 바이어스 전압(VB31)에 응답하여 동작하는 PMOS 트랜지스터(PT35) 및 제2 바이어스 전압(VB41)에 응답하여 동작하는 NMOS 트랜지스터(NT35)를 포함할 수 있다. 제 2 연결 회로는 제3 바이어스 전압(VB32)에 응답하여 동작하는 PMOS 트랜지스터(PT36) 및 제4 바이어스 전압(VB42)에 응답하여 동작하는 NMOS 트랜지스터(NT36)를 포함할 수 있다.
상부 전류 미러 회로 및 하부 전류 미러 회로는 입력단(input stage)과 전기적으로 연결되고 출력단(115)에 전류를 공급한다. 제 1 연결 회로는 상기 상부 전류 미러 회로의 제1 게이트 공통 단자(N1)와 하부 전류 미러 회로의 제2 게이트 공통단자(N2)를 전기적으로 연결한다. 제 2 연결 회로는 상부 전류 미러 회로의 제1 출력 단자(N3)와 상기 하부 전류 미러 회로의 제2 출력 단자(N4)를 전기적으로 연결한다.
부하단(113)은 상부 전류 미러 회로와 연결 회로들(PT35, NT35, PT36, NT36) 사이에 연결되고 PMOS 트랜지스터들(PT33, PT34)로 구성된 상부 캐스코드 회로를 포함할 수 있다. 또한, 부하단(113)은 하부 전류 미러 회로와 연결 회로들(PT35, NT35, PT36, NT36) 사이에 연결되고 NMOS 트랜지스터들(NT33, NT34)로 구성된 하부 캐스코드 회로를 포함할 수 있다. 상기 캐스코드 회로들을 포함하는 부하단은 출력 임피던스가 크기 때문에, 이를 포함하는 상기 버퍼 회로는 높은 전압 이득을 얻을 수 있다.
출력단(115)은 제1 전원 라인(VL1) 및 제2 전원 라인(VL2)에 연결되어 전원 전압을 수신할 수 있다. 제1 전원 라인(VL1)은 VDD 전원 전압에 연결되고, 제2 전원 라인(VL2)은 GND 접지에 연결될 수 있다.
출력단(115)은 두 개의 구동 트랜지스터들(DTR1 및 DTR2)을 포함할 수 있다. 실시 예들에 따라, 출력단(115)은 제1 전원 라인(VL1)과 출력 노드(NOUT) 사이에 연결된 제1 구동 트랜지스터(DTR1) 및 제2 전원 라인(VL2)과 출력 노드(NOUT) 사이에 연결된 제2 구동 트랜지스터(DTR2)를 포함할 수 있다.
제1 구동 트랜지스터(DTR1)의 게이트 단자는 상부 전류 미러 회로의 제1 출력 단자(N3)에 연결되고 전원 전압(VDD)과 출력 노드(NOUT) 사이에 연결된 PMOS 트랜지스터로 구성될 수 있다. 제2 구동 트랜지스터(DTR2)의 게이트 단자는 하부 전류 미러 회로의 제2 출력 단자(N4)에 연결되고 출력 노드(NOUT)와 접지(GND) 사이에 연결된 NMOS 트랜지스터로 구성될 수 있다.
제1 구동 트랜지스터(DTR1)는 부하단(113)으로부터 전달되는 제1 구동 신호(DS1)에 응답하여 턴-온/턴-오프 되고, 제2 구동 트랜지스터(DTR2)는 부하단(113)으로부터 전달되는 제2 구동 신호(DS2)에 응답하여 턴-온/턴-오프 된다. 실시 예들에 따라, 제1 구동 트랜지스터(DTR1)는 풀-업 동작을 수행할 수 있고 제2 구동 트랜지스터(DTR2)는 풀-다운 동작을 수행할 수 있다.
제1 구동 트랜지스터(DTR1)와 제2 구동 트랜지스터(DTR2)는 상보적으로 작동할 수 있다. 예컨대, 제1 구동 트랜지스터(DTR1)가 턴-온 되면 제2 구동 트랜지스터(DTR2)는 턴-오프 될 수 있고, 그 역도 성립한다.
조절 회로(121)는 출력단(115)에 연결될 수 있다. 실시 예들에 따라, 조절 회로(121)는 출력단(115)을 구성하는 제1,2 구동 트랜지스터(DTR1, DTR2)에 조절 구동 전압(ADI1, ADI2)을 공급하는 두 개의 가속 트랜지스터들(AT1, AT2)을 포함할 수 있다. 제1 가속 트랜지스터(AT1)는 제1 구동 트랜지스터(DTR1)에 제1 조절 구동 전압(ADI1)을 공급할 수 있다. 제1 조절 구동 전압(ADI1)은 풀-다운 신호일 수 있다. 제2 가속 트랜지스터(AT2)는 제2 구동 트랜지스터(DTR2)에 제2 조절 구동 전압(ADI2)을 공급할 수 있다. 제2 조절 구동 전압(ADI2)은 풀-업 신호일 수 있다.
제1 가속 트랜지스터(AT1)는 상부 전류 미러 회로의 제1 출력 단자(N3)와 출력단을 구성하는 제1 구동 트랜지스터(DTR1) 사이에 연결된다. 제2 가속 트랜지스터(AT2)는 하부 전류 미러 회로의 제2 출력 단자(N4)와 출력단을 구성하는 제2 구동 트랜지스터(DTR2) 사이에 연결된다.
실시 예들에 따라, 제1 가속 트랜지스터(AT1)는 PMOS일 수 있고, 제2 가속 트랜지스터(AT2)는 NMOS일 수 있다. 제1 가속 트랜지스터(AT1)의 게이트는 전류 감지 회로(123)에 연결될 수 있고, 소스는 상부 전류 미러 회로의 제1 출력 단자(N3)와 제1 구동 트랜지스터(DTR1)의 게이트 단자 사이에 연결될 수 있고, 드레인은 제2 전원라인(VL2)에 연결되어 접지 전압(GND)이 공급될 수 있다. 제2 가속 트랜지스터(AT2)의 게이트는 전류 감지 회로(123)에 연결될 수 있고, 소스는 하부 전류 미러 회로의 제2 출력 단자(N4)와 제2 구동 트랜지스터(DTR2)의 게이트 단자 사이에 연결될 수 있고, 드레인은 제1 전원라인(VL1)에 연결되어 전원 전압(VDD)이 공급될 수 있다.
제1 가속 트랜지스터(AT1)는 전류 감지 회로(123)로부터 전달되는 제1, 2 제어 신호(CS11, CS12)에 응답하여 턴-온/턴-오프 되어 작동하고, 제2 가속 트랜지스터(AT2)는 전류 감지 회로(123)로부터 전달되는 제3, 4 제어 신호(CS21, CS22)에 응답하여 턴-온/턴-오프 되어 작동할 수 있다.
전류 감지 회로(123)는 조절 회로(121)를 턴-온/턴-오프 시키기 위한 제1 내지 제4 제어 신호(CS11, CS12, CS21, 및 CS22)를 출력할 수 있다. 실시 예들에 따라, 전류 감지 회로(123)는 제1 전류 감지 트랜지스터(MT11), 제2 전류 감지 트랜지스터(MT12), 제3 전류 감지 트랜지스터(MT21) 및 제4 전류 감지 트랜지스터(MT22)를 포함할 수 있다.
제1 전류 감지 트랜지스터(MT11)는 제1전원 라인(VL1)에 연결될 수 있고, 제2 전류 감지 트랜지스터(MT12)는 제2 전원 라인(VL2)에 연결될 수 있다. 제1 전류 감지 트랜지스터(MT11)와 제2 전류 감지 트랜지스터(MT12)는 제1 바이어스 트랜지스터(BT1)를 사이에 두고 연결될 수 있다.
실시 예들에 따라, 제1 전류 감지 트랜지스터(MT11)는 PMOS일 수 있고 제2 전류 감지 트랜지스터(MT12)는 NMOS일 수 있다. 제1 전류 감지 트랜지스터(MT11)의 게이트는 부하단(113)의 상부 전류 미러 회로를 구성하는 PMOS 트랜지스터들(PT31, PT32)의 게이트 전극에 연결될 수 있다. 제2 전류 감지 트랜지스터(MT12)의 게이트는 부하단(113)의 하부 전류 미러 회로를 구성하는 NMOS 트랜지스터들(NT31, NT32)의 게이트 전극에 연결될 수 있다.
조절 회로(121)의 구체적인 동작을 살펴보면, 제1 가속 트랜지스터(AT1)는 제1 구동 트랜지스터(DTR1)의 제1 구동 신호(DS1)와 제1 전류 감지 트랜지스터(MT11)의 제1 제어 신호(CS11) 및 제2 전류 감지 트랜지스터(MT12)의 제2 제어 신호(CS12)에 기초하여 턴-온 될 수 있다. 구체적으로 제1 가속 트랜지스터(AT1)는 N3 노드와 G1노드의 전압 차이가 기준 값 이상일때 턴-온 동작할 수 있으며, 제1 제어 신호(CS11) 및 제2 제어 신호(CS12)는 제1 가속 트랜지스터(AT1)의 게이트 전압인G1노드의 전압 값을 하강 가속할 수 있다. 상기 기준 값은 제1 바이어스 트랜지스터(BT1)의 제3 바이어스 전압(VB32)에 따라 조절될 수 있다. 제1 가속 트랜지스터(AT1)가 턴-온 되면 제1 구동 트랜지스터(DTR1)에 제1 조절 구동 전압(ADI1)을 공급할 수 있다. 제1 조절 구동 전압(ADI1)는 풀-다운 신호일 수 있다.
구체적으로 제1 가속 트랜지스터(AT1)는 N3 노드와 G1노드의 전압 차이가 기준 값 이하일때 턴-오프 될 수 있으며, 제1 제어 신호(CS11) 및 제2 제어 신호(CS12)는 제1 가속 트랜지스터(AT1)의 게이트 전압인G1노드의 전압 값을 상승 가속할 수 있다. 상기 기준 값은 제1 바이어스 트랜지스터(BT1)의 제3 바이어스 전압(VB32)에 따라 조절될 수 있다.
제2 가속 트랜지스터(AT2)는 제2 구동 트랜지스터(DTR2)의 제2 구동 신호(DS2)와 제3 전류 감지 트랜지스터(MT21)의 제3 제어 신호(CS21) 및 제4 전류 감지 트랜지스터(MT22)의 제4 제어 신호(CS22)에 기초하여 턴-온 될 수 있다. 구체적으로 제2 가속 트랜지스터(AT2)는 N4 노드와 G2노드의 전압 차이가 기준 값 이상일때 턴-온 될 수 있으며, 제3 제어 신호(CS21) 및 제4 제어 신호(CS22)는 제2 가속 트랜지스터(AT2)의 게이트 전압인G2노드의 전압 값을 상승 가속할 수 있다. 상기 기준 값은 제2 바이어스 트랜지스터(BT2)의 제4 바이어스 전압(VB42)에 따라 조절될 수 있다. 제2 가속 트랜지스터(AT2)가 턴-온 되면, 제2 구동 트랜지스터(DTR2)에 제2 조절 구동 전압(ADI2)을 공급할 수 있다. 제2 조절 구동 전압(ADI2)는 풀-업 신호일 수 있다.
또한, 제2 가속 트랜지스터(AT2)는 제2 구동 트랜지스터(DTR2)의 제2 구동 신호(DS2)와 제3 전류 감지 트랜지스터(MT21)의 제3 제어 신호(CS21) 및 제4 전류 감지 트랜지스터(MT22)의 제4 제어 신호(CS22)에 기초하여 턴-오프 될 수 있다. 구체적으로 제2 가속 트랜지스터(AT2)는 N4 노드와 G2노드의 전압 차이가 기준 값 이하일때 턴-오프 될 수 있으며, 제3 제어 신호(CS21) 및 제4 제어 신호(CS22)는 제2 가속 트랜지스터(AT2)의 게이트 전압인G2노드의 전압 값을 하강 가속할 수 있다. 상기 기준 값은 제2 바이어스 트랜지스터(BT2)의 제4 바이어스 전압(VB42)에 따라 조절될 수 있다.
도 4, 5는 입력 신호 전압, 가속 트랜지스터의 게이트 전압 및 출력 신호 전압의 파형을 도시한 것이다.
도 4는 입력 신호가 상승(rising)되는 경우를 설명하기 위한 도면이고, 도 5는 입력 신호가 하강(falling)되는 경우를 설명하기 위한 도면이다. 도 4, 5 각각에서 (a)는 입력 신호 전압의 파형도이고, (b)는 가속 트랜지스터의 게이트 전압의 파형도이며, (c)는 출력 신호 전압의 파형도이다.
먼저 도 1 내지 도 4를 참조하여 입력 신호가 상승(rising)되는 경우(이하, 상승 케이스)에서 슬루율(slew rate)이 가속화 되는 경우를 설명한다.
도 4(a)에서 입력 신호는 low에서 high로 전압 값이 상승하고 있다.
연산 증폭기(110)가 입력 신호의 변화에 따라 상승(rising) 변화를 시작하면, 슬루율 가속 회로(120)는 연산 증폭기(110)의 내부에 흐르는 동적 전류 값을 수신하고, 동적 전류 값에 기초하여 출력 전압(VOUT)의 천이 시간을 가속화 할 수 있다.
연산 증폭기(110)의 내부에 흐르는 동적 전류 값은, 슬루율 가속 회로(120)를 구성하는 전류 감지 회로(123)가 감지할 수 있다.
제1 전류 감지 트랜지스터(MT11)의 게이트는 부하단(113)의 상부 전류 미러 회로를 구성하는 PMOS 트랜지스터들(PT31, PT32)의 게이트 전극에 연결된다. 제2 전류 감지 트랜지스터(MT12)의 게이트는 부하단(113)의 하부 전류 미러 회로를 구성하는 NMOS 트랜지스터들(NT31, NT32)의 게이트 전극에 연결된다. 이러한 연결 구성을 통하여 전류 감지 회로(123)는 연산 증폭기(110)의 부하단(113)에 흐르는 전류를 미러링 하여 연산 증폭기(110)의 내부에 흐르는 동적 전류 값을 감지할 수 있다.
입력단(111)의 입력 신호가 상승하는 구간에서(이하, 상승 케이스), 전류 감지 회로(123)의 제1 전류 감지 트랜지스터(MT11) 및 제2 전류 감지 트랜지스터(MT12)는 제1 제어 신호(CS11) 및 제2 제어 신호(CS12)를 제1 가속 트랜지스터(AT1)의 게이트 전극이 연결된 G1노드로 출력하고, 제1 가속 트랜지스터(AT1)의 게이트 전압은 하강 가속된다.
제1 가속 트랜지스터(AT1)의 게이트 전압이 하강 가속됨에 따라, 제1 가속 트랜지스터(AT1)는 N3 노드와 G1노드의 전압 차이가 기준 값 이상이 되어 턴-온 된다. 상기 기준 값은 제1 바이어스 트랜지스터(BT1)의 제3 바이어스 전압(VB32)에 따라 조절될 수 있다. 제1 가속 트랜지스터(AT1)가 턴-온 되면 제1 구동 트랜지스터(DTR1)에 제1 조절 구동 전압(ADI1)을 공급할 수 있다. 제1 조절 구동 전압(ADI1)은 풀-다운 신호일 수 있다. 이때, 제1 구동 트랜지스터(DTR1)는 풀-업되어 연산 증폭기(110)가 출력하는 출력 전압의 상승 동작, 즉 연산 증폭기(110)의 슬루율이 가속화된다.
상승 케이스의 입력 신호가 정상 상태(steady state)로 되는 구간에서, 전류 감지 회로(123)의 제1 전류 감지 트랜지스터(MT11) 및 제2 전류 감지 트랜지스터(MT12)는 제1 제어 신호(CS11) 및 제2 제어 신호(CS12)를 제1 가속 트랜지스터(AT1)의 게이트 전극이 연결된 G1 노드로 출력하고, 제1 가속 트랜지스터(AT1)의 게이트 전압은 도 4의 (b)에 도시된 바와 같이 상승 가속된다. 이에 따라, 제1 가속 트랜지스터(AT1)는 N3 노드와 G1 노드의 전압 차이가 기준 값 이하가 되어 턴-오프 된다. 상기 기준 값은 제1 바이어스 트랜지스터(BT1)의 제3 바이어스 전압(VB32)에 따라 조절될 수 있다. 이후 연산 증폭기(110)의 출력단(115)은 정상 상태(steady state)가 되어 연산 증폭기(110)의 출력 전압은 DC 출력을 유지하게 된다.
다음으로 도 1 내지 3, 도 5를 참조하여 입력 신호가 하강(falling)되는 경우(이하, 하강 케이스)에서 슬루율(slew rate)이 가속화되는 경우를 설명한다.
도 5(a)에서 입력 신호는 high에서 low로 전압 값이 하강하고 있다.
연산 증폭기(110)가 입력 신호의 변화에 따라 하강(falling) 변화를 시작하면, 슬루율 가속 회로(120)는 연산 증폭기(110)의 내부에 흐르는 동적 전류 값을 수신하고, 동적 전류 값에 기초하여 입력 전압(VIN)과 출력 전압(VOUT) 사이의 천이 시간을 가속화할 수 있다.
연산 증폭기(110)의 내부에 흐르는 동적 전류 값은, 슬루율 가속 회로(120)를 구성하는 전류 감지 회로(123)가 감지할 수 있다.
제3 전류 감지 트랜지스터(MT21)의 게이트는 부하단(113)의 상부 전류 미러 회로를 구성하는 PMOS 트랜지스터들(PT31, PT32)의 게이트 전극에 연결된다. 제4 전류 감지 트랜지스터(MT22)의 게이트는 부하단(113)의 하부 전류 미러 회로를 구성하는 NMOS 트랜지스터들(NT31, NT32)의 게이트 전극에 연결된다. 이러한 연결 구성을 통하여 전류 감지 회로(123)는 연산 증폭기(110)의 부하단(113)에 흐르는 전류를 미러링 하여 연산 증폭기(110)의 내부에 흐르는 동적 전류 값을 감지할 수 있다.
하강 케이스의 입력 신호가 하강하는 구간에서, 전류 감지 회로(123)의 제3 전류 감지 트랜지스터(MT21) 및 제4 전류 감지 트랜지스터(MT22)는 제3 제어 신호(CS21) 및 제4 제어 신호(CS22)를 제2 가속 트랜지스터(AT2)의 게이트 전극이 연결된 G2노드로 출력하고, 제2 가속 트랜지스터(AT2)의 게이트 전압은 상승 가속된다.
제2 가속 트랜지스터(AT2)의 게이트 전압이 상승 가속됨에 따라, 제2 가속 트랜지스터(AT2)는 N4 노드와 G2노드의 전압 차이가 기준 값 이상이 되어 턴-온 된다. 상기 기준 값은 제2 바이어스 트랜지스터(BT2)의 제4 바이어스 전압(VB42)에 따라 조절될 수 있다. 제2 가속 트랜지스터(AT2)가 턴-온 되면 제2 구동 트랜지스터(DTR2)에 제2 조절 구동 전압(ADI2)을 공급할 수 있다. 여기서, 제2 조절 구동 전압(ADI2)은 풀-업 신호일 수 있다. 이때, 제2 구동 트랜지스터(DTR2)는 풀-다운 되어 연산 증폭기(110)가 출력하는 출력 전압의 하강 동작, 즉 연산 증폭기(110)의 슬루율이 가속화된다.
하강 케이스의 입력 신호가 정상 상태(steady state)로 되는 구간에서, 전류 감지 회로(123)의 제3 전류 감지 트랜지스터(MT21) 및 제4 전류 감지 트랜지스터(MT22)는 제3 제어 신호(CS21) 및 제4 제어 신호(CS22)를 제2 가속 트랜지스터(AT2)의 게이트 전극이 연결된 G2 노드로 출력하고, 제2 가속 트랜지스터(AT2)의 게이트 전압은 도 5의 (b)에 도시된 바와 같이 하강 가속된다. 이에 따라, 제2 가속 트랜지스터(AT2)는 N4 노드와 G2노드의 전압 차이가 기준 값 이하로 되어 턴-오프 된다. 상기 기준 값은 제2 바이어스 트랜지스터(BT2)의 제4 바이어스 전압(VB42)에 따라 조절될 수 있다. 이후 연산 증폭기(110)의 출력단(115)은 정상 상태(steady state)가 되어 연산 증폭기(110)의 출력 전압은 DC 출력을 유지하게 된다.
본 발명의 실시 예들에 따른 슬루율 가속 회로(120)에 따르면, 조절 구동 전압(ADI)의 크기는 연산 증폭기(110)의 내부에 흐르는 동적 전류 값을 감지하여, 연산 증폭기(110)의 내부에 흐르는 동적 전류에 기초하여 슬루율 제어가 이루어지므로 기존의 전압 센싱(Voltage Sensing)방법 보다 슬루율 개선 효과가 더 향상되는 효과가 있다.
도 6은 본 개시의 실시 예들에 따른 버퍼 회로를 포함하는 디스플레이 장치를 개념적으로 나타낸다.
도 6을 참조하면, 디스플레이 장치(1000)는 디스플레이 패널(200) 및 소스 드라이버(300), 게이트 드라이버(400) 및 타이밍 컨트롤러(500)를 포함한다.
상기 소스 드라이버(300)가 상기 타이밍 컨트롤러(500)를 포함 할 수도 있다.
실시 예들에 따라, 디스플레이 장치(1000)는, 이미지 또는 영상을 표시할 수 있는 장치일 수 있다. 예컨대, 디스플레이 장치(1000)는 스마트 폰(smartphone), 태블릿 PC(tablet personal computer), 이동 전화기(mobile phone), 화상 전화기, 전자북 리더기(e-book reader), 컴퓨터(computer), 카메라(camera), 또는 웨어러블 장치(wearable device) 등을 의미할 수 있으나, 이에 한정되지 않는다.
디스플레이 패널(200)은 행과 열로 배열되는 다수의 서브 픽셀(PX)들을 포함할 수 있다. 예컨대, 디스플레이 패널(200)은 LED(light emitting diode) 디스플레이, OLED(organic LED) 디스플레이, AMOLED(active-matrix OLED) 디스플레이, ECD(Electrochromic Display), DMD(Digital Mirror Device), AMD(Actuated Mirror Device), GLV(Grating Light Valve), PDP(Plasma Display Panel), ELD(Electro Luminescent Display), VFD(Vacuum Fluorescent Display) 중 하나로 구현될 수 있으나 이에 한정되는 것은 아니다.
디스플레이 패널(200)은 행으로 배열되는 복수의 게이트 라인들(GL1~GLn; n은 자연수), 열로 배열되는 복수의 데이터 라인들(DL1~DLm; m은 자연수), 그리고 복수의 게이트 라인들(GL1~GLn) 및 복수의 데이터 라인들(DL1~DLm)의 교차 지점에 형성된 서브 픽셀들(PX)을 포함한다. 디스플레이 패널(200)은 복수의 수평 라인을 포함하며, 하나의 수평 라인은 하나의 게이트 라인에 연결되는 서브 픽셀들(PX)들로 구성된다. 하나의 수평 동기 시간(horizontal period, 1H) 동안, 하나의 수평 라인에 배열된 서브 픽셀들이 구동되며, 다음 1H 시간 동안, 다른 하나의 수평 라인에 배열된 서브 픽셀들이 구동될 수 있다.
서브 픽셀들(PX)은 발광 다이오드(Light Emitting Diode (LED))와 발광 다이오드를 독립적으로 구동하는 다이오드 구동 회로를 포함할 수 있다. 다이오드 구동 회로는 하나의 게이트 라인과 하나의 데이터 라인에 연결되고, 발광 다이오드는 다이오드 구동 회로와 전원 전압(예컨대, 접지 전압) 사이에 연결될 수 있다.
다이오드 구동 회로는 게이트 라인(GL1~GLn)에 연결된 스위칭 소자, 예컨대 박막 트랜지스터(Thin Film Transistor (TFT))를 포함할 수 있다. 게이트 라인(GL1~GLn)으로부터 게이트 온 신호가 인가되어 상기 스위칭 소자가 턴온되면, 다이오드 구동 회로는 다이오드 구동 회로에 연결된 데이터 라인(DL1~DLm)으로부터 수신되는 영상 신호(또는 화소 신호라고 함)를 발광 다이오드로 공급할 수 있다. 발광 다이오드는 영상 신호에 대응하는 광 신호를 출력할 수 있다.
서브 픽셀들(PX) 각각은 적색 광을 출력하는 적색 소자(R), 녹색 광을 출력하는 녹색 소자(G), 및 청색 광을 출력하는 청색 소자(B) 중 하나일 수 있고, 디스플레이 패널(200)에서 적색 소자, 녹색 소자 및 청색 소자가 다양한 방식에 따라 배열될 수 있다. 실시 예들에 따라, 디스플레이 패널(200)의 서브 픽셀(PX)들은 R, G, B, G 또는 B, G, R, G 등의 순서로 반복 배열될 수 있다. 예컨대, 디스플레이 패널(200)의 화소(PX)들은 RGB 스트라이프 구조 또는 RGB 펜타일 구조에 따라 배열될 수 있으나, 이에 한정되는 것은 아니다.
게이트 드라이버(400)는 게이트 제어 신호(GCS)에 응답하여 복수의 게이트 라인들(GL1~GLn)에 게이트 온 신호를 순차적으로 제공할 수 있다. 예를 들어, 게이트 제어 신호(GCS)는 게이트 온 신호의 출력 시작을 지시하는 게이트 스타트 펄스 및 게이트 온 신호의 출력 시점을 제어하는 게이트 쉬프트 클록 등을 포함할 수 있다.
게이트 드라이버(400)는 게이트 스타트 펄스가 인가되면, 게이트 쉬프트 클록에 응답하여 게이트 온 신호(예를 들어, 논리 하이의 게이트 전압)을 순차적으로 생성하고, 게이트 온 신호를 복수의 게이트 라인들(GL1~GLn)에 순차적으로 제공할 수 있다. 이 때, 복수의 게이트 라인들(GL1~GLn)에 게이트 온 신호가 제공되지 않는 기간에는 게이트 오프 신호(예를 들어, 논리 로우의 게이트 전압)가 복수의 게이트 라인들(GL1~GLn)로 공급된다.
소스 드라이버(300)는 데이터 제어 신호(DCS)에 응답하여, 디지털 영상 데이터(DATA)를 아날로그 영상 신호들로 변환하고, 변환된 영상 신호들을 복수의 데이터 라인들(DL1~DLm)에 제공할 수 있다. 소스 드라이버(300)는 1H 시간 동안, 하나의 수평 라인에 해당하는 영상 신호를 복수의 데이터 라인들(DL1~DLm)에 제공할 수 있다.
소스 드라이버(300)는 데이터 라인들(DL1~DLm)으로 신호를 전송하는 버퍼 회로(100)를 포함할 수 있다. 버퍼 회로(100)는 도 1 내지 도 3을 참조하여 설명된 버퍼 회로(100)일 수 있다.
버퍼 회로(100)는 디스플레이 패널(200)로 신호들을 전달할 수 있다. 소스 드라이버(300)는 데이터 제어 신호(DCS)에 응답하여 영상 데이터(DATA)를 영상 신호들로 변환할 수 있다. 소스 드라이버(300)는 영상 데이터(DATA)에 대응하는 계조 전압으로 영상 신호들을 변환하고, 변환된 영상 신호들을 버퍼 회로(100)를 통해 복수의 데이터 라인들(DL1~DLm)로 출력할 수 있다.
타이밍 컨트롤러(500)는 외부로부터 비디오 영상 데이터(RGB)를 수신하고, 비디오 영상 데이터(RGB)를 영상 처리하거나 또는 디스플레이 패널(200)의 구조에 맞도록 변환하여 영상 데이터(DATA)를 생성할 수 있다. 타이밍 컨트롤러(500)는 영상 데이터(DATA)를 소스 드라이버(300)로 전송할 수 있다.
타이밍 컨트롤러(500)는 외부의 호스트 장치로부터 다수의 제어 신호들을 수신할 수 있다. 상기 제어 신호들은 수평 동기 신호(Hsync), 수직 동기 신호(Vsync) 및 클럭 신호(DCLK)를 포함할 수 있다.
타이밍 컨트롤러(500)는 수신된 제어 신호들에 기초하여 게이트 드라이버(400)와 소스 드라이버(300)를 제어하기 위한 게이트 제어 신호(GCS), 데이터 제어 신호(DCS)를 생성할 수 있다. 타이밍 컨트롤러(500)는 게이트 제어 신호(GCS)와 데이터 제어 신호(DCS)에 기초하여 게이트 드라이버(400)와 소스 드라이버(300)의 다양한 작동 타이밍을 제어할 수 있다.
실시 예들에 따라, 타이밍 컨트롤러(500)는 게이트 제어 신호(GCS)에 기초하여 게이트 드라이버(400)가 복수의 게이트 라인들(GL1~GLn)을 구동하도록 게이트 드라이버(400)를 제어할 수 있다. 타이밍 컨트롤러(500)는 데이터 제어 신호(DCS)에 기초하여 소스 드라이버(300)가 복수의 데이터 라인들(DL1~DLm)에 영상 신호를 제공하도록 소스 드라이버(300)를 제어할 수 있다.
디스플레이 장치(1000)의 각 구성들은 해당하는 기능을 수행할 수 있는 회로로 구성될 수 있다.
본 발명의 실시 예들에 따른 방법들은 컴퓨터로 판독 가능한 저장 매체에 저장되어 프로세서에 의해 실행될 수 있는 명령어들로 구현될 수 있다.
저장 매체는, 직접 및/또는 간접적이든, 원시 상태, 포맷화된 상태, 조직화된 상태 또는 임의의 다른 액세스 가능한 상태이든 관계없이, 관계형 데이터베이스, 비관계형 데이터베이스, 인-메모리(in-memory) 데이터베이스, 또는 데이터를 저장할 수 있고 저장 제어기를 통해 이러한 데이터에 대한 액세스를 허용할 수 있는 다른 적절한 데이터베이스와 같이 분산형을 포함하는 데이터베이스를 포함할 수 있다. 또한, 저장 매체는, 1차 저장 장치(storage), 2차 저장 장치, 3차 저장 장치, 오프라인 저장 장치, 휘발성 저장 장치, 비휘발성 저장 장치, 반도체 저장 장치, 자기 저장 장치, 광학 저장 장치, 플래시 저장 장치, 하드 디스크 드라이브 저장 장치, 플로피 디스크 드라이브, 자기 테이프, 또는 다른 적절한 데이터 저장 매체와 같은 임의의 타입의 저장 장치를 포함할 수 있다.
본 명세서에서, 명령어는 어셈블러 명령어, 명령어 세트 아키텍처(instruction-set-architecture, ISA) 명령어, 머신 명령어, 머신 의존 명령어, 마이크로 코드, 펌웨어 명령어, 상태 설정 데이터, 또는 Smalltalk, C ++ 등과 같은 객체 지향 프로그래밍 언어 및 "C" 프로그래밍 언어 또는 유사한 프로그래밍 언어와 같은 종래의 절차적 프로그래밍 언어를 포함하는 하나 이상의 프로그래밍 언어의 임의의 조합으로 작성된 소스 코드 또는 객체 코드 중 어느 하나일 수 있다.
이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 청구범위에 의하여 나타내어지며, 청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 청구범위에 포함되는 것으로 해석되어야 한다.
100: 버퍼 회로
110: 연산 증폭기
111: 입력단
113: 부하단
115: 출력단
120: 슬루율 가속 회로
121: 조절 회로
123: 전류 감지 회로

Claims (19)

  1. 버퍼 회로의 슬루율을 증가시키기 위한 슬루율 가속 회로에 있어서,
    상기 버퍼 회로의 부하단에서 흐르는 전류를 감지하고, 감지된 전류 값을 기준 값과 비교하여 상기 버퍼 회로의 출력단으로 조절 구동 전압을 제공하는,
    슬루율 가속 회로.
    　
  2. 제1항에 있어서,
    상기 버퍼 회로의 부하단은 적어도 하나의 전류 미러 회로를 포함하고,
    상기 슬루율 가속 회로는 상기 전류 미러 회로를 구성하는 트랜지스터의 게이트 전압에 기초하여 상기 부하단에서 흐르는 전류를 감지하는 것을 특징으로 하는,
    슬루율 가속 회로.
    　
  3. 제2항에 있어서,
    상기 슬루율 가속 회로는
    상기 부하단의 전류 미러 회로와 전류 미러를 이루는 전류 감지 회로; 를 포함하는 것을 특징으로 하는,
    슬루율 가속 회로.
    　
  4. 제3항에 있어서,
    상기 전류 감지 회로는
    상기 부하단에서 흐르는 전류에 대해 전류 미러 동작을 수행하는 전류 감지 트랜지스터를 포함하고,
    상기 전류 감지 트랜지스터의 게이트 전극은 상기 부하단의 전류 미러 회로를 구성하는 트랜지스터의 게이트 전극과 연결된 것을 특징으로 하는,
    슬루율 가속 회로.
  5. 제4항에 있어서,
    상기 슬루율 가속 회로는
    적어도 하나의 바이어스 트랜지스터를 포함하고,
    상기 기준 값은 상기 바이어스 트랜지스터의 게이트 전압에 따라 조절 되는 것을 특징으로 하는,
    슬루율 가속 회로.
  6. 제5항에 있어서,
    상기 출력단은 적어도 하나의 구동 트랜지스터를 포함하고,
    상기 슬루율 가속 회로는 상기 구동 트랜지스터의 게이트 전극에 조절 구동 전압을 제공하는 조절 회로; 를 포함하는 것을 특징으로 하는,
    슬루율 가속 회로.
    　
  7. 제 6항에 있어서,
    상기 조절 회로는
    적어도 하나의 가속 트랜지스터를 포함하고,
    상기 가속 트랜지스터의 소스 전극은 상기 구동 트랜지스터의 게이트 전극에 연결된 것을 특징으로 하는,
    슬루율 가속 회로.
    　
  8. 제7항에 있어서,
    상기 전류 감지 트랜지스터는 상기 가속 트랜지스터의 게이트 전극으로 제어 신호를 전달하고,
    상기 가속 트랜지스터는 상기 제어 신호에 따라 턴-온/턴-오프 되는 것을 특징으로 하는,
    슬루율 가속 회로.
  9. 제8항에 있어서,
    상기 출력단은 제1, 2 구동 트랜지스터를 포함하고,
    상기 조절 회로는 제1, 2 가속 트랜지스터를 포함하고,
    상기 제1 구동 트랜지스터의 소스 전극과 상기 제2 가속 트랜지스터의 드레인 전극은 제1 전원 전압에 연결되고,
    상기 제2 구동 트랜지스터의 소스 전극과 상기 제1 가속 트랜지스터의 드레인 전극은 제2 전원 전압에 연결되는 것을 특징으로 하는,
    슬루율 가속 회로.
  10. 제9항에 있어서,
    상기 제1 가속 트랜지스터의 소스 전극 및 상기 제1 구동 트랜지스터의 게이트 전극은, 상기 전류 미러 회로의 제1 출력 단자에 공통으로 연결되고,
    상기 제2 가속 트랜지스터의 소스 전극 및 상기 제2 구동 트랜지스터의 게이트 전극은, 상기 전류 미러 회로의 제2 출력 단자에 공통으로 연결되는 것을 특징으로 하는,
    슬루율 가속 회로.
  11. 제9항에 있어서,
    상기 제1 구동 트랜지스터와 상기 제1 가속 트랜지스터는 PMOS 트랜지스터이고,
    상기 제2 구동 트랜지스터와 상기 제2 가속 트랜지스터는 NMOS 트랜지스터인 것을 특징으로 하는,
    슬루율 가속 회로.
  12. 입력 전압을 증폭하여 출력 전압을 출력 노드를 통하여 출력하는 연산 증폭기;
    연산 증폭기의 부하단에서 흐르는 전류를 감지하는 전류 감지 회로; 및
    제어 신호에 기초하여 상기 연산 증폭기의 출력단으로 상기 연산 증폭기의 슬루율을 가속하기 위한 조절 구동 전압을 제공하는 조절 회로; 를 포함하는,
    버퍼 회로.
    　
  13. 제12항에 있어서,
    상기 연산 증폭기는 적어도 하나의 전류 미러 회로를 포함하는 부하단; 및 적어도 하나의 구동 트랜지스터를 포함하는 출력단;을 포함하고,
    상기 조절 회로는 상기 구동 트랜지스터의 게이트 전극에 조절 구동 전압을 제공하는 것을 특징으로 하는,
    버퍼 회로.
    　
  14. 제13항에 있어서,
    상기 전류 감지 회로는
    상기 부하단에서 흐르는 전류에 대해 전류 미러 동작을 수행하는 전류 감지 트랜지스터를 포함하고,
    상기 전류 감지 트랜지스터의 게이트 전극은 상기 부하단의 전류 미러 회로를 구성하는 트랜지스터의 게이트 전극과 연결된 것을 특징으로 하는,
    버퍼 회로.
  15. 제14항에 있어서,
    상기 조절 회로는
    적어도 하나의 가속 트랜지스터를 포함하고,
    상기 가속 트랜지스터의 소스 전극은 상기 구동 트랜지스터의 게이트 전극에 연결된 것을 특징으로 하는,
    버퍼 회로.
    　
  16. 제15항에 있어서,
    상기 전류 감지 트랜지스터는 상기 가속 트랜지스터의 게이트 전극으로 제어 신호를 전달하고,
    상기 가속 트랜지스터는 상기 제어 신호에 따라 턴-온/턴-오프 되는 것을 특징으로 하는,
    버퍼 회로.
  17. 제16항에 있어서,
    상기 출력단은 제1,2 구동 트랜지스터를 포함하고,
    상기 조절 회로는 제1, 2 가속 트랜지스터를 포함하고,
    상기 제1 구동 트랜지스터의 소스 전극과 상기 제2 가속 트랜지스터의 드레인 전극은 제1 전원 전압에 연결되고,
    상기 제2 구동 트랜지스터의 소스 전극과 상기 제1 가속 트랜지스터의 드레인 전극은 제2 전원 전압에 연결되는 것을 특징으로 하는,
    버퍼 회로.
  18. 제17항에 있어서,
    상기 제1 가속 트랜지스터의 소스 전극 및 상기 제1 구동 트랜지스터의 게이트 전극은, 상기 전류 미러 회로의 제1 출력 단자에 공통으로 연결되고,
    상기 제2 가속 트랜지스터의 소스 전극 및 상기 제2 구동 트랜지스터의 게이트 전극은, 상기 전류 미러 회로의 제2 출력 단자에 공통으로 연결되는 것을 특징으로 하는,
    버퍼 회로.
  19. 제17항에 있어서,
    상기 제1 구동 트랜지스터와 상기 제1 가속 트랜지스터는 PMOS 트랜지스터이고,
    상기 제2 구동 트랜지스터와 상기 제2 가속 트랜지스터는 NMOS 트랜지스터인 것을 특징으로 하는,
    버퍼 회로.
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Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4713560A (en) * 1986-06-05 1987-12-15 Fairchild Semiconductor Corporation Switched impedance emitter coupled logic gate
JP3156664B2 (ja) * 1998-03-25 2001-04-16 日本電気株式会社 基準電圧発生回路
US6771126B2 (en) * 2001-03-30 2004-08-03 Winbond Electronics Corporation Slew rate enhancement circuit and method
US20030020531A1 (en) * 2001-07-27 2003-01-30 Stmicroelectronics Ltd. CMOS buffer with significantly improved ground bounce reduction
JP4502177B2 (ja) * 2003-10-14 2010-07-14 ルネサスエレクトロニクス株式会社 出力回路
JP4207865B2 (ja) * 2004-08-10 2009-01-14 セイコーエプソン株式会社 インピーダンス変換回路、駆動回路及び制御方法
JP3976097B2 (ja) * 2004-11-30 2007-09-12 日本テキサス・インスツルメンツ株式会社 増幅器
US7679876B2 (en) * 2006-05-22 2010-03-16 Mediatek Singapore Pte Ltd. Current limiter system, circuit and method for limiting current
US7772816B2 (en) * 2006-10-16 2010-08-10 Samsung Electro-Mechanics Systems, methods, and apparatuses for implementing a load regulation tuner for linear regulation
KR100996193B1 (ko) * 2008-03-26 2010-11-24 주식회사 하이닉스반도체 출력 드라이빙장치
JP2010114315A (ja) * 2008-11-07 2010-05-20 Seiko Epson Corp 電流駆動負荷制御回路および半導体装置
US8289302B2 (en) * 2009-01-06 2012-10-16 Himax Technologies Limited Output buffer circuit with enhanced slew rate
US7808281B1 (en) * 2009-12-07 2010-10-05 Himax Technologies Limited Differential common mode logic driver with switching control circuit
JP5558278B2 (ja) * 2010-09-10 2014-07-23 株式会社東芝 固体撮像装置
JP2012119883A (ja) * 2010-11-30 2012-06-21 Toshiba Corp 半導体装置
KR102074230B1 (ko) * 2013-09-23 2020-02-06 삼성전자주식회사 슬루율이 개선된 버퍼 회로 및 이를 포함하는 소스 구동 회로
CN105022440B (zh) * 2014-04-25 2017-04-12 奇景光电股份有限公司 电压缓冲器
CN203851128U (zh) * 2014-05-13 2014-09-24 湖南进芯电子科技有限公司 高速宽范围低转高双端输出电平转换电路
TWI542140B (zh) * 2014-10-01 2016-07-11 華邦電子股份有限公司 電子系統與運算放大器的自動配置方法
WO2017122154A1 (en) * 2016-01-12 2017-07-20 Ignis Innovation Inc. Method and system for driving an active matrix display circuit
US11041890B2 (en) * 2017-10-20 2021-06-22 Synaptics Incorporated Current measurement at a switching amplifier output
TWI678064B (zh) * 2018-03-05 2019-11-21 聯發科技股份有限公司 逆變器電路及控制逆變器電路中的驅動器的方法
US10224922B1 (en) * 2018-04-04 2019-03-05 Stmicroelectronics International N.V. Biasing cascode transistor of an output buffer circuit for operation over a wide range of supply voltages
US11641199B2 (en) * 2019-06-07 2023-05-02 Magnachip Semiconductor, Ltd. Slew rate adjusting circuit for adjusting slew rate, buffer circuit including same, and slew rate adjusting method
CN110928358B (zh) * 2019-11-29 2021-11-09 芯原微电子(上海)股份有限公司 低压差电压调节电路
KR102194978B1 (ko) * 2020-04-29 2020-12-24 (주) 리가스텍 마이크로 디스플레이 장치 및 이를 제조하는 방법

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