CN105022440B - 电压缓冲器 - Google Patents

Abstract

一种电压缓冲器，包括输出级电路、运算放大电路、第一输出控制电路以及第二输出控制电路。输出级电路接收第一控制电流及第二控制电流，以提供输出电压。运算放大电路接收参考电压及输出电压，以提供控制信号。第一输出控制电路接收控制信号，以提供第一控制电流，其中当输出电压大于参考电压时，输出级电路依据第一控制电流调整输出电压，以调整输出电压下降至参考电压。第二输出控制电路接收控制信号，以提供第二控制电流，其中当输出电压小于参考电压时，输出级电路依据第二控制电流调整输出电压，以调整输出电压增加至参考电压。

Description

电压缓冲器

技术领域

本发明涉及一种电压缓冲器，且特别涉及一种快速稳定输出电压的电压缓冲器。

背景技术

常见的电压缓冲器(voltage buffer)通常用来提供某些电路操作所需的电压，以增强其驱动能力，亦同时避免负载影响到电压缓冲器的输出电压。而液晶显示器(liquidcrystal display，LCD)中的源极驱动器(source driver)经常利用电压缓冲器来提供稳定的共同电压(common voltage，VCOM)。

在液晶显示技术中，当液晶分子转态时，像素电极被施予至少两种不同电平的电压，而共享电极被施予特定电平的共享电压，其中此特定电平的共享电压介于像素电极的两种不同电平的正极性及负极性电压之间，故共享电压为源极驱动器中重要的电压电平。然而，源极驱动器可能会进行快速的充放电，导致传统的电压缓冲器无法提供稳定的共享电压。

发明内容

本发明提供一种电压缓冲器，当其输出电压受负载的影响而变动时，可快速增加或降低输出电压，以使得输出电压快速恢复至稳定的电压电平。

本发明的电压缓冲器包括输出级电路、运算放大电路、第一输出控制电路以及第二输出控制电路。输出级电路接收第一控制电流及第二控制电流，以使输出级电路依据第一控制电流及第二控制电流提供输出电压。运算放大电路接收参考电压及输出电压，以使运算放大电路依据参考电压及输出电压提供控制信号。第一输出控制电路耦接运算放大电路及输出级电路，第一输出控制电路接收控制信号，以使第一输出控制电路依据控制信号提供第一控制电流，其中当输出电压大于参考电压时，输出级电路依据第一控制电流调整输出电压，以调整输出电压下降至参考电压。第二输出控制电路耦接运算放大电路及输出级电路，第二输出控制电路接收控制信号，以使第二输出控制电路依据控制信号提供第二控制电流，其中当输出电压小于参考电压时，输出级电路依据第二控制电流调整输出电压，以调整输出电压增加至参考电压。

基于上述，当输出电压下降时，本发明实施例提出的电压缓冲器可快速增加输出电压，且当输出电压上升时，电压缓冲器可快速降低输出电压，以快速提供稳定的输出电压。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。

附图说明

图1是依照本发明的一实施例的一种电压缓冲器的系统示意图。

图2是依照本发明的一实施例的一种电压缓冲器的电路示意图。

【符号说明】

100：电压缓冲器

110：输出级电路

120：运算放大器

121～127、131～135、141～143：电流镜

130、140：输出控制电路

Vref：参考电压

Vout：输出电压

SC1～SC3：控制信号

IC1～IC2：控制电流

M1～M29：晶体管

I1～I14，I19，I20：电流

Vb1～Vb4：控制偏压

C：电容

R：电阻

具体实施方式

图1是依照本发明的一实施例的一种电压缓冲器的系统示意图。请参照图1，电压缓冲器100包括输出级电路110、运算放大电路120及输出控制电路130、140。

输出级电路110用以接收控制电流IC1、IC2，以使输出级电路110依据控制电流IC1、IC2提供输出电压Vout。运算放大电路120用以接收参考电压Vref及输出电压Vout，以使运算放大电120路依据参考电压Vref及输出电压Vout提供控制信号SC1。

输出控制电路130耦接运算放大电路120及输出级电路110，输出控制电路130用以接收控制信号SC1，以使输出控制电路130依据控制信号SC1提供控制电流IC1，其中当输出电压Vout大于参考电压Vref时，输出级电路110依据控制电流IC1调整输出电压Vout，以调整输出电压Vout下降至参考电压Vref。输出控制电路140耦接运算放大电路120及输出级电路110，输出控制电路140用以接收控制信号SC1，以使输出控制电路140依据控制信号SC1提供控制电流IC2，其中当输出电压Vout小于参考电压Vref时，输出级电路110依据控制电流IC2调整输出电压Vout，以调整输出电压Vout增加至参考电压Vref。

在本实施例中，当输出电压Vout小于参考电压Vref时，输出控制电路130降低控制电流IC1的大小至零，且输出控制电路140增加控制电流IC2的大小。并且，当输出电压Vout大于参考电压Vref时，输出控制电路130增加控制电流IC1的大小，且输出控制电路140降低控制电流IC2的大小至零。

需说明的是，在一实施例中，当输出电压Vout小于参考电压Vref时，输出控制电路140依据控制信号SC1而导通，并且通过输出控制电路140的多个电流镜(current mirror)组成的正反馈回路(positive feedback loop)，以使输出控制电路140迅速增加控制电流IC2的大小，而输出控制电路130依据控制信号SC1而截止，以使输出控制电路130降低控制电流IC的大小至零。

在另一实施例中，当输出电压Vout大于参考电压Vref时，输出控制电路130依据控制信号SC1而导通，且通过输出控制电路130的多个电流镜组成的正反馈回路，以使输出控制电路130迅速增加控制电流IC1的大小，而输出控制电路140依据控制信号SC1而截止，以使输出控制电路140降低控制电流IC2的大小至零。

需说明的是，输出级电路110可以是AB类(class AB)输出级电路，且其中当控制电流IC1大于控制电流IC2时，输出级电路110降低输出电压Vout，并且当控制电流IC1小于控制电流IC2时，输出级电路110增加输出电压Vout。此外，当控制电流IC1与控制电流IC2的大小相差越大时，输出级电路110提供的输出电压Vout的增加或降低速度也越大。

图2是依照本发明的一实施例的一种电压缓冲器100的电路示意图。请参照图1及图2，其中相同或相似元件使用相同或相似标号。在本实施例中，运算放大电路120包括差动放大电路121、电流镜123、125及127。差动放大电路121接收参考电压Vref及输出电压Vout，以使差动放大电路121依据参考电压Vref及输出电压Vout提供电流I1、I2。电流镜123接收电流I1，以使电流镜123依据电流I1提供电流I3。电流镜125接收电流I3，以使电流镜125依据电流I3提供电流I4。电流镜127接收电流I2，以使电流镜127依据电流I2提供电流I5及电流I6。运算放大电路120依据电流I4及I5提供控制信号SC1。需说明的是，运算放大电路120依据电流I4及I5调整节点N1的电压电平，且运算放大电路120依据节点N1的电压电平提供控制信号SC1。

差动放大电路121包括晶体管M1、M2及M3，其中晶体管M1～M3以n通道金属氧化物半导体场效应管(n-channel metal-oxide-semiconductor field-effect transistor，简称为NMOS晶体管)为示例。晶体管M1的源极(source)接收接地(ground)电压，并且晶体管M1的栅极(gate)接收控制偏压Vb1，以使流经晶体管M1的电流为固定值。晶体管M2的漏极(drain)提供电流I1，晶体管M2的源极耦接于晶体管M1的漏极且晶体管M2的栅极接收参考电压Vref。晶体管M3的漏极提供电流I2，晶体管M3的源极耦接于晶体管M1的漏极，晶体管M3的栅极接收输出电压Vout。晶体管M3接收的输出电压Vout就是输出级电路110的输出电压Vout。

电流镜123包括晶体管M4及M5，其中晶体管M4、M5以p通道金属氧化物半导体场效应晶体管(p-channel metal-oxide-semiconductor field-effect transistor，简称为PMOS晶体管)为示例。晶体管M4的源极接收系统高电压，晶体管M4的漏极接收电流I1，晶体管M4的栅极耦接于晶体管M4的漏极以提供控制偏压Vb2。晶体管M5的源极接收系统高电压，晶体管M5的漏极提供电流I3，晶体管M5的栅极耦接于晶体管M4的栅极。电流镜125包括晶体管M6及M7，其中晶体管M6、M7以NMOS晶体管为示例。晶体管M6的源极接收接地电压，晶体管M6的漏极接收电流I3，晶体管M6的栅极耦接于晶体管M6的漏极。晶体管M7的漏极提供电流I4，晶体管M7的源极接收接地电压，晶体管M7的栅极耦接于晶体管M6的栅极。

电流镜127包括晶体管M8、M9及M10，其中晶体管M8～M10以PMOS晶体管为示例。晶体管M8的源极接收系统高电压VDD，晶体管M8的漏极接收电流I2，晶体管M8的栅极耦接于晶体管M8的漏极。晶体管M9的源极接收系统高电压，晶体管M9的漏极提供电流I5，晶体管M9的栅极耦接于晶体管M8的栅极。晶体管M10的源极接收系统高电压，晶体管M10的漏极提供电流I6，晶体管M10的栅极耦接于晶体管M8的栅极。

输出控制电路130包括晶体管M11、电流镜131、133及电流镜135，其中晶体管M11以NMOS晶体管为示例。晶体管M11的漏极接收电流I7，晶体管M11的源极提供电流I8、I9，晶体管M11的栅极接收控制信号SC1，且晶体管M11依据控制信号SC1而导通或截止。例如，当控制信号SC1为低电压电平(例如，0伏特)时，晶体管M11截止，以关闭电流镜131、133及135组成的正反馈回路。而当控制信号SC1为高电压电平时，晶体管M11导通，以开启电流镜131、133及135组成的正反馈回路。

电流镜131接收电流I6，以使电流镜131依据电流I6提供电流I8。电流镜133接收电流I10，以使电流镜133依据电流I10提供电流I9。电流镜135提供电流I7，以使电流镜135依据电流I7提供电流I10及IC1。

电流镜131包括晶体管M12、M13，其中晶体管M12、M13以NMOS晶体管为示例。晶体管M12的漏极接收电流I6，晶体管M12的源极接收接地电压，晶体管M12的栅极耦接于晶体管M12的漏极。晶体管M13的漏极提供电流I8，晶体管M13的源极接收接地电压，晶体管M13的栅极耦接于晶体管M12的栅极。电流镜133包括晶体管M14、M15，其中晶体管M14、M15以NMOS晶体管为示例。晶体管M14的漏极提供电流I9，晶体管M14的源极接收接地电压。晶体管M15的漏极接收电流I10，晶体管M15的源极接收接地电压，晶体管M15的栅极耦接于晶体管M15的漏极，且晶体管M15的栅极耦接于晶体管M14的栅极。电流镜135包括晶体管M16、M17及M18，其中晶体管M16～M18以PMOS晶体管为示例。晶体管M16的源极接收系统高电压，晶体管M16的漏极提供电流I7，晶体管M16的栅极耦接于晶体管M16的漏极。晶体管M17的源极接收系统高电压，晶体管M17的漏极提供电流I10，晶体管M17的栅极耦接于晶体管M16的栅极。晶体管M18的源极接收系统高电压，晶体管M18的漏极提供控制电流IC1，且晶体管M18的栅极耦接于晶体管M16的栅极。

输出控制器140包括晶体管M19、M20及电流镜141、143，其中晶体管M19、M20以PMOS晶体管为示例。晶体管M19的漏极提供电流I11，晶体管M19的源极接收电流I13、I14，晶体管M19的栅极接收控制信号SC1，且晶体管M19依据控制信号SC1而导通或截止。例如，当控制信号SC1为低电压电平时，晶体管M19导通，以开启电流镜141及143组成的正反馈回路。而当控制信号SC1为高电压电平时，晶体管M19截止，以关闭电流镜141及143组成的正反馈回路。晶体管M20提供电流I14，且晶体管M20为运算放大电路120的电流镜123的一部分，所以晶体管M20的栅极耦接晶体管M4的栅极以接收晶体管M4提供的控制偏压Vb2(此连接关系因为简化而未绘示)，所以电流I1、I3与I14的大小皆相同。电流镜141接收电流I11，以依据电流I11提供电流I12及控制电流IC2。电流镜143接收电流I12，以依据电流I12提供电流I13。

电流镜141包括晶体管M21、M22及M23，其中晶体管M21～M23以NMOS晶体管为示例。晶体管M21的漏极接收电流I11，晶体管M21的源极接收接地电压，且晶体管M21的栅极耦接于晶体管M21的漏极。晶体管M22的漏极提供电流I12，晶体管M22的源极接收接地电压，晶体管M22的栅极耦接于晶体管M21的栅极。晶体管M23的漏极提供控制电流IC2，M23的源极接收接地电压，M23的栅极耦接于M21的栅极。电流镜143包括晶体管M24、M25，其中晶体管M24、M25以PMOS晶体管为示例。晶体管M24的源极接收系统高电压，晶体管M24的漏极接收电流I12，晶体管M24的栅极耦接于晶体管M24的漏极。晶体管M25的源极接收系统高电压，晶体管M25的漏极提供电流I13，且晶体管M25的栅极耦接于晶体管M24的栅极。

输出级电路110包括晶体管M26、M27、M28及M29，其中晶体管M26、M28以PMOS晶体管为示例，晶体管M27、M29以NMOS晶体管为示例。节点N2为晶体管M18、M28与M29之间的连接点，节点N3为晶体管M23、M28与M29之间的连接点。节点N2与N3的电压电平受控于控制电流IC1与IC2，以提供控制信号SC2与SC3。晶体管M26的源极接收系统高电压，晶体管M26的漏极提供电流I19及输出电压Vout，晶体管M26的栅极耦接于节点N2以接收控制信号SC2，以使晶体管M26依据控制信号SC2而导通或截止。晶体管M27的漏极提供电流I20及输出电压Vout，晶体管M27的源极接收接地电压，且晶体管M27的栅极耦接于节点N3以接收控制信号SC3，以使晶体管M27依据控制信号SC3而导通或截止。晶体管M28的源极耦接于节点N2，晶体管M28的漏极耦接于节点N3，晶体管M28的栅极接收控制偏压Vb3。晶体管M29的漏极耦接于节点N2，晶体管M29的源极耦接于节点N3，且晶体管M29的栅极接收控制偏压Vb4。

在本实施例中，电压缓冲器100具有两种状态：稳态状态及瞬时状态，其中瞬时状态可区分为充电模式及放电模式。

当输出电压Vout等于参考电压Vref，则电压缓冲器100处于稳态状态。由于电压缓冲器100由多个电流镜(例如，电流镜123～127、131～135、141～143)所组成，因此电流I2、I5、I6、I8、I9及I10的大小相等，且这些电流的大小为电流I7的二分之一大小；而电流I1、I3、I4、I14、I13及I12的大小相等，且这些电流的大小为电流I11的二分之一大小。控制电流IC1、IC2的大小趋近零，以使输出级电路110提供稳定的输出电压Vout。

当输出电压Vout下降至小于参考电压Vref，例如电压缓冲器100对负载进行充电时，则电压缓冲器100会运作于充电模式。因为经过晶体管M1的电流为固定值，而且输出电压Vout小于参考电压Vref，所以差动放大电路121所提供的电流I2下降而电流I1增加，电流镜127随接收的电流I2下降而使其所提供的电流I5、I6下降，电流镜123随接收的电流I1增加而使其所提供的电流I3增加，且电流镜125随接收的电流I3增加而使其所提供电流I4增加。此外，由于电流I5下降且电流I4增加，则节点N1的电压电平下降，使得运算放大电路120提供低电压电平(例如，0伏特)的控制信号SC1至输出控制电路130、140。

输出控制电路130中的晶体管M11依据控制信号SC1而截止，因此关闭输出控制电路130的正反馈回路。而输出控制电路140的晶体管M19依据控制信号SC1而导通，因此开启输出控制电路140的正反馈回路。由于晶体管M20为运算放大电路120中电流镜123的一部分，因此当电流I1增加时，则电流I14亦增加。由于晶体管M19导通，则电流I11亦随电流I14的增加及控制信号SC1的电压下降而增加。电流镜141随接收的电流I11增加而使其所提供的电流I12及控制电流IC2增加，且电流镜143随接收的电流I12增加而使其所提供电流I13增加。由于电流I13、I14皆增加，则电流I11会再次增加，此时电流镜141及143形成正反馈回路，电流I11～I14及控制电流IC2会因而快速增加。

由于晶体管M11的截止，输出控制电路130所提供的控制电流IC1会快速降低至零。而控制电流IC2依据前述正反馈回路而快速增加，以使得输出级电路110将节点N2、N3的电压电平快速拉低至接地电压，进而使晶体管M26快速增加电流I19而增加输出电压Vout，其中当控制电流IC2与控制电流IC1的大小相差越大时，输出级电路110所提供的输出电压Vout的增加速度也越大。当输出电压Vout增加至参考电压Vref时，电压缓冲器100会返回稳态状态，输出级电路110、运算放大电路120、输出控制电路130及140的电流亦恢复至稳态状态中的电流大小，请参照上述稳态状态中各电流值的说明，于此不再赘述。

由此，当输出电压Vout小于参考电压Vref时，电压缓冲器100可快速增加输出电压Vout，以使输出电压Vout快速恢复至等于参考电压Vref。电压缓冲器100便能快速反应于输出电压Vout的下降而调升输出电压Vout，而更有效率地提供稳定的输出电压Vout。

当输出电压Vout上升至大于参考电压Vref，例如电压缓冲器100对负载进行放电时，则电压缓冲器100会运作于放电模式。因为经过晶体管M1的电流为固定值，而且输出电压Vout大于参考电压Vref，所以差动放大电路121所提供的电流I2增加而电流I1下降，电流镜127随接收的电流I2增加而使其所提供的电流I5、I6增加，电流镜123随接收的电流I1下降而使其所提供的电流I3下降，且电流镜125随接收的电流I3下降而使其所提供电流I4下降。此外，由于电流I5增加且电流I4下降，则节点N1的电压电平上升，使得运算放大电路120提供高电压电平的控制信号SC1至输出控制电路130、140。

输出控制电路130中的晶体管M11依据控制信号SC1而导通，因此开启输出控制电路130的正反馈回路。而输出控制电路140的晶体管M19依据控制信号SC1而截止，因此关闭输出控制电路140的正反馈回路。电流镜131随接收的电流I6增加而使其所提供的电流I8增加，且由于晶体管M11导通，则电流17亦随电流I8增加及控制信号SC1的电压上升而增加。电流镜135随接收的电流I7增加而使其所提供的电流I10及控制电流IC1增加，且电流镜133随接收的电流I10增加而使其所提供电流I9增加。由于电流I8、I9皆增加，则电流I7会再次增加，此时电流镜133及135形成正反馈回路，电流I7、I9、I10及控制电流IC1会因而快速增加。

由于晶体管M19的截止，输出控制电路140所提供的控制电流IC2会快速降低至零。而控制电流IC1依据前述正反馈回路而快速增加，以使得输出级电路110将节点N2、N3的电压电平快速拉高至系统高电压，进而使晶体管M27快速增加电流I20而降低输出电压Vout，其中当控制电流IC1与控制电流IC2的大小相差越大时，输出级电路110所提供的输出电压Vout的下降速度也越大。当输出电压Vout降低至参考电压Vref时，电压缓冲器100会返回稳态状态，输出级电路110、运算放大电路120、输出控制电路130及140的电流亦恢复至稳态状态中的电流大小，请参照上述稳态状态中各电流值的说明，于此不再赘述。

由此，当输出电压Vout大于参考电压Vref时，电压缓冲器100可快速降低输出电压Vout，以使输出电压Vout快速恢复至等于参考电压Vref。电压缓冲器100便能快速反应于输出电压Vout的上升而调降输出电压Vout，而更有效率地提供稳定的输出电压Vout。

电压缓冲器100也算是一个放大器，电组R和电容C的作用是补偿电压缓冲器100的相位边际(phase margin)，以提高电压缓冲器100的稳定度。

综上所述，本发明的电压缓冲器可依据输出电压与参考电压的相差关系，分别以两个输出控制电路中多个电流镜所组成的正反馈回路来快速调整输出电压，以使得输出电压快速恢复至参考电压的电压电平。由此，本发明的电压缓冲器便能应用于源极驱动器的共享电压缓冲器或任何其它需要供应稳定电压的电路，以因应电压缓冲器无法快速恢复输出电压的问题。

虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何本技术领域普通技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视后附的权利要求所限定者为准。

Claims (7)

1.一种电压缓冲器，包括：

输出级电路，接收第一控制电流及第二控制电流，以依据所述第一控制电流及所述第二控制电流提供输出电压；

运算放大电路，接收参考电压及所述输出电压，以依据所述参考电压及所述输出电压提供控制信号；

第一输出控制电路，耦接所述运算放大电路及所述输出级电路，接收所述控制信号，以依据所述控制信号提供所述第一控制电流，其中当所述输出电压大于所述参考电压时，所述输出级电路依据所述第一控制电流调整所述输出电压，以使所述输出电压下降至所述参考电压；以及

第二输出控制电路，耦接所述运算放大电路及所述输出级电路，接收控制信号，以依据所述控制信号提供所述第二控制电流，其中当所述输出电压小于所述参考电压时，所述输出级电路依据所述第二控制电流调整所述输出电压，以使所述输出电压增加至所述参考电压，

其中所述运算放大电路包括：

差动放大电路，接收所述参考电压及所述输出电压，以依据所述参考电压及所述输出电压提供第一电流及第二电流；

第一电流镜，接收所述第一电流，以依据所述第一电流提供第三电流；

第二电流镜，接收所述第三电流，以依据所述第三电流提供第四电流；以及

第三电流镜，接收所述第二电流，以依据所述第二电流提供第五电流及第六电流，其中所述运算放大电路依据所述第四电流及所述第五电流提供所述控制信号，

其中所述第一输出控制电路包括：

第十一晶体管，具有第一端、第二端及控制端，所述第十一晶体管的第一端接收第七电流，所述第十一晶体管的第二端提供第八电流及第九电流，所述第十一晶体管的控制端接收所述控制信号，且所述第十一晶体管依据所述控制信号而导通或截止；

第四电流镜，接收所述第三电流镜提供的所述第六电流，以依据所述第六电流提供所述第八电流；

第五电流镜，接收第十电流，以依据所述第十电流提供所述第九电流；以及

第六电流镜，提供所述第七电流，以依据所述第七电流提供所述第十电流及所述第一控制电流，

其中所述第二输出控制电路包括：

第十九晶体管，具有第一端、第二端及控制端，所述第十九晶体管的第一端接收第十三电流及第十四电流，所述第十九晶体管的第二端提供第十一电流，所述第十九晶体管的控制端接收所述控制信号，且所述第十九晶体管依据所述控制信号而导通或截止；

第二十晶体管，提供所述第十四电流，且所述第二十晶体管为所述运算放大电路的所述第一电流镜的一部分；

第七电流镜，接收所述第十一电流，以依据所述第十一电流提供第十二电流及所述第二控制电流；以及

第八电流镜，接收所述第十二电流，以依据所述第十二电流提供所述第十三电流。

2.如权利要求1所述的电压缓冲器，其中当所述输出电压小于所述参考电压时，所述第一输出控制电路降低所述第一控制电流的大小至零，且所述第二输出控制电路增加所述第二控制电流的大小；以及

当所述输出电压大于所述参考电压时，所述第一输出控制电路增加所述第一控制电流的大小，且所述第二输出控制电路降低所述第二控制电流的大小至零。

3.如权利要求1所述的电压缓冲器，其中当所述输出电压小于所述参考电压时，所述第二输出控制电路依据所述控制信号而导通，且通过所述第二输出控制电路的多个电流镜组成的正反馈回路，以增加所述第二控制电流的大小，而所述第一输出控制电路依据所述控制信号而截止，以降低所述第一控制电流的大小至零。

4.如权利要求1所述的电压缓冲器，其中当所述输出电压大于所述参考电压时，所述第一输出控制电路依据所述控制信号而导通，且通过所述第一输出控制电路的多个电流镜组成的正反馈回路，以增加所述第一控制电流的大小，而所述第二输出控制电路依据所述控制信号而截止，以降低所述第二控制电流的大小至零。

5.如权利要求1所述的电压缓冲器，其中所述差动放大电路包括：

第一晶体管，具有第一端、第二端及控制端，所述第一晶体管的第二端接收接地电压，且所述第一晶体管的控制端接收第一控制偏压；

第二晶体管，具有第一端、第二端及控制端，所述第二晶体管的第一端提供所述第一电流，所述第二晶体管的第二端耦接于所述第一晶体管的第一端，且所述第二晶体管的控制端接收所述参考电压；以及

第三晶体管，具有第一端、第二端及控制端，所述第三晶体管的第一端提供所述第二电流，所述第三晶体管的第二端耦接于所述第一晶体管的第一端，所述第二晶体管的控制端接收所述输出电压。

6.如权利要求1所述的电压缓冲器，其中所述输出级电路包括AB类输出级电路，且其中

当所述第一控制电流大于所述第二控制电流时，所述输出级电路降低所述输出电压；以及

当所述第一控制电流小于所述第二控制电流时，所述输出级电路增加所述输出电压。

7.如权利要求6所述的电压缓冲器，其中

当所述第一控制电流与所述第二控制电流的大小相差越大时，所述输出级电路提供的所述输出电压的增加或降低速度越大。