CN211670845U - 一种基于cmos的逻辑io口输入幅值控制电路 - Google Patents
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- 230000005669 field effect Effects 0.000 claims description 23
- 239000000758 substrate Substances 0.000 claims description 18
- 239000004065 semiconductor Substances 0.000 claims description 15
- 229910044991 metal oxide Inorganic materials 0.000 claims description 11
- 150000004706 metal oxides Chemical class 0.000 claims description 11
- 230000001105 regulatory effect Effects 0.000 claims description 11
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 5
- 229920005591 polysilicon Polymers 0.000 claims description 3
- 238000000034 method Methods 0.000 description 12
- 230000000694 effects Effects 0.000 description 2
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
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Abstract
本实用新型公开了一种基于CMOS的逻辑IO口输入幅值控制电路，包括第一反相器、第二反相器、电压调节电路，所述电压调节电路与第一反相器串联，并与第二反相器并联，所述电压调节电路的电流为在基准处获得的基准电流I0。本实用新型旨在确保在特殊要求的输入幅值范围内能够正常有效地接受来自IO的信号，同时避免噪声对其的影响。本实用新型性能可靠、结构简单、面积小，具有较好的实用性。
Description
技术领域
本实用新型属于逻辑IO口输入幅值控制电路的技术领域，具体涉及一种基于CMOS的逻辑IO口输入幅值控制电路。
背景技术
在某些系统应用中，对于和某些系统相连接的芯片，通过系统来控制芯片。然而，在运行时或一些特殊环境（如高频磁场等），系统或是环境会产生一些噪声，这些噪声可能出现在该芯片的控制IO上。如果噪声引起的电压幅值变化量有几百毫伏，IO口就有较大的概率识别出错误的信号，引起芯片控制失效或者传递错误信息。
此外，如图1所示，一般芯片反相器结构的IO口输入幅值一般为该芯片的电源电压，其翻转幅值为电源电压的一半，在大多数应用中正常情况此设计是没有什么问题，电源电压的一般也能很好地抑制噪声。然而，在特殊要求中，如电源电压为5V，系统要求有效低电平为1V，有效高电平为2V，即IO口电压在小于等于1V时，认为此时IO口逻辑为‘0’，IO口电压大于等于2V时，认为IO口逻辑为‘1’。按照传统的反相器结构的输入控制，可以调整反相器尺寸达到此要求，但是随着工艺角的变化输入IO的翻转阈值也会有很大的变化，甚至超过要求的幅值，这样做会给芯片带来风险。
实用新型内容
本实用新型的目的在于提供一种基于CMOS的逻辑IO口输入幅值控制电路，旨在解决上述问题，提供一种可靠、结构简单、面积小的控制电路。
本实用新型主要通过以下技术方案实现：
一种基于CMOS的逻辑IO口输入幅值控制电路，包括第一反相器、第二反相器、电压调节电路，所述电压调节电路与第一反相器串联，并与第二反相器并联，所述电压调节电路的电流为在基准处获得的基准电流I0。
本实用新型基于反相器的输入结构，原理也是利用反相器翻转阈值为其供电电源的一半。在特殊情况下，如系统要求有效低电平为1V，有效高电平为2V，我们取其中心电压1.5V作为翻转阈值，那么如果将此反相器的电源设置为3V那么就可以实现设计要求，问题就转化为如何实现该3V的电源。
如果单独为此做一个LDO从设计复杂度和面积功耗开销来讲代价都较大，基于此种情况需要产生一个特定电压同时复杂度低面积功耗开销低的电路。本实用新型通过欧姆定律（电压等于电阻值乘流过该电阻的电流值）的角度来调整电阻或电流以得到我们想要的电压。在COMS电路中利用源跟随器可以将此电压拉至输出，如此就可以得到一个我们想要的电压源。本实用新型的结构简单、面积小，可以从芯片内部基准处引入一个基准电流或者内部引入一个恒温电流。
为了更好地实现本实用新型，进一步的，所述电压调节电路包括电阻R0以及场效应晶体管M1、M2；所述场效应晶体管M1与电阻R0串联，且与场效应晶体管M2连接构成源跟随器；所述场效应晶体管M2与第一反相器串联，并与第二反相器并联；基准电流I0流经场效应晶体管M1和电阻R0；通过调节R0或I0得到第一反相器的源电压。
本实用新型在使用过程中，M1与R0串联，（M1器件使用金属氧化物半导体场效应晶体管，R0器件使用高精度多晶硅电阻），M1与M2连接方式够成了源跟随器的结构，并且使用同一种器件。根据电路实际情况可调整M1与M2的比列来控制Vy点电压的波动幅度，M2与一个反相器串联连接。然后由M2与一个反相器组成的电路与另一个反相器并联组成输出结构，另一个反相器根据内部电路需求设计其驱动能力。所述反相器内部是由一个P型金属氧化物半导体场效应晶体管和N型金属氧化物半导体场效应晶体管串联构成。
本实用新型通过在基准处获得的基准电流I0，I0流过M1和R0串联的电路，在R0上出产生了Vx=R0*I0的电压，M2与M1所构成的连接结构会迫使Vy处的电压与Vx处的电压相等，由此得到Vy=R0*I0，如此调节R0或者I0就可以得到输入级反相器（与M2串联的反相器）的源电压，此时与M2串联的反相器翻转阈值就变成了R0*I0/2而不是VBAT/2，所以无论电源电压的大小如何变化，采用次结构都可以保证其翻转阈值在设计要求之中，这样就可以解决输入幅值有限制的情况。
衬底连接说明：由于工艺（晶圆厂、工艺尺寸不同）原因，一般CMOS工艺采用P型衬底，本申请电路中使用的NMOS管的衬底为P型半导体，一般我们将其接在系统的最低电位上，M1、M2的衬底接在了地电位上。
注：全文中，所有的VBAT代表该使用芯片的供电电压，IBIAS电流来自芯片内部基准产生的电流；VIN代表芯片的IO口，VOUT代表芯片内部接收后VIN信号后的输出给芯片内部需要使用的地方，电路是做在芯片内部的，（针对本电路）与外部相连接的只有VIN和VBAT。
为了更好地实现本实用新型，进一步的，所述场效应晶体管M1、M2分别为金属氧化物半导体场效应晶体管，电阻R0为高精度多晶硅电阻。
为了更好地实现本实用新型，进一步的，控制电路中使用的NMOS管的衬底为P型半导体，金属氧化物半导体场效应晶体管M1、M2的衬底接在了地电位上。
为了更好地实现本实用新型，进一步的，所述NMOS管为有额外阱的NMOS管，使用带有深阱的管子把此NOMS管的衬底接在源级上。
为了更好地实现本实用新型，进一步的，使用一个开环的运放接收输入端的信号。
为了更好地实现本实用新型，进一步的，所述电压调节电路的电流来自恒温系数的电流源。
本实用新型的有益效果：
（1）本实用新型旨在确保在特殊要求的输入幅值范围内能够正常有效地接受来自IO的信号，同时避免噪声对其的影响。本实用新型性能可靠、结构简单、面积小，具有较好的实用性。
（2）所述NMOS管为有额外阱的NMOS管，可以使用带有深阱的管子把此NOMS管的衬底接在源级上，消除了背栅效应的影响，在工艺角的影响下其阈值电压的变化量会更小，具有较好的实用性。
（3）使用一个开环的运放接收输入端的信号，当Vy的幅值较小时可以确保电路正常识别输入信号；使用此结构会使得信号能够更快更准确地被接受。
（4）使用恒温系数的电流源可以让Vy电压只跟随基准电压的变化而变化，正常的基准电流在工艺角的影响下偏差会达到±100%，而使用恒温电流可以让其偏差在±10%以内。
附图说明
图1为现有技术中逻辑输入端口电路；
图2为本实用新型的电路；
图3为实施例3中逻辑输入端口电路；
图4为实施例4中逻辑输入端口电路。
具体实施方式
实施例1：
一种基于CMOS的逻辑IO口输入幅值控制电路，如图2所示，包括第一反相器、第二反相器、电压调节电路，所述电压调节电路与第一反相器串联，并与第二反相器并联，所述电压调节电路的电流为在基准处获得的基准电流I0。
本实用新型旨在确保在特殊要求的输入幅值范围内能够正常有效地接受来自IO的信号，同时避免噪声对其的影响。本实用新型性能可靠、结构简单、面积小，具有较好的实用性。
实施例2：
本实施例是在实施例1的基础上进行优化，如图2所示，金属氧化物半导体场效应晶体管M1与高精度多晶硅电阻R0串联，且金属氧化物半导体场效应晶体管M1、M2连接构成源跟随器结构。根据电路实际情况可调整M1与M2的比列来控制Vy点电压的波动幅度，M2与第一反相器串联连接，然后由M2与第一反相器组成的电路与第二反相器并联组成输出结构，最后第二反相器根据内部电路需求设计其驱动能力。所述反相器（图2中的三角形形状部分）内部是由一个P型金属氧化物半导体场效应晶体管和N型金属氧化物半导体场效应晶体管串联构成。
衬底连接说明：由于工艺（晶圆厂、工艺尺寸不同）原因，一般CMOS工艺采用P型衬底，本次电路中使用的NMOS管的衬底为P型半导体，一般我们将其接在系统的最低电位上，从图2中可以看到，M1、M2的衬底（中间那条线）接在了地电位上。
如图2所示，所有的VBAT代表该使用芯片的供电电压，IBIAS电流来自芯片内部基准产生的电流；VIN代表芯片的IO口，VOUT代表芯片内部接收后VIN信号后的输出给芯片内部需要使用的地方，电路是做在芯片内部的，与外部相连接的只有VIN和VBAT。
本实用新型在使用过程中，M1与R0串联，（M1器件使用金属氧化物半导体场效应晶体管，R0器件使用高精度多晶硅电阻），M1与M2连接方式够成了源跟随器的结构，并且使用同一种器件。根据电路实际情况可调整M1与M2的比列来控制Vy点电压的波动幅度，M2与一个反相器串联连接。然后由M2与一个反相器组成的电路与另一个反相器并联组成输出结构，另一个反相器根据内部电路需求设计其驱动能力。所述反相器内部是由一个P型金属氧化物半导体场效应晶体管和N型金属氧化物半导体场效应晶体管串联构成。
本实施例的其他部分与实施例1相同，故不再赘述。
实施例3：
本实施例是在实施例2的基础上进行优化，如图3所示，如果使用的工艺有深阱，那么可以将普通的NMOS管替换为有额外阱的NMOS管，普通的NMOS管在结构上无法实现衬底和源级相连接，使用带有深阱的管子就可以把此NOMS管的衬底接在源级上。消除了背栅效应的影响，在工艺角的影响下其阈值电压的变化量会更小。
本实施例的其他部分与上述实施例2相同，故不再赘述。
实施例4：
本实施例是在实施例3的基础上进行优化，如图4所示，在现有技术的基础上更改了接受信号的级电路，使用一个开环的运放接收输入端的信号。
当Vy的幅值较小时可以确保电路正常识别输入信号，在采用现有技术图1中的电路时，如果Vy比图中VBAT的一半还要小的多，那么第二级反相器就不能工作，本实用新型解决了该问题。本实施例的方案的结构相比实施例3会使得信号能够更快更准确地被接受.
本实施例的其他部分与上述实施例3相同，故不再赘述。
实施例5：
本实施例是在实施例1-4任一个的基础上进行优化，如图4所示，更换IBIAS的来源，使用恒温系数的电流源。可以让Vy电压只跟随基准电压的变化而变化，正常的基准电流在工艺角的影响下偏差会达到±100%，而使用恒温电流可以让其偏差在±10%以内（一般情况下偏差很小）。
本实施例的其他部分与上述实施例1-4任一个相同，故不再赘述。
以上所述，仅是本实用新型的较佳实施例，并非对本实用新型做任何形式上的限制，凡是依据本实用新型的技术实质对以上实施例所作的任何简单修改、等同变化，均落入本实用新型的保护范围之内。
Claims (7)
1.一种基于CMOS的逻辑IO口输入幅值控制电路，其特征在于，包括第一反相器、第二反相器、电压调节电路，所述电压调节电路与第一反相器串联，并与第二反相器并联，所述电压调节电路的电流为在基准处获得的基准电流I0。
2.根据权利要求1所述的一种基于CMOS的逻辑IO口输入幅值控制电路，其特征在于，所述电压调节电路包括电阻R0以及场效应晶体管M1、M2；所述场效应晶体管M1与电阻R0串联，且与场效应晶体管M2连接构成源跟随器；所述场效应晶体管M2与第一反相器串联，并与第二反相器并联；基准电流I0流经场效应晶体管M1和电阻R0；通过调节R0或I0得到第一反相器的源电压。
3.根据权利要求2所述的一种基于CMOS的逻辑IO口输入幅值控制电路，其特征在于，所述场效应晶体管M1、M2分别为金属氧化物半导体场效应晶体管，电阻R0为高精度多晶硅电阻。
4.根据权利要求2或3所述的一种基于CMOS的逻辑IO口输入幅值控制电路，其特征在于，控制电路中使用的NMOS管的衬底为P型半导体，金属氧化物半导体场效应晶体管M1、M2的衬底接在了地电位上。
5.根据权利要求4所述的一种基于CMOS的逻辑IO口输入幅值控制电路，其特征在于，所述NMOS管为有额外阱的NMOS管，使用带有深阱的管子把此NOMS管的衬底接在源级上。
6.根据权利要求5所述的一种基于CMOS的逻辑IO口输入幅值控制电路，其特征在于，使用一个开环的运放接收输入端的信号。
7.根据权利要求1所述的一种基于CMOS的逻辑IO口输入幅值控制电路，其特征在于，所述电压调节电路的电流来自恒温系数的电流源。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN202020676348.3U CN211670845U (zh) | 2020-04-28 | 2020-04-28 | 一种基于cmos的逻辑io口输入幅值控制电路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN211670845U true CN211670845U (zh) | 2020-10-13 |
Family
ID=72743670
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202020676348.3U Active CN211670845U (zh) | 2020-04-28 | 2020-04-28 | 一种基于cmos的逻辑io口输入幅值控制电路 |
Country Status (1)
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| CN113595518A (zh) * | 2021-09-30 | 2021-11-02 | 成都明夷电子科技有限公司 | 一种自适应高可靠性hbt线性功率放大器 |
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- 2020-04-28 CN CN202020676348.3U patent/CN211670845U/zh active Active
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| CN113595518B (zh) * | 2021-09-30 | 2021-12-07 | 成都明夷电子科技有限公司 | 一种自适应高可靠性hbt线性功率放大器 |
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| Date | Code | Title | Description |
|---|---|---|---|
| GR01 | Patent grant | ||
| GR01 | Patent grant | ||
| PE01 | Entry into force of the registration of the contract for pledge of patent right |
Denomination of utility model: A CMOS based logic IO port input amplitude control circuit Effective date of registration: 20211224 Granted publication date: 20201013 Pledgee: The Agricultural Bank of Chengdu branch of Limited by Share Ltd. Chinese Sichuan Pledgor: Chengdu Mingyi Electronic Technology Co.,Ltd. Registration number: Y2021990001201 |
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| PE01 | Entry into force of the registration of the contract for pledge of patent right | ||
| CP03 | Change of name, title or address |
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|
| CP03 | Change of name, title or address | ||
| PC01 | Cancellation of the registration of the contract for pledge of patent right |
Granted publication date: 20201013 Pledgee: The Agricultural Bank of Chengdu branch of Limited by Share Ltd. Chinese Sichuan Pledgor: Chengdu Mingyi Electronic Technology Co.,Ltd. Registration number: Y2021990001201 |
|
| PC01 | Cancellation of the registration of the contract for pledge of patent right | ||
| PE01 | Entry into force of the registration of the contract for pledge of patent right |
Denomination of utility model: A CMOS based logic IO input amplitude control circuit Granted publication date: 20201013 Pledgee: The Agricultural Bank of Chengdu branch of Limited by Share Ltd. Chinese Sichuan Pledgor: Chengdu Mingyi Electronic Technology Co.,Ltd. Registration number: Y2024990000170 |