KR102194978B1 - 마이크로 디스플레이 장치 및 이를 제조하는 방법 - Google Patents

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Abstract

반도체 패키징 공정에 의해 10 ㎛ 이하의 미세 픽셀 크기 수준으로 제작 가능하고, 마이크로 픽셀 어레이에 대한 구동 효율, 구동 속도 및 신뢰성이 향상된 마이크로 디스플레이 장치 및 그 제조 방법이 개시된다. 본 발명의 실시예에 따른 마이크로 디스플레이 장치는, 기판; 상기 기판 상에 형성되는 구동 회로; 및 상기 구동 회로 상에 형성되는 마이크로 픽셀 어레이를 포함한다. 상기 마이크로 픽셀 어레이는 다수의 픽셀을 포함한다. 상기 구동 회로는 다수의 CMOS 픽셀 구동 회로를 포함한다. 상기 다수의 CMOS 픽셀 구동 회로는 상기 다수의 픽셀과 대응하도록 배치되어 각 픽셀을 제어하도록 구성된다. 상기 각 픽셀은 상기 다수의 CMOS 픽셀 구동 회로 상에 각각 형성되는 전도성 물질에 접착되어 결합된다.

Description

마이크로 디스플레이 장치 및 이를 제조하는 방법{Micro display device and method for manufacturing the same}
본 발명은 마이크로 디스플레이 장치 및 이를 제조하는 방법에 관한 것이다.
이하에 기술되는 내용은 본 발명의 출원 전의 종래기술로서 기술된 것이 아니라, 단순히 본 발명의 실시예와 관련되는 배경 정보를 기술한 것에 불과하다. 마이크로 발광다이오드(LED; Light Emitting Diode)는 전원에 의해 빛을 발생하는 기능을 가지는 발광소자로, 스마트워치, 스마트 폰 등의 웨어러블 기기, 자동차용 스마트 글래스, 드론, 의료, IoT/통신 등의 다양한 분야에 적용될 수 있는 디스플레이 장치 중의 하나이다. 마이크로 LED는 각 적용 분야에 적합하도록 초소형, 박형으로 제작하여 집적 회로, 박막 소자 및 유연 기판 등으로 적용될 수 있다.
일반적으로 LED 제조 방법은 에피 웨이퍼(epi wafer)에 각각 R, G, B LED 칩을 제조한 다음, 각 LED 칩을 잘라 분리시켜 전사하고, 전사되어 제조된 R, G, B LED 칩의 동작을 검사하는 순으로 진행된다. 이 과정에서 기계적 전사의 한계를 가지며, 정렬 오차 발생으로 인한 발광 소자의 특성 저하 및 LED 생산 효율의 저하와 같은 문제를 가진다.
특히 마이크로미터 크기의 무기물 LED를 픽셀로 사용하는 마이크로 LED 디스플레이 장치는 미래형 디스플레이 장치로 각광받고 있다. 마이크로 LED는 크기가 100 마이크로미터(㎛) 이하이며, 기판으로부터 분리된 얇은 박막 형태를 가진다. OLED와 달리 무기물로 구성되며, 빠른 응답으로 가상현실(VR) 기기에 적합하고, OLED 대비 10 ~ 100배 이상 밝아 활용도가 높다. OLED의 단점으로 꼽히는 번인(burn-in) 현상도 일어나지 않는다.
그러나, 마이크로 LED 디스플레이 장치는 무기물 LED를 화소로 사용하려면 적색, 녹색, 청색의 서브 픽셀들을 밀접하게 배열해야 하지만, 현재 세 가지 색을 낼 수 있는 LED 물질이 달라서 각각 제작한 LED를 디스플레이 기판에 전사해야 한다. 이 과정에서 LED 이송 헤드의 크기와 기계적 정확도 한계, 수율 저하 등 기술적 난제가 많아 초고해상도 디스플레이에 마이크로 LED를 적용하는데 어려움이 있다.
한편, 엘코스(LCoS; Liquid Crystal on Silicon) 구조를 가진 디스플레이 장치에서 픽셀은 영상의 특성을 결정하는 매우 중요한 요소 중의 하나이다. 기존의 마이크로 디스플레이 장치에서 엘코스 픽셀 구조의 문제는 크게 두 가지가 존재한다. 첫 번째로, 디지털 픽셀의 경우, 피모스(PMOS)와 엔모스(NMOS) 인버터 래치(Inverter Latch)로 구성되어 하나의 픽셀 크기를 줄이기 어렵고, 이로 인해 공정 마진이 확보되기 어려워진다. 또한, 디지털 픽셀은 인버터 래치로 구성됨에 따라 숏 서킷 커런트(Short Circuit Current)가 많이 흘러 파워 공급이 불안정하기 때문에 파워 바운싱(Power Bouncing)이나 파워 딥(Power Deep) 현상으로 색상을 결정하는 그레이 코드(Gray Code)가 약해지는 현상이 발생한다.
두 번째로, 아날로그 픽셀은 한 개의 트랜지스터와 한 개의 커패시터로 구성되어 있는데, 면적의 제한을 받으며 파라스틱(Parasitic) 요소인 기생 저항, 기생 커패시턴스(Capacitance)를 가지게 되어 이에 해당되는 양 만큼 전력 전달을 하지 못하게 되며, 픽셀의 발광소자에 100% 차지(Charge)를 가하기 어렵다. 이로 인해 색상에 영향을 주는 명암비, 채도 등에 악영향을 주는 문제가 있다.
본 발명은 반도체 패키징 공정에 의해 10 ㎛ 이하의 미세 픽셀 크기 수준으로 제작 가능하고, 마이크로 픽셀 어레이에 대한 구동 효율, 구동 속도 및 신뢰성이 향상되는 마이크로 디스플레이 장치 및 이를 제조하는 방법을 제공하기 위한 것이다.
또한, 본 발명은 CMOS 픽셀 구동 회로의 파라스틱 성분을 최소화하여 전력 소모를 줄일 수 있으며, CMOS 픽셀을 미세화할 수 있는 CMOS 픽셀 레이아웃을 가지는 마이크로 디스플레이 장치 및 이를 제조하는 방법을 제공하기 위한 것이다.
본 발명에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급하지 않은 또 다른 기술적 과제들은 아래의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 발명의 실시예에 따른 마이크로 디스플레이 장치는, 기판; 상기 기판 상에 형성되는 구동 회로; 및 상기 구동 회로 상에 형성되는 마이크로 픽셀 어레이를 포함한다. 상기 마이크로 픽셀 어레이는 다수의 픽셀을 포함한다. 상기 구동 회로는 다수의 CMOS 픽셀 구동 회로를 포함한다. 상기 다수의 CMOS 픽셀 구동 회로는 상기 다수의 픽셀과 대응하도록 배치되어 각 픽셀을 제어하도록 구성된다. 상기 각 픽셀은 상기 다수의 CMOS 픽셀 구동 회로 상에 각각 형성되는 전도성 물질에 접착되어 결합된다.
상기 CMOS 픽셀 구동 회로는, 각 CMOS 픽셀에 바이어스 전압을 전달하도록 구성되는 바이어스 라인; 상기 각 CMOS 픽셀에 게이트 전압을 전달하도록 구성되는 게이트 라인; 상기 각 CMOS 픽셀에 소스 전압을 전달하도록 구성되는 소스 라인; 상기 각 픽셀에 인가되는 전원을 제어하기 위한 제1 구동 전압을 전달하도록 구성되는 구동 전압 라인; 상기 소스 라인과 제1 노드 사이에 연결되고, 게이트단이 상기 게이트 라인에 연결되는 스위치 트랜지스터; 제2 노드와 제3 노드 사이에 연결되고, 게이트단이 상기 제1 노드에 연결되는 제1 구동 트랜지스터; 게이트단이 상기 구동 전압 라인에 연결되고, 상기 제1 구동 전압에 따라 제2 구동 전압을 상기 각 픽셀에 전달하도록 구성되는 제2 구동 트랜지스터; 게이트단이 상기 바이어스 라인에 연결되고, 상기 바이어스 전압에 따라 픽셀 전원을 상기 제3 노드로 전달하도록 구성되는 바이어스 트랜지스터; 및 상기 제1 노드와 접지 사이에 연결되고, 상기 스위치 트랜지스터를 통과하여 전달된 전력을 저장하도록 구성되는 커패시터를 포함할 수 있다.
본 발명의 실시예에 따른 마이크로 디스플레이 장치는, 상기 구동 회로와 상기 마이크로 픽셀 어레이 사이에 상기 각 픽셀 별로 형성되는 제1 전극을 포함하는 제1 전극층; 및 상기 마이크로 픽셀 어레이 상에 형성되는 제2 전극을 포함하는 제2 전극층을 더 포함할 수 있다. 상기 제1 전극층은 반사형 전극층이고, 상기 제2 전극층은 투과형 전극층일 수 있다.
본 발명의 일 실시예에서, 상기 각 픽셀은 상기 제2 노드와 접지 사이에 연결되는 마이크로 발광다이오드를 포함할 수 있다. 상기 제2 구동 트랜지스터 및 상기 제1 전극은 각각 상기 제2 노드에 연결될 수 있다.
본 발명의 다른 실시예에서, 상기 각 픽셀은 상기 제1 노드와 상기 제2 구동 트랜지스터에 각각 연결되는 액정 픽셀을 포함할 수 있다. 상기 제2 노드는 접지되고, 상기 제1 전극은 상기 제1 노드에 연결될 수 있다.
상기 소스 라인은, 인접한 CMOS 픽셀들에 공유되는 제4 노드를 통해 상기 스위치 트랜지스터에 연결될 수 있다. 상기 제4 노드는 다수의 CMOS 픽셀 중 인접한 2개의 CMOS 픽셀로 이루어지는 CMOS 픽셀 쌍 마다 1개씩 배치될 수 있다.
상기 제4 노드는 상기 각 CMOS 픽셀 마다 4개의 테두리 중 어느 하나의 제1 테두리에만 형성될 수 있다. 상기 제4 노드는 상기 2개의 CMOS 픽셀 간의 상기 제1 테두리의 중심부에 배치될 수 있다.
상기 스위치 트랜지스터는 다수의 CMOS 픽셀이 배열된 방향과 나란한 평면 상에서 상기 제4 노드로부터 상기 CMOS 픽셀의 대각 방향으로 연장되도록 배치될 수 있다. 상기 CMOS 픽셀 쌍을 이루는 상기 인접한 2개의 CMOS 픽셀은 상기 제4 노드를 중심으로 대칭을 이루도록 배열될 수 있다.
상기 게이트 라인은, 상기 제4 노드를 공유하는 CMOS 픽셀의 상기 제1 테두리를 따라 상기 CMOS 픽셀의 일 꼭지점으로부터 상기 제4 노드를 향하여 연장되는 제1 게이트 라인; 상기 제1 게이트 라인의 일단과 연결되고 상기 제4 노드를 감싸도록 형성되는 제2 게이트 라인; 및 상기 제2 게이트 라인의 일단과 연결되고, 상기 제2 게이트 라인으로부터 상기 CMOS 픽셀의 타 꼭지점을 향하여 연장되는 제3 게이트 라인을 포함할 수 있다. 상기 제2 게이트 라인은 상기 스위치 트랜지스터의 채널과 직교하고 채널 폭방향과 나란하도록 배치될 수 있다.
본 발명의 실시예에 따른 마이크로 디스플레이 장치 제조 방법은, 기판 상에 다수의 CMOS 픽셀 구동 회로를 포함하는 구동 회로를 형성하는 단계; 및 상기 구동 회로 상에 다수의 픽셀을 포함하는 마이크로 픽셀 어레이를 형성하는 단계를 포함할 수 있다.
상기 구동 회로를 형성하는 단계는, 상기 다수의 픽셀과 대응하게 배치되도록 상기 다수의 CMOS 픽셀 구동 회로를 형성하는 단계를 포함할 수 있다.
상기 마이크로 픽셀 어레이를 형성하는 단계는, 상기 다수의 CMOS 픽셀 구동 회로 상에 각각 형성되는 전도성 물질에 상기 다수의 픽셀을 접착하여 결합하는 단계를 포함할 수 있다.
본 발명의 실시예에 따른 마이크로 디스플레이 장치 제조 방법은, 상기 구동 회로와 상기 마이크로 픽셀 어레이 사이에 상기 각 픽셀 별로 제1 전극을 포함하는 반사형의 제1 전극층을 형성하는 단계; 및 상기 마이크로 픽셀 어레이 상에 제2 전극을 포함하는 투과형의 제2 전극층을 형성하는 단계를 더 포함할 수 있다.
본 발명의 실시예에 의하면, 반도체 패키징 공정에 의해 10 ㎛ 이하의 미세 픽셀 크기 수준으로 제작 가능하고, 마이크로 픽셀 어레이에 대한 구동 효율, 구동 속도 및 신뢰성이 향상되는 마이크로 디스플레이 장치 및 이를 제조하는 방법이 제공된다.
또한, 본 발명의 실시예에 의하면, CMOS 픽셀 구동 회로의 파라스틱 성분을 최소화하여 전력 소모를 줄일 수 있으며, CMOS 픽셀을 미세화할 수 있는 CMOS 픽셀 레이아웃을 가지는 마이크로 디스플레이 장치 및 이를 제조하는 방법이 제공된다.
한편, 본 발명에서 얻을 수 있는 효과는 이상에서 언급한 효과들로 제한되지 않으며, 언급하지 않은 또 다른 효과들은 아래의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 발명의 실시예에 따른 마이크로 디스플레이 장치의 개념도이다.
도 2는 본 발명의 실시예에 따른 마이크로 디스플레이 장치를 개략적으로 나타낸 단면도이다.
도 3은 본 발명의 일 실시예에 따른 마이크로 디스플레이 장치를 구성하는 CMOS 픽셀 구동 회로의 구성도이다.
도 4는 본 발명의 실시예에 따른 마이크로 디스플레이 장치를 구성하는 CMOS 픽셀 구동 회로의 레이아웃을 나타낸 평면도이다.
도 5는 본 발명의 실시예에 따른 마이크로 디스플레이 장치를 구성하는 CMOS 픽셀 구동 회로의 레이아웃을 나타낸 단면도이다.
도 6은 본 발명의 실시예에 따른 마이크로 디스플레이 장치를 구성하는 복수의 CMOS 픽셀을 나타낸 평면도이다.
도 7은 본 발명의 다른 실시예에 따른 마이크로 디스플레이 장치를 구성하는 CMOS 픽셀 구동 회로의 구성도이다.
도 8은 본 발명의 다른 실시예에 따른 마이크로 디스플레이 장치를 구성하는 CMOS 픽셀 구동 회로의 레이아웃을 나타낸 단면도이다.
이하, 본 발명의 실시예를 첨부된 도면들을 참조하여 더욱 상세하게 설명한다. 본 발명의 실시예는 여러 가지 형태로 변형할 수 있으며, 본 발명의 범위가 아래의 실시예들로 한정되는 것으로 해석되어서는 안 된다. 본 실시예는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해 제공되는 것이다. 따라서 도면에서의 요소의 형상은 보다 명확한 설명을 강조하기 위해 과장되었다.
본 발명이 해결하고자 하는 과제의 해결 방안을 명확하게 하기 위한 발명의 구성을 본 발명의 바람직한 실시예에 근거하여 첨부 도면을 참조하여 상세히 설명하되, 도면의 구성요소들에 참조번호를 부여함에 있어서 동일 구성요소에 대해서는 비록 다른 도면상에 있더라도 동일 참조번호를 부여하였으며 당해 도면에 대한 설명 시 필요한 경우 다른 도면의 구성요소를 인용할 수 있음을 미리 밝혀둔다.
또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략한다. 본 발명의 구성 요소를 설명하는 데 있어서, 제 1, 제 2, a, b 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질이나 차례 또는 순서 등이 한정되지 않는다.
어떤 구성 요소가 다른 구성요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 특별히 언급되지 않은 한 그 구성 요소는 그 다른 구성요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성 요소 사이에 또 다른 구성 요소가 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다.
도 1은 본 발명의 실시예에 따른 마이크로 디스플레이 장치의 개념도이다. 도 2는 본 발명의 실시예에 따른 마이크로 디스플레이 장치를 개략적으로 나타낸 단면도이다. 도 1 및 도 2를 참조하면, 본 발명의 실시예에 따른 마이크로 디스플레이 장치(10)는 다수의 픽셀을 포함하는 마이크로 픽셀 어레이(micro pixel array)(PA) 및 마이크로 픽셀 어레이(PA)를 픽셀 단위로 구동하기 위한 구동 회로(14)를 포함한다. 마이크로 픽셀 어레이(PA)는 소스 드라이버(source driver)와 게이트 드라이버(gate driver)에 의해 픽셀 별로 제어될 수 있다.
실시예에서, 마이크로 디스플레이 장치(10)는 마이크로 LED 디스플레이 장치, 또는 마이크로 액정 디스플레이 장치 등으로 제공될 수 있다. 마이크로 픽셀 어레이(PA)는 예를 들어 2차원 배열된 다수의 발광다이오드(Light Emitting Diode) 픽셀을 포함하는 마이크로 LED 픽셀 어레이, 또는 2차원 배열된 다수의 액정(Liquid Crystal) 픽셀을 포함하는 액정 픽셀 어레이 등으로 제공될 수 있다.
보다 구체적으로, 본 발명의 실시예에 따른 마이크로 디스플레이 장치(10)는 기판(12), 구동 회로(14), 제1 전극층(16), 마이크로 픽셀 어레이(18), 제2 전극층(20) 및 보호층(22)을 포함할 수 있다. 기판(12)은 단결정 실리콘 기판과 같은 에피 실리콘 기판일 수 있다. 기판(12)은 액티브(active) 영역과, 비액티브 영역을 포함할 수 있다. 액티브 영역은 기판(12) 상에 오목하게 형성되는 영역일 수 있다.
구동 회로(14)는 기판(12) 상에 형성된다. 구동 회로(14)는 다수의 CMOS 픽셀 구동 회로를 포함한다. 다수의 CMOS 픽셀 구동 회로는 마이크로 픽셀 어레이(18)의 다수의 픽셀과 대응하도록 배치되어 각 픽셀을 제어하도록 구성된다. 구동 회로(14)는 CMOS 백플레인 IC 패널(complementary metal-oxide semiconductor backplane integrated circuit panel)로 제공될 수 있다.
제1 전극층(16)은 구동 회로(14)와 마이크로 픽셀 어레이(18) 사이에 각 픽셀 별로 형성되는 제1 전극을 포함할 수 있다. 제1 전극층(16)은 티타늄, 질화 티타늄 등의 물질로 이루어진 반사형 전극층일 수 있다. 반사형 전극층은 도전성을 가짐과 동시에, 마이크로 픽셀 어레이의 발광다이오드에서 발생되는 빛 또는 액정 픽셀에 전달된 빛을 제2 전극층(20)을 향하는 방향으로 반사시키는 물질로 제공될 수 있다.
마이크로 픽셀 어레이(18)는 구동 회로(14) 상에 형성된다. 마이크로 픽셀 어레이(18)는 다수의 픽셀(PR, PG, PB)을 포함한다. 마이크로 픽셀 어레이(18)는 적색 픽셀(PR), 녹색 픽셀(PG), 청색 픽셀(PB)을 포함할 수 있다. 마이크로 픽셀 어레이(18)는 예를 들어, 마이크로 발광다이오드 패널 또는 마이크로 액정 패널을 포함할 수 있다. 마이크로 픽셀 어레이(18)의 각 픽셀(PR, PG, PB)은 다수의 CMOS 픽셀 구동 회로 상에 각각 형성되는 전도성 물질에 접착되어 결합된다.
제2 전극층(20)은 기준 전압을 인가하기 위하여 마이크로 픽셀 어레이(18) 상에 형성되는 제2 전극을 포함할 수 있다. 제2 전극층(20)은 ITO(Indium Tin Oxide) 전극과 같은 투과형 전극층일 수 있다. 제2 전극층(20)은 도전성을 가지는 물질임과 동시에 투광성을 가지는 물질로 제공될 수 있다. 보호층(22)은 제2 전극층(20) 상에 형성될 수 있다. 보호층(22)은 투명 재질의 물질로 형성될 수 있다.
도 3은 본 발명의 일 실시예에 따른 마이크로 디스플레이 장치를 구성하는 CMOS 픽셀 구동 회로의 구성도이다. 도 3은 본 발명의 실시예에 따른 마이크로 디스플레이 장치(10)가 마이크로 LED 디스플레이 장치로 구현된 예를 나타낸 것이다. 다만, 본 발명의 실시예에 따른 마이크로 디스플레이 장치는 마이크로 액정 디스플레이 장치 등에도 적용될 수 있음을 미리 밝혀둔다.
도 3을 참조하면, 본 발명의 일 실시예에 따른 마이크로 디스플레이 장치를 구성하는 CMOS 픽셀 구동 회로(100)는 바이어스 라인(BL), 게이트 라인(GL), 소스 라인(SL), 구동 전압 라인(PL), 스위치 트랜지스터(110, S1), 제1 구동 트랜지스터(120, S2), 바이어스 트랜지스터(130, S3), 제2 구동 트랜지스터(140, S4) 및 커패시터(150, C1)를 포함할 수 있다.
바이어스 라인(bias line)(BL)은 각 픽셀에 바이어스 전압을 전달하도록 구성될 수 있다. 게이트 라인(gate line)(GL)은 각 픽셀에 게이트 전압을 전달하도록 구성될 수 있다. 소스 라인(source line)(SL)은 각 픽셀에 소스 전압을 전달하도록 구성될 수 있다. 구동 전압 라인(PL)은 각 픽셀에 인가되는 전원을 제어하기 위한 제1 구동 전압을 전달하도록 구성될 수 있다.
스위치 트랜지스터(110, S1)는 소스 라인(SL)과 제1 노드(N1) 사이에 연결될 수 있다. 스위치 트랜지스터(110, S1)는 일단이 소스 라인(SL)과 픽셀의 접점인 제4 노드(N4)에 연결되고, 타단은 커패시터(150, C1)의 일단과 제1 구동 트랜지스터(120, S2)의 게이트단 간의 접점인 제1 노드(N1)에 연결될 수 있다. 스위치 트랜지스터(110, S1)는 게이트단이 게이트 라인(GL)에 연결될 수 있다.
제1 구동 트랜지스터(120, S2)는 게이트단이 스위치 트랜지스터(110, S1)와 커패시터(150, C1) 간의 접점인 제1 노드(N1)에 연결될 수 있다. 제1 구동 트랜지스터(120, S2)는 제2 노드(N2)와 제3 노드(N1) 사이에 연결될 수 있다. 제1 구동 트랜지스터(120, S2)의 일단은 바이어스 트랜지스터(130, S3)의 타단과의 접점인 제3 노드(N3)에 연결될 수 있다. 제1 구동 트랜지스터(120, S2)의 타단은 발광다이오드 소자(160)의 일단과 제2 구동 트랜지스터(140, S4)의 타단 간의 접점인 제2 노드(N2)에 연결될 수 있다.
바이어스 트랜지스터(130, S3)는 게이트단이 바이어스 라인(BL)에 연결될 수 있다. 바이어스 트랜지스터(130, S3)는 바이어스 전압에 따라 픽셀 전원 라인(VLED)을 통해 인가되는 픽셀 전원을 바이어스 트랜지스터(130, S3)와 제1 구동 트랜지스터(120, S2) 간의 접점인 제3 노드(N3)로 전달하도록 구성될 수 있다. 바이어스 트랜지스터(130, S3)의 일단에는 픽셀 전원 라인(VLED)으로부터 픽셀 전원이 인가될 수 있다. 바이어스 트랜지스터(130, S3)의 타단은 제1 구동 트랜지스터(120, S2)와의 접점인 제3 노드(N3)에 연결될 수 있다.
제2 구동 트랜지스터(140, S4)는 게이트단이 구동 전압 라인(PL)에 연결될 수 있다. 제2 구동 트랜지스터(140, S4)는 제1 구동 전압에 따라 제2 구동 전압을 각 픽셀에 전달하도록 구성될 수 있다. 제2 구동 트랜지스터(140, S4)의 일단에는 제2 구동 전원(VPCH)이 인가될 수 있다. 제2 구동 트랜지스터(140, S4)의 타단은 제1 구동 트랜지스터(120, S2)와 발광다이오드 소자(160) 간의 접점인 제2 노드(N2)에 연결될 수 있다.
구동 전압 라인(PL)의 제1 구동 전압에 의해 제2 구동 트랜지스터(140, S4)가 턴 온(turn on) 되면, 제2 구동 전원(VPCH)이 마이크로 발광다이오드(160)에 인가될 수 있다. 제2 구동 트랜지스터(140, S4)가 턴 오프(turn off) 되면, 마이크로 발광다이오드(160)에 제2 구동 전원(VPCH)이 인가되지 않고, 스위치 트랜지스터(110, S1), 제1 구동 트랜지스터(120, S1), 바이어스 트랜지스터(130, S3) 및 커패시터(150, C1)에 의해 제2 노드(N2)에 형성되는 전원이 인가될 수 있다.
커패시터(150, C1)는 마이크로 픽셀을 액티브 매트릭스(Active Matrix) 방식으로 구동하기 위해 제공될 수 있다. 커패시터(150, C1)는 제1 노드(N1)와 접지 사이에 연결될 수 있다. 커패시터(150, C1)는 스위치 트랜지스터(110, S1)를 통과하여 전달된 전력을 저장하도록 구성될 수 있다. 커패시터(150, C1)는 일단이 스위치 트랜지스터(110, S1)의 타단과 제1 구동 트랜지스터(120, S2)의 게이트단 간의 접점인 제1 노드(N1)에 연결되고, 타단은 접지될 수 있다.
커패시터(150, C1)의 정전 용량은 회로 소자들의 특성값 및 회로의 기생 성분(예를 들어, 기생 저항, 기생 커패시턴스)에 따른 회로 응답 지연 및 전력 소모를 최소화하고, 공급된 전력을 각 픽셀에 공급할 수 있는 값을 가지도록 설계될 수 있다.
일 실시예에서, 마이크로 픽셀 어레이(18)의 각 픽셀은 제2 노드(N2)와 접지 사이에 연결되는 마이크로 발광다이오드(160)를 포함할 수 있다. 제2 구동 트랜지스터(140, S2) 및 제1 전극층(16)의 제1 전극은 각각 제1 구동 트랜지스터(120, S2)와 제2 구동 트랜지스터(140, S4) 간의 접점인 제2 노드(N2)에 연결될 수 있다.
구동 회로(14)는 반도체 패키징 공정에 의해 기판(12) 상에 형성될 수 있다. 기판(12) 상에 구동 회로(14)가 형성되면, 구동 회로(14) 상의 전도성 물질, 예를 들어, 제1 전극층(16) 상에 마이크로 픽셀 어레이(18)를 접합할 수 있다. 이어서 마이크로 픽셀 어레이(18) 상에 제2 전극층(20)과 보호층(22)을 차례로 형성하여 마이크로 디스플레이 장치를 제조할 수 있다.
도 4는 본 발명의 실시예에 따른 마이크로 디스플레이 장치를 구성하는 CMOS 픽셀 구동 회로의 레이아웃을 나타낸 평면도이다. 도 5는 본 발명의 실시예에 따른 마이크로 디스플레이 장치를 구성하는 CMOS 픽셀 구동 회로의 레이아웃을 나타낸 단면도이다.
도 3 내지 도 5를 참조하면, 스위치 트랜지스터(110, S1), 제1 구동 트랜지스터(120, S2), 바이어스 트랜지스터(130, S3) 및 제2 구동 트랜지스터(140, S4)는 각각 액티브 영역(AL)과 메탈층(M1) 사이에 폴리(poly) 물질로 형성될 수 있다. CMOS 픽셀의 제4 노드(N4)는 메탈 콘택트(MC)에 의해 액티브 영역(AL)과 연결될 수 있다.
스위치 트랜지스터(110, S1)의 소스단과 드레인단은 제1 노드(N1)와 제4 노드(N4)에 연결될 수 있다. 제1 구동 트랜지스터(120, S2)의 소스단과 드레인단은 제2 노드(N2)와 제3 노드(N3)에 연결될 수 있다. 바이어스 트랜지스터(130, S3)의 소스단과 드레인단은 제3 노드(N3)와 픽셀 전원 라인(VLED)에 연결될 수 있다. 제2 구동 트랜지스터(140, S4)의 소스단과 드레인단은 제2 노드(N2)와 구동 전원 라인(VPCH)에 연결될 수 있다.
도 3에서 스위치 트랜지스터(110, S1), 제1 구동 트랜지스터(120, S2), 바이어스 트랜지스터(130, S3) 및 제2 구동 트랜지스터(140, S4)는 NMOS 트랜지스터로 구현되어 있으나, 스위치 트랜지스터(110, S1), 제1 구동 트랜지스터(120, S2), 바이어스 트랜지스터(130, S3) 및 제2 구동 트랜지스터(140, S4) 중의 적어도 하나가 PMOS 트랜지스터로 구현될 수도 있다.
제1 메탈층(M3)과 제2 메탈층(M4)은 각각 커패시터(150, C1)의 양 전극으로 사용될 수 있다. 제1 메탈층(M3)과 제2 메탈층(M4) 사이에는 유전층(IL)이 형성될 수 있다. 기판(12)의 액티브 영역(AL)은 메탈 컨택트(metal contact)(MC)와 연결될 수 있다. 액티브 영역(AL)은 예를 들어 실리콘 기판 상에 반원 형태로 형성될 수 있다.
액티브 영역(AL)은 일종의 정션(junction)으로, 폴리(poly) 물질 또는 메탈 콘택트(metal contact)(MC)와 연결될 수 있다. 메탈층(M1, M2, M3, M4)은 메탈 콘택트(MC)를 통해 액티브 영역(AL)과 연결되거나, 비아홀(V1, V2, V3, V4)을 통해 다른 메탈층과 연결될 수 있다. 도 5에서 소자들 간의 절연층은 도시를 생략하였다.
도 5에서, 메탈층(M5)은 도 2에 도시된 제1 전극층(16)의 반사형의 제1 전극에 해당하고, 발광다이오드 픽셀(PX_LED)은 도 2에 도시된 마이크로 픽셀 어레이(18)의 픽셀에 해당한다. 또한, 도 5에서, 제1 투광층(TL1)은 도 2에 도시된 제2 전극층(20)의 투과형의 제2 전극에 해당하고, 제2 투광층(TL2)은 도 2에 도시된 보호층(22)에 해당한다.
상술한 바와 같이, CMOS 픽셀 구동 회로(100)는 4개의 트랜지스터와 1개의 커패시터를 포함하여 다수의 소자들이 복잡한 구조로 이루어진다. 또한, CMOS 픽셀 구동 회로(100)는 100 ㎛ 이하의 마이크로 픽셀을 구현하기 위해 소자들 간의 간격이 좁아 기생 성분의 영향이 커지고 전력 효율이 저하될 수 있다. 마이크로 픽셀에서 발생되는 상술한 문제점은 CMOS 픽셀 구동 회로의 레이아웃(layout) 구조에 의해 해결될 수 있다.
구체적으로 설명하면, 소스 라인(SL)은 인접한 2개의 CMOS 픽셀들에 공유되는 제4 노드(N4)를 통해 스위치 트랜지스터(110, S1)에 연결될 수 있다. 제4 노드(N4)는 다수의 CMOS 픽셀 중 인접한 2개의 CMOS 픽셀로 이루어지는 CMOS 픽셀 쌍 마다 1개씩 배치될 수 있다. 도 4에서 CMOS 픽셀의 제4 노드(N4)는 절반만 도시되어 있다.
도 4에 도시된 CMOS 픽셀을 기준으로 아래로 인접한 CMOS 픽셀은 위의 CMOS 픽셀과 제4 노드(N4)를 공유한다. 제4 노드(N4)는 각 CMOS 픽셀 마다 4개의 테두리 중 어느 하나의 제1 테두리에만 형성될 수 있다. 제4 노드(N4)는 2개의 CMOS 픽셀 간의 제1 테두리의 중심부에 배치될 수 있다.
스위치 트랜지스터(110, S1)는 다수의 CMOS 픽셀이 배열된 방향과 나란한 평면 상에서 제4 노드(N4)로부터 CMOS 픽셀의 대각 방향(D1)으로 연장되도록 배치될 수 있다. 즉, 스위치 트랜지스터(110, S1)는 다이고날(diagonal) 배열 형태로 설계될 수 있다.
CMOS 픽셀 쌍을 이루는 인접한 2개의 CMOS 픽셀은 제4 노드(N4)를 중심으로 대칭을 이루도록 배열될 수 있다. 게이트 라인(GL)은 제1 게이트 라인(GL1), 제2 게이트 라인(GL2) 및 제3 게이트 라인(GL3)을 포함할 수 있다. 제1 게이트 라인(GL1)은 제4 노드(N4)를 공유하는 픽셀의 제1 테두리를 따라 CMOS 픽셀의 일 꼭지점으로부터 제4 노드(N4)를 향하여 제1 방향(X)으로 연장될 수 있다.
제2 게이트 라인(GL2)은 제1 게이트 라인(GL1)의 일단과 연결되고 제4 노드(N4)를 감싸도록 형성될 수 있다. 제2 게이트 라인(GL2)은 제1 서브 게이트 라인(GL22), 제2 서브 게이트 라인(GL24) 및 제3 서브 게이트 라인(GL26)을 포함할 수 있다.
제1 서브 게이트 라인(GL22)은 제1 게이트 라인(GL1)의 일단으로부터 제1 대각 방향(D1)으로 연장될 수 있다. 제2 서브 게이트 라인(GL24)은 제1 서브 게이트 라인(GL22)의 일단으로부터 제1 방향(X)으로 연장될 수 있다. 제3 서브 게이트 라인(GL26)은 제2 서브 게이트 라인(GL24)의 일단으로부터 제3 게이트 라인(GL3)의 일단까지 제2 대각 방향(D2)으로 연장될 수 있다.
제3 서브 게이트 라인(GL26)은 제1 대각 방향(D1)과 나란한 스위치 트랜지스터(110, S1)의 채널 방향과 직교하고 채널 폭방향과 나란하도록 배치될 수 있다. 제3 게이트 라인(GL3)은 제2 게이트 라인(GL2)의 일단과 연결되고, 제2 게이트 라인(GL2)으로부터 CMOS 픽셀의 타 꼭지점을 향하여 제1 방향(X)으로 연장될 수 있다.
각 CMOS 픽셀마다 소스 라인(SL)과 스위치 트랜지스터(110, S1) 간의 접점인 제4 노드(N4)를 별도로 형성하는 경우, 각 CMOS 픽셀에서 발생하는 파라스틱 성분으로 인해 마이크로 픽셀 어레이에 대한 구동 효율, 구동 속도 및 신뢰성이 저하된다.
그러나, 마이크로 디스플레이 장치는 소스 라인(SL)과 스위치 트랜지스터(110, S1) 간의 접점인 제4 노드(N4)가 2개의 CMOS 픽셀에 공유되므로, 각 CMOS 픽셀마다 1개의 제4 노드(N4)가 형성되는 것이 아니라, 2개의 CMOS 픽셀 마다 1개의 제4 노드(N4)가 형성될 수 있다.
즉, 본 발명의 실시예에 따른 마이크로 디스플레이 장치는 전체 CMOS 픽셀의 개수가 N개(N은 픽셀 개수)이면, 마이크로 디스플레이 장치의 구동 회로에 (N/2)개(N이 짝수인 경우) 또는 {(N+1)/2}개(N이 홀수인 경우)의 제4 노드(N4)가 형성될 수 있다.
따라서, 본 발명의 실시예에 의하면, 인접한 CMOS 픽셀 간에 소스 라인(SL)과 스위치 트랜지스터(110, S1) 간의 제4 노드(N4)를 공유함으로써, CMOS 픽셀 구동 회로의 파라스틱 성분을 최소화할 수 있으며, 이에 따라 마이크로 픽셀 어레이에 대한 구동 효율, 구동 속도 및 신뢰성을 높이고 CMOS 픽셀을 미세화할 수 있다.
한편, 2개의 CMOS 픽셀에 제4 노드(N4)가 공유되더라도, 게이트 라인(GL)을 통해 인가되는 게이터 전압에 의해 각 픽셀 별로 스위치 트랜지스터(110, S1)를 턴 온(turn on) 또는 턴 오프(turn off) 할 수 있기 때문에, 인접한 2개의 픽셀에 인가되는 전원을 개별적으로 제어할 수 있다.
도 5에는 반도체 패키징 공정을 이용하여 도 3에 도시된 CMOS 픽셀 구동 회로를 구현한 일 예가 도시되어 있으나, 도 3에 도시된 CMOS 픽셀 구동 회로는 도 5에 도시된 바와 같은 반도체 패키징 구조로 제조되는 것으로 한정되지 않으며, 반도체 패키징 공정을 이용한 다양한 변경, 변형이 가능한 것으로 이해되어야 한다.
도 6은 본 발명의 실시예에 따른 마이크로 디스플레이 장치를 구성하는 복수의 CMOS 픽셀을 나타낸 평면도이다. 도 6을 참조하면, 스위치 트랜지스터(110, S1)는 인접한 CMOS 픽셀의 스위치 트랜지스터(110, S1)와 제4 노드(N4)를 중심으로 대칭되는 형태를 가진다.
도 6에 도시된 4개의 CMOS 픽셀(100a, 100b, 100c, 100d) 중 위의 2개의 CMOS 픽셀(100a, 100b)로 이루어지는 제1 CMOS 픽셀 쌍에 1개의 제4 노드(N4)가 형성되고, 아래의 2개의 CMOS 픽셀(100c, 100d)로 이루어지는 제2 CMOS 픽셀 쌍에 1개의 제4 노드(N4)가 형성된다.
제1 CMOS 픽셀 쌍의 2개의 CMOS 픽셀(100a, 100b)는 스위치 트랜지스터(110, S1), 제1 구동 트랜지스터(120, S2), 바이어스 트랜지스터(130, S3), 제2 구동 트랜지스터(140, S4) 및 커패시터(150, C1)가 각각 제4 노드(N4)를 중심으로 대칭으로 설계되므로, CMOS 구동 회로의 공정 마진을 충분히 확보할 수 있다.
또한, 스위치 트랜지스터(110, S1)과 게이트 라인(GL)은 교차 영역에서 각각 대각 방향으로 교차하는 형태로 형성되므로, 수평 또는 수직 배열 형태와 비교하여 같은 면적으로 스위치 트랜지스터(110, S1)의 채널 폭(W)에 대한 채널 길이(L)의 비율(L/W) 특성이 우수하며, 약 1.4배 정도의 채널 폭(W) 마진을 확보하여 액티브 영역의 면적을 최소화할 수 있어 누설 전류(Leakage Current) 발생을 줄일 수 있다.
도 7은 본 발명의 다른 실시예에 따른 마이크로 디스플레이 장치를 구성하는 CMOS 픽셀 구동 회로의 구성도이다. 도 8은 본 발명의 다른 실시예에 따른 마이크로 디스플레이 장치를 구성하는 CMOS 픽셀 구동 회로의 레이아웃을 나타낸 단면도이다.
도 7 및 도 8은 본 발명의 실시예에 따른 마이크로 디스플레이 장치(10)가 마이크로 엘코스(LCoS; Liquid Crystal on Silicon) 디스플레이 장치로 구현된 예를 나타낸 것이다. 도 7 및 도 8의 실시예를 설명함에 있어서 앞서 설명한 실시예와 동일하거나 상응하는 구성요소에 대한 중복 설명은 생략될 수 있다.
도 7 및 도 8의 실시예에 따른 마이크로 엘코스 디스플레이 장치는 마이크로 픽셀 어레이의 각 픽셀이 제1 노드(N1)와 제2 구동 트랜지스터(140, S4)에 각각 연결되는 액정 픽셀(170, PX_LC)을 포함하고, 제2 노드(N2)는 접지되며, 제1 전극층의 제1 전극이 제1 노드(N1)에 연결되는 점에서, 도 3에 도시된 실시예와 차이가 있다.
스위치 트랜지스터(110, S1)의 소스단과 드레인단은 제1 노드(N1)와 제4 노드(N4)에 연결될 수 있다. 제1 구동 트랜지스터(120, S2)의 소스단과 드레인단은 접지된 제2 노드(N2)와 제3 노드(N3)에 연결될 수 있다. 바이어스 트랜지스터(130, S3)의 소스단과 드레인단은 제3 노드(N3)와 픽셀 전원 라인(VLC)에 연결될 수 있다.
제2 구동 트랜지스터(140, S4)의 소스단과 드레인단은 제1 노드(N1)에 연결된 제5 노드(N5)와 구동 전원 라인(VPCH)에 연결될 수 있다. 액정 픽셀(170)의 일단은 제1 노드(N1)에 연결된 제5 노드(N5)에 연결될 수 있다. 액정 픽셀(170)의 타단은 픽셀 전원 라인(VLC)이 연결될 수 있다.
구동 전압 라인(PL)의 제1 구동 전압에 의해 제2 구동 트랜지스터(140, S4)가 턴 온(turn on) 되면, 제2 구동 전원(VPCH)이 액정 픽셀(170)에 인가될 수 있다. 제2 구동 트랜지스터(140, S4)가 턴 오프(turn off) 되면, 액정 픽셀(170)에 제2 구동 전원(VPCH)이 인가되지 않고, 스위치 트랜지스터(110, S1), 제1 구동 트랜지스터(120, S1), 바이어스 트랜지스터(130, S3) 및 커패시터(150, C1)에 의해 제1 노드(N1)에 형성되는 전원이 제5 노드(N5)를 통해 액정 픽셀(170)에 인가될 수 있다.
도 7의 실시예에 따른 마이크로 엘코스 디스플레이 장치는 배면 기판을 단결정 실리콘을 사용할 수 있고, 이를 기반으로 스캐너, 구동기 등의 기능을 갖는 회로를 디스플레이 패널 내부에 내장할 수 있다. 배면 기판은 단결정 실리콘 기판에 기존의 CMOS(Complementary Metal-Oxide Semiconductor) 반도체 공정기술을 이용하여 제조될 수 있다.
다시 도 2, 도 3 및 도 7을 참조하면, 본 발명의 실시예에 따른 마이크로 디스플레이 장치 제조 방법은 반도체 패키징 공정에 의해 기판(12) 상에 다수의 CMOS 픽셀 구동 회로(100)를 포함하는 구동 회로(14)를 형성하는 단계와, 구동 회로(14) 상에 다수의 픽셀을 포함하는 마이크로 픽셀 어레이(18)를 형성하는 단계를 포함할 수 있다.
구동 회로(14)를 형성하는 단계는 다수의 픽셀과 대응하게 배치되도록 다수의 CMOS 픽셀 구동 회로(100)를 형성하는 단계를 포함할 수 있다. 또한, 본 발명의 실시예에 따른 마이크로 디스플레이 장치 제조 방법은 구동 회로(14)와 마이크로 픽셀 어레이(18) 사이에 각 픽셀 별로 제1 전극을 포함하는 반사형의 제1 전극층(16)을 형성하는 단계를 포함할 수 있다.
마이크로 픽셀 어레이(18)를 형성하는 단계는 다수의 CMOS 픽셀 구동 회로(100) 상에 각각 형성되는 전도성 물질(제1 전극층)에 다수의 픽셀로 이루어지는 마이크로 픽셀 어레이(18)를 접착하여 결합하는 단계를 포함할 수 있다. 다음으로, 마이크로 픽셀 어레이(18) 상에 제2 전극을 포함하는 투과형의 제2 전극층(20) 및 보호층(22)을 차례로 형성하여 본 발명의 실시예에 따른 마이크로 디스플레이 장치(10)를 제조할 수 있다.
본 발명의 실시예에 따른 마이크로 디스플레이 장치(10)를 제조하는 과정에서 형성되는 CMOS 픽셀 구동 회로(100)의 레이아웃 및 CMOS 픽셀 구동 회로(100)의 레이아웃에 따른 작용효과는 도 4 및 도 6을 참조하여 앞서 설명한 바 있으므로 중복되는 설명은 생략하기로 한다.
이상의 상세한 설명은 본 발명을 예시하는 것이다. 또한 전술한 내용은 본 발명의 바람직한 실시 형태를 나타내어 설명하는 것이며, 본 발명은 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 즉 본 명세서에 개시된 발명의 개념의 범위, 저술한 개시 내용과 균등한 범위 및/또는 당업계의 기술 또는 지식의 범위내에서 변경 또는 수정이 가능하다.
저술한 실시예는 본 발명의 기술적 사상을 구현하기 위한 최선의 상태를 설명하는 것이며, 본 발명의 구체적인 적용 분야 및 용도에서 요구되는 다양한 변경도 가능하다. 따라서 이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니다. 또한 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 한다.
10: 마이크로 디스플레이 장치
12: 기판
14: 구동 회로
16: 제1 전극층
18: 마이크로 픽셀 어레이
20: 제2 전극층
22: 보호층
100: CMOS 픽셀 구동 회로
110, S1: 스위치 트랜지스터
120, S2: 제1 구동 트랜지스터
130, S3: 바이어스 트랜지스터
140, S4: 제2 구동 트랜지스터
150, C1: 커패시터
160: 발광다이오드 소자
170: 액정 픽셀
BL: 바이어스 라인
GL: 게이트 라인
SL: 소스 라인
PL: 구동 전압 라인
N1: 제1 노드
N2: 제2 노드
N3: 제3 노드
N4: 제4 노드
N5: 제5 노드

Claims (13)

  1. 기판;
    상기 기판 상에 형성되는 구동 회로; 및
    상기 구동 회로 상에 형성되는 마이크로 픽셀 어레이를 포함하고,
    상기 마이크로 픽셀 어레이는 다수의 픽셀을 포함하고,
    상기 구동 회로는 다수의 CMOS 픽셀 구동 회로를 포함하고,
    상기 다수의 CMOS 픽셀 구동 회로는 상기 다수의 픽셀과 대응하도록 배치되어 각 픽셀을 제어하도록 구성되고,
    상기 CMOS 픽셀 구동 회로는,
    각 CMOS 픽셀에 바이어스 전압을 전달하도록 구성되는 바이어스 라인;
    상기 각 CMOS 픽셀에 게이트 전압을 전달하도록 구성되는 게이트 라인;
    상기 각 CMOS 픽셀에 소스 전압을 전달하도록 구성되는 소스 라인;
    상기 각 픽셀에 인가되는 전원을 제어하기 위한 제1 구동 전압을 전달하도록 구성되는 구동 전압 라인;
    상기 소스 라인과 제1 노드 사이에 연결되고, 게이트단이 상기 게이트 라인에 연결되는 스위치 트랜지스터;
    제2 노드와 제3 노드 사이에 연결되고, 게이트단이 상기 제1 노드에 연결되는 제1 구동 트랜지스터;
    게이트단이 상기 구동 전압 라인에 연결되고, 상기 제1 구동 전압에 따라 제2 구동 전압을 상기 각 픽셀에 전달하도록 구성되는 제2 구동 트랜지스터;
    게이트단이 상기 바이어스 라인에 연결되고, 상기 바이어스 전압에 따라 픽셀 전원을 상기 제3 노드로 전달하도록 구성되는 바이어스 트랜지스터; 및
    상기 제1 노드와 접지 사이에 연결되고, 상기 스위치 트랜지스터를 통과하여 전달된 전력을 저장하도록 구성되는 커패시터를 포함하는 것을 특징으로 하는, 마이크로 디스플레이 장치.
  2. 제1항에 있어서,
    상기 각 픽셀은 상기 다수의 CMOS 픽셀 구동 회로 상에 각각 형성되는 전도성 물질에 접착되어 결합되는 것을 특징으로 하는, 마이크로 디스플레이 장치.
  3. 제1항에 있어서,
    상기 구동 회로와 상기 마이크로 픽셀 어레이 사이에 상기 각 픽셀 별로 형성되는 제1 전극을 포함하는 제1 전극층; 및
    상기 마이크로 픽셀 어레이 상에 형성되는 제2 전극을 포함하는 제2 전극층을 더 포함하고,
    상기 제1 전극층은 반사형 전극층이고, 상기 제2 전극층은 투과형 전극층인 것을 특징으로 하는, 마이크로 디스플레이 장치.
  4. 제3항에 있어서,
    상기 각 픽셀은 상기 제2 노드와 접지 사이에 연결되는 마이크로 발광다이오드를 포함하고,
    상기 제2 구동 트랜지스터 및 상기 제1 전극은 각각 상기 제2 노드에 연결되는 것을 특징으로 하는, 마이크로 디스플레이 장치.
  5. 제3항에 있어서,
    상기 각 픽셀은 상기 제1 노드와 상기 제2 구동 트랜지스터에 각각 연결되는 액정 픽셀을 포함하고,
    상기 제2 노드는 접지되고, 상기 제1 전극은 상기 제1 노드에 연결되는 것을 특징으로 하는, 마이크로 디스플레이 장치.
  6. 제1항에 있어서,
    상기 소스 라인은, 인접한 CMOS 픽셀들에 공유되는 제4 노드를 통해 상기 스위치 트랜지스터에 연결되고,
    상기 제4 노드는 다수의 CMOS 픽셀 중 인접한 2개의 CMOS 픽셀로 이루어지는 CMOS 픽셀 쌍 마다 1개씩 배치되고,
    상기 제4 노드는 상기 각 CMOS 픽셀 마다 4개의 테두리 중 어느 하나의 제1 테두리에만 형성되고,
    상기 제4 노드는 상기 2개의 CMOS 픽셀 간의 상기 제1 테두리의 중심부에 배치되는 것을 특징으로 하는, 마이크로 디스플레이 장치.
  7. 제6항에 있어서,
    상기 스위치 트랜지스터는 상기 다수의 CMOS 픽셀이 배열된 방향과 나란한 평면 상에서 상기 제4 노드로부터 상기 CMOS 픽셀의 대각 방향으로 연장되도록 배치되고,
    상기 CMOS 픽셀 쌍을 이루는 상기 인접한 2개의 CMOS 픽셀은 상기 제4 노드를 중심으로 대칭을 이루도록 배열되는 것을 특징으로 하는, 마이크로 디스플레이 장치.
  8. 제7항에 있어서,
    상기 게이트 라인은,
    상기 제4 노드를 공유하는 CMOS 픽셀의 상기 제1 테두리를 따라 상기 CMOS 픽셀의 일 꼭지점으로부터 상기 제4 노드를 향하여 연장되는 제1 게이트 라인;
    상기 제1 게이트 라인의 일단과 연결되고 상기 제4 노드를 감싸도록 형성되는 제2 게이트 라인; 및
    상기 제2 게이트 라인의 일단과 연결되고, 상기 제2 게이트 라인으로부터 상기 CMOS 픽셀의 타 꼭지점을 향하여 연장되는 제3 게이트 라인을 포함하고,
    상기 제2 게이트 라인은 상기 스위치 트랜지스터의 채널과 직교하고 채널 폭방향과 나란하도록 배치되는 것을 특징으로 하는, 마이크로 디스플레이 장치.
  9. 기판 상에 다수의 CMOS 픽셀 구동 회로를 포함하는 구동 회로를 형성하는 단계; 및
    상기 구동 회로 상에 다수의 픽셀을 포함하는 마이크로 픽셀 어레이를 형성하는 단계를 포함하고,
    상기 구동 회로를 형성하는 단계는, 상기 다수의 픽셀과 대응하게 배치되도록 상기 다수의 CMOS 픽셀 구동 회로를 형성하는 단계를 포함하고,
    상기 다수의 CMOS 픽셀 구동 회로를 형성하는 단계에서 형성되는 상기 CMOS 픽셀 구동 회로는,
    각 CMOS 픽셀에 바이어스 전압을 전달하도록 구성되는 바이어스 라인;
    상기 각 CMOS 픽셀에 게이트 전압을 전달하도록 구성되는 게이트 라인;
    상기 각 CMOS 픽셀에 소스 전압을 전달하도록 구성되는 소스 라인;
    상기 각 픽셀에 인가되는 전원을 제어하기 위한 제1 구동 전압을 전달하도록 구성되는 구동 전압 라인;
    상기 소스 라인과 제1 노드 사이에 연결되고, 게이트단이 상기 게이트 라인에 연결되는 스위치 트랜지스터;
    제2 노드와 제3 노드 사이에 연결되고, 게이트단이 상기 제1 노드에 연결되는 제1 구동 트랜지스터;
    게이트단이 상기 구동 전압 라인에 연결되고, 상기 제1 구동 전압에 따라 제2 구동 전압을 상기 각 픽셀에 전달하도록 구성되는 제2 구동 트랜지스터;
    게이트단이 상기 바이어스 라인에 연결되고, 상기 바이어스 전압에 따라 픽셀 전원을 상기 제3 노드로 전달하도록 구성되는 바이어스 트랜지스터; 및
    상기 제1 노드와 접지 사이에 연결되는 커패시터를 포함하는 것을 특징으로 하는, 마이크로 디스플레이 장치 제조 방법.
  10. 제9항에 있어서,
    상기 마이크로 픽셀 어레이를 형성하는 단계는, 상기 다수의 CMOS 픽셀 구동 회로 상에 각각 형성되는 전도성 물질에 상기 다수의 픽셀을 접착하여 결합하는 단계를 포함하는 것을 특징으로 하는, 마이크로 디스플레이 장치 제조 방법.
  11. 제9항에 있어서,
    상기 구동 회로와 상기 마이크로 픽셀 어레이 사이에 상기 각 픽셀 별로 제1 전극을 포함하는 제1 전극층을 형성하는 단계; 및
    상기 마이크로 픽셀 어레이 상에 제2 전극을 포함하는 제2 전극층을 형성하는 단계를 더 포함하고,
    상기 제1 전극층은 반사형 전극층이고, 상기 제2 전극층은 투과형 전극층인 것을 특징으로 하는, 마이크로 디스플레이 장치 제조 방법.
  12. 제9항에 있어서,
    상기 소스 라인은, 인접한 CMOS 픽셀들에 공유되는 제4 노드를 통해 상기 스위치 트랜지스터에 연결되고,
    상기 제4 노드는 다수의 CMOS 픽셀 중 인접한 2개의 CMOS 픽셀로 이루어지는 CMOS 픽셀 쌍 마다 1개씩 배치되고,
    상기 제4 노드는 각 CMOS 픽셀 마다 4개의 테두리 중 어느 하나의 제1 테두리에만 형성되고,
    상기 제4 노드는 상기 2개의 CMOS 픽셀 간의 상기 제1 테두리의 중심부에 배치되고,
    상기 스위치 트랜지스터는 상기 다수의 CMOS 픽셀이 배열된 방향과 나란한 평면 상에서 상기 제4 노드로부터 상기 CMOS 픽셀의 대각 방향으로 연장되도록 배치되고,
    상기 인접한 2개의 CMOS 픽셀은 상기 제4 노드를 중심으로 대칭을 이루도록 배열되는 것을 특징으로 하는, 마이크로 디스플레이 장치 제조 방법.
  13. 제12항에 있어서,
    상기 게이트 라인은,
    상기 제4 노드를 공유하는 CMOS 픽셀의 상기 제1 테두리를 따라 상기 CMOS 픽셀의 일 꼭지점으로부터 상기 제4 노드를 향하여 연장되는 제1 게이트 라인;
    상기 제1 게이트 라인의 일단과 연결되고 상기 제4 노드를 감싸도록 형성되는 제2 게이트 라인; 및
    상기 제2 게이트 라인의 일단과 연결되고, 상기 제2 게이트 라인으로부터 상기 CMOS 픽셀의 타 꼭지점을 향하여 연장되는 제3 게이트 라인을 포함하고,
    상기 제2 게이트 라인은 상기 스위치 트랜지스터의 채널과 직교하고 채널 폭방향과 나란하게 배치되는 것을 특징으로 하는, 마이크로 디스플레이 장치 제조 방법.
KR1020200088143A 2020-04-29 2020-07-16 마이크로 디스플레이 장치 및 이를 제조하는 방법 KR102194978B1 (ko)

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