KR102661500B1 - 슬루율을 조절하기 위한 슬루율 조절 회로, 이를 포함하는 버퍼 회로 및 슬루율 조절 방법 - Google Patents

슬루율을 조절하기 위한 슬루율 조절 회로, 이를 포함하는 버퍼 회로 및 슬루율 조절 방법 Download PDF

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Abstract

연산 증폭기의 슬루율을 증가시키기 위한 슬루율 조절 회로가 개시된다. 상기 슬루율 조절 회로는, 상기 연산 증폭기의 출력단으로 조절 전류를 제공하는 조절 트랜지스터, 상기 연산 증폭기의 전원 라인과 상기 조절 트랜지스터 사이에 연결된 제1트랜지스터 및 상기 제1트랜지스터와 상기 출력단의 출력 노드 사이에 연결된 제2트랜지스터를 포함하고, 상기 제2트랜지스터는 입력 전압과 출력 전압의 차이가 기준 전압 이상일 때 상기 조절 트랜지스터를 턴-온 시키고, 상기 조절 트랜지스터는 턴-온 될 때 상기 출력단으로 조절 전류를 제공한다.

Description

슬루율을 조절하기 위한 슬루율 조절 회로, 이를 포함하는 버퍼 회로 및 슬루율 조절 방법{SLEW RATE ADJUSTMENT CIRCUIT FOR ADJUSTING SLEW RATE, BUFFER CIRCUIT INCLUDING THE SAME AND METHOD OF ADJUSTING SLEW RATE}
본 발명의 실시 예들은 슬루율 조절 회로 및 이를 포함하는 버퍼 회로에 관한 것이다.
버퍼 회로는 신호를 버퍼링하는데 이용된다. 예컨대, 버퍼 회로는 디스플레이 장치의 소스 구동 회로 및 게이트 구동 회로 등 출력 신호를 출력할 수 있는 다양한 기술분야에 채용될 수 있다.
한편, 디스플레이 분야에 있어서 회로의 대형화에 따라 부하 커패시턴스의 증가 및 수평 주기의 감소로 인해 버퍼 회로의 슬루율은 중요한 요소로 대두되고 있다.
본 발명이 해결하고자 하는 과제는 연산 증폭기의 출력단의 소비전류 증가 없이 출력단의 슬루율을 향상시킬 수 있는 슬루율 조절 회로, 이를 포함하는 버퍼 회로 및 슬루율 조절 방법를 제공하는 것에 있다.
본 발명의 실시 예들에 따른 연산 증폭기의 슬루율을 증가시키기 위한 슬루율 조절 회로는, 상기 연산 증폭기의 출력단으로 조절 전류를 제공하는 조절 트랜지스터, 상기 연산 증폭기의 전원 라인과 상기 조절 트랜지스터 사이에 연결된 제1트랜지스터 및 상기 제1트랜지스터와 상기 출력단의 출력 노드 사이에 연결된 제2트랜지스터를 포함하고, 상기 제2트랜지스터는 입력 전압과 출력 전압의 차이가 기준 전압 이상일 때 상기 조절 트랜지스터를 턴-온 시키고, 상기 조절 트랜지스터는 턴-온 될 때 상기 출력단으로 조절 전류를 제공한다.
본 발명의 실시 예들에 따른 버퍼 회로는 입력 전압을 증폭하여 출력 전압을 출력 노드를 통해 출력하는 연산 증폭기, 상기 연산 증폭기의 출력단으로 상기 연산 증폭기의 출력단의 슬루율을 조절하기 위한 조절 전류를 제공하는 조절 전류 생성 회로 및 상기 입력 전압과 상기 출력 전압의 차이가 기준 전압 이상일 때, 상기 조절 전류 생성 회로로 하여금 상기 조절 전류를 상기 출력단으로 제공하도록 상기 조절 전류 생성 회로를 제어하는 제어 회로를 포함한다.
본 발명의 실시 예들에 따른 연산 증폭기의 슬루율을 증가시키기 위한 슬루율 조절 방법은, 상기 연산 증폭기에 입력되는 입력 전압을 수신하는 단계, 상기 연산 증폭기로부터 출력되는 출력 전압을 수신하는 단계 및 상기 출력 전압의 천이 시간을 감소시키기 위해, 상기 입력 전압과 상기 출력 전압의 차이에 기초하여 조절 전류를 상기 연산 증폭기의 출력단으로 제공하는 단계를 포함한다.
본 발명의 실시 예들에 따른 슬루율 조절 회로는 입력 전압과 출력 전압의 차이가 문턱 전압을 초과하면(Fast Slew), 연산 증폭기로 조절 전류를 제공함으로써 상기 연산 증폭기의 슬루율을 증가시킬 수 있는 효과가 있다.
본 발명의 실시 예들에 따른 슬루율 조절 회로는 출력단의 소비 전류 변화 없이 출력단의 슬루율을 증가시킬 수 있으므로 소자의 발열이 감소하는 효과가 있다.
도 1은 본 발명의 실시 예들에 따른 버퍼 회로를 나타낸다.
도 2는 본 발명의 실시 예들에 따른 연산 증폭기와 슬루율 조절 회로를 나타낸다.
도 3은 본 발명의 제1실시 예에 따른 버퍼 회로를 자세히 나타낸다.
도 4은 본 발명의 실시 예들에 따른 슬루율 조절 회로의 유무에 따른 출력 전압의 그래프를 나타낸다.
도 5는 본 발명의 제2실시 예에 따른 버퍼 회로를 자세히 나타낸다.
도 6은 본 발명의 제3실시 예에 따른 버퍼 회로를 자세히 나타낸다.
도 7은 본 발명의 실시 예들에 따른 슬루율 조절 방법을 나타내는 플로우 차트이다.
도 8은 본 발명의 실시 예들에 따른 버퍼 회로를 포함하는 디스플레이 장치를 개념적으로 나타낸다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시 예들을 설명한다.
도 1은 본 발명의 실시 예들에 따른 버퍼 회로를 나타낸다. 도 1을 참조하면, 버퍼 회로(100)는 입력 전압(VIN)을 수신하고, 입력 전압(VIN)을 이용하여 출력 전압(VOUT)을 출력할 수 있다. 실시 예들에 따라, 버퍼 회로(100)는 입력 전압(VIN)을 버퍼링하고 그 결과 출력 전압(VOUT)을 출력할 수 있다. 예컨대, 출력 전압(VOUT)은 입력 전압(VIN)을 증폭함으로써 생성될 수 있다.
한편, 본 명세서에서, 임의의 전압이 수신된다 함은 상기 임의의 전압이 공급되는 라인과 해당 구성이 전기적으로 연결되어 있다는 의미를 포함할 수 있다.
버퍼 회로(100)는 연산 증폭기(110)와 슬루율 조절 회로(120)를 포함할 수 있다. 실시 예들에 따라, 버퍼 회로(100)는 복수의 연산 증폭기들과 슬루율 조절 회로들을 포함할 수 있다.
연산 증폭기(110)는 입력 전압(VIN)을 증폭함으로써 출력 전압(VOUT)을 출력할 수 있다. 이상적인 경우, 연산 증폭기(110)는 입력 전압(VIN)의 인가에 따라 즉각적으로 응답하여 출력 전압(VOUT)을 출력할 수 있지만, 실제의 경우 입력 전압(VIN)과 출력 전압(VOUT) 사이의 천이에는 시간(즉, 천이 시간)이 소요될 수 있다. 이러한 천이 시간은 슬루율(slew rate)로서 표현될 수 있다.
슬루율 조절 회로(120)는 연산 증폭기(110)의 슬루율을 조절할 수 있다. 실시 예들에 따라, 슬루율 조절 회로(120)는 연산 증폭기(110)의 입력 전압(VIN)과 출력 전압(VOUT)을 수신하고, 입력 전압(VIN)과 출력 전압(VOUT)의 차이에 기초하여 입력 전압(VIN)과 출력 전압(VOUT) 사이의 천이 시간을 조절할 수 있다. 예컨대, 슬루율 조절 회로(120)는 연산 증폭기(110)의 입력 전압(VIN)과 출력 전압(VOUT)의 차이의 절대값이 기준 값을 초과할 때 턴-온 되고, 입력 전압(VIN)과 출력 전압(VOUT) 사이의 천이 시간을 감소시킬 수 있다.도 2는 본 발명의 실시 예들에 따른 연산 증폭기와 슬루율 조절 회로를 나타낸다. 도 1과 도 2를 참조하면, 연산 증폭기(110)는 입력단(111), 부하단(113) 및 출력단(115)을 포함할 수 있다.
입력단(111)은 입력 전압(VIN)과 출력 전압(VOUT)을 수신하고, 입력 전압(VIN)과 출력 전압(VOUT)의 크기의 차이를 결정할 수 있다. 입력단(111)은 부하단(113)과 전기적으로 연결될 수 있다.
부하단(113)은 연산 증폭기(110)의 이득(gain)을 결정할 수 있다. 실시 예들에 따라, 부하단(113)은 입력 전압(VIN)을 상기 이득에 따라 증폭하고, 증폭된 입력 전압을 출력단(115)으로 전달할 수 있다.
부하단(113)은 출력단(115)을 제어하기 위한 구동 신호(DS)를 출력단(115)으로 전송할 수 있다. 예컨대, 구동 신호(DS)는 연산 증폭기(110)에서 사용되는 풀-업 전류 또는 풀-다운 전류일 수 있다.
출력단(115)은 구동 신호(DS)에 응답하여 출력 전압(VOUT)을 출력할 수 있다. 실시 예들에 따라, 출력단(115)은 구동 신호(DS)에 턴-온 되어 출력 전압(VOUT)을 출력할 수 있다.
출력단(115)은 슬루율 조절 회로(120)로부터 조절 전류(ADI)를 수신할 수 있고, 그 결과 출력단(115)의 슬루율이 조절될 수 있다.
출력단(115)으로부터 출력된 출력 전압(VOUT)은 다시 입력단(111)로 제공될 수 있다.
슬루율 조절 회로(120)는 조절 전류 생성 회로(121) 및 제어 회로(123)를 포함할 수 있다.
조절 전류 생성 회로(121)는 연산 증폭기(110)의 출력단(115)에 연결될 수 있다. 조절 전류 생성 회로(121)는 조절 전류(ADI)를 출력단(115)으로 제공함으로써 출력단(115)의 슬루율을 조절할 수 있다. 실시 예들에 따라, 조절 전류 생성 회로(121)는 출력단(115)에서 입력 전압(VIN)이 출력 전압(VOUT)으로 천이될 때, 조절 전류(ADI)를 출력단(115)으로 제공함으로써 입력 전압(VIN)이 출력 전압(VOUT)으로 더 빨리 천이되게 함으로써 출력단(115)의 슬루율을 조절할 수 있다.
한편, 조절 전류(ADI)의 부호는 제한되지 않는 바, 조절 전류 생성 회로(121)가 조절 전류(ADI)를 출력단(115)으로 제공한다는 의미는 전류가 출력단(115)으로부터 조절 전류 생성 회로(121)로 흐르는 경우 및 조절 전류 생성 회로(121)로부터 출력단(115)으로 흐르는 경우 모두를 포함한다.
제어 회로(123)는 조절 전류 생성 회로(121)를 제어하기 위한 제어 신호(CS)를 출력할 수 있다. 실시 예들에 따라, 제어 회로(123)는 입력 전압(VIN)과 출력 전압(VOUT)의 차이에 따라 제어 신호(CS)를 조절 전류 생성 회로(121)로 출력할 수 있고, 조절 전류 생성 회로(121)는 제어 신호(CS)에 응답하여 턴-온(또는 인에이블) 되어 조절 전류(ADI)를 출력단(115)으로 제공할 수 있다.
본 발명의 실시 예들에 따른 슬루율 조절 회로(120)는 입력 전압(VIN)과 출력 전압(VOUT)의 차이에 따라 출력단(115)의 슬루율을 조절할 수 있다.
도 3은 본 발명의 제1실시 예에 따른 버퍼 회로를 자세히 나타낸다. 도 1 내지 도 3을 참조하면, 출력단(115)은 전원 라인들(VL1 및 VL2)에 연결되어 전원 전압들(VDD1 및 VDD2)을 수신할 수 있다. 예컨대, 제1전원 전압(VDD1)은 제2전원 전압(VDD2)보다 클 수 있다.
출력단(115)은 두 개의 구동 트랜지스터들(DTR1 및 DTR2)을 포함할 수 있다. 실시 예들에 따라, 출력단(115)은 제1전원 라인(VL1)과 출력 노드(NOUT) 사이에 연결된 제1구동 트랜지스터(DTR1) 및 제2전원 라인(VL2)과 출력 노드(NOUT) 사이에 연결된 제2구동 트랜지스터(DTR2)를 포함할 수 있다.
실시 예들에 따라, 제1구동 트랜지스터(DTR1)는 PMOS일 수 있고, 제2구동 트랜지스터(DTR2)는 NMOS일 수 있다. 이 경우, 제1구동 트랜지스터(DTR1)의 게이트는 부하단(113)에 연결될 수 있고 소스는 제1전원 라인(VL1)에 연결될 수 있고 드레인은 출력 노드(NOUT)와 연결될 수 있다. 또한, 제2구동 트랜지스터(DTR2)의 게이트는 부하단(113)에 연결될 수 있고 소스는 제2전원 라인(VL2)에 연결될 수 있고 드레인은 출력 노드(NOUT)와 연결될 수 있다.
제1구동 트랜지스터(DTR1)는 부하단(113)으로부터 전달되는 제1구동 신호(DS1)에 응답하여 턴-온 되어 작동하고, 제2구동 트랜지스터(DTR2)는 부하단(113)으로부터 전달되는 제2구동 신호(DS2)에 응답하여 턴-온 되어 작동할 수 있다. 실시 예들에 따라, 제1구동 트랜지스터(DTR1)는 풀-업 작동할 수 있고 제2구동 트랜지스터(DTR2)는 풀-다운 작동할 수 있다.
제1구동 트랜지스터(DTR1)와 제2구동 트랜지스터(DTR2)는 상보적으로 작동할 수 있다. 예컨대, 제1구동 트랜지스터(DTR1)가 턴-온 되면 제2구동 트랜지스터(DTR2)는 턴-오프 될 수 있고, 그 역도 성립한다.
조절 전류 생성 회로(121)는 출력 노드(NOUT)에 연결될 수 있다. 실시 예들에 따라, 조절 전류 생성 회로(121)는 출력 노드(NOUT)로 조절 전류를 공급하는 두 개의 조절 트랜지스터들(MTR1 및 MTR2)을 포함할 수 있다.
조절 전류 생성 회로(121)는 제1전원 라인(VL1)과 출력 노드(NOUT) 사이에 연결된 제1조절 트랜지스터(MTR1) 및 제2전원 라인(VL2)과 출력 노드(NOUT) 사이에 연결된 제2조절 트랜지스터(MTR2)를 포함할 수 있다.
실시 예들에 따라, 제1조절 트랜지스터(MTR1)는 PMOS일 수 있고, 제2조절 트랜지스터(MTR2)는 NMOS일 수 있다. 이 경우, 제1조절 트랜지스터(MTR1)의 게이트는 제어 회로(123)에 연결될 수 있고 소스는 제1전원 라인(VL1)에 연결될 수 있고 드레인은 출력 노드(NOUT) 및 부하단(113)에 연결될 수 있다. 제2조절 트랜지스터(MTR2)의 게이트는 제어 회로(123)에 연결될 수 있고 소스는 제2전원 라인(VL2)에 연결될 수 있고 드레인은 출력 노드(NOUT) 및 부하단(113)에 연결될 수 있다. 예컨대, 조절 트랜지스터들(MTR1 및 MTR2) 각각과 부하단(113)에는 보상 캐패시터(CP1 및 CP2)가 각각 연결될 수 있다. 예컨대, 제1보상 캐패시터(CP1)는 제1조절 트랜지스터(MTR1) 및 부하단(113) 사이에 연결될 수 있고 제2보상 캐패시터(CP2)는 제2조절 트랜지스터(MTR2) 및 부하단(113) 사이에 연결될 수 있다. 상기 보상 캐패시터들(CP1 및 CP2)은 밀러 보상을 위한 것일 수 있다.
제1조절 트랜지스터(MTR1)는 제어 회로(123)로부터 전달되는 제1제어 신호(CS1)에 응답하여 턴-온 되어 작동하고, 제2조절 트랜지스터(MTR2)는 제어 회로(123)로부터 전달되는 제2제어 신호(CS2)에 응답하여 턴-온 되어 작동할 수 있다.
제어 회로(123)는 조절 전류 생성 회로(121)를 턴-온 시키기 위한 제어 신호(CS1 및 CS2)를 출력할 수 있다. 실시 예들에 따라, 제어 회로(123)는 제1트랜지스터(TR1), 제2트랜지스터(TR2), 제3트랜지스터(TR3) 및 제4트랜지스터(TR4)를 포함할 수 있다.
제1트랜지스터(TR1)는 제1전원 라인(VL1)에 연결될 수 있고, 제2트랜지스터(TR2)는 제1트랜지스터(TR1)와 출력 노드(NOUT) 사이에 연결될 수 있다. 실시 예들에 따라, 제1트랜지스터(TR1) 및 제2트랜지스터(TR2) 사이에 제1조절 트랜지스터(MTR1)가 연결될 수 있다.
실시 예들에 따라, 제1트랜지스터(TR1)는 PMOS일 수 있고 제2트랜지스터(TR2)는 NMOS일 수 있다. 이 경우, 제1트랜지스터(TR1)의 게이트는 부하단(113)에 연결되고, 제1트랜지스터(TR1)의 소스는 제1전압 라인(VL1)에 연결될 수 있고, 제1트랜지스터(TR1)의 드레인은 제2트랜지스터(TR2)의 드레인 및 제1조절 트랜지스터(MTR1)의 게이트와 연결될 수 있다. 제2트랜지스터(TR2)의 게이트는 입력 전압(VIN)을 수신할 수 있고, 제2트랜지스터(TR2)의 드레인은 제1트랜지스터(TR1)의 드레인 및 제1조절 트랜지스터(MTR1)의 게이트와 연결될 수 있고, 제2트랜지스터(TR2)의 소스는 출력 노드(NOUT)에 연결될 수 있다.
제2트랜지스터(TR2)는 입력 전압(VIN)과 출력 전압(VOUT)의 차이의 절대값이 제2트랜지스터(TR2)의 문턱 전압의 절대값 이상일 때 턴-온 되어 작동할 수 있다. 예컨대, 제2트랜지스터(TR2)가 NMOS인 경우, 제2트랜지스터(TR2)는 입력 전압(VIN)과 출력 전압(VOUT)의 차이가 제2트랜지스터(TR2)의 문턱 전압 이상일 때 턴-온 될 수 있다.
한편, NMOS와 PMOS의 동작 조건은 부호만 다를 뿐 그 특성은 실질적으로 동일하며, “입력 전압(VIN)과 출력 전압(VOUT)의 차이”는 그 의미상 절대값을 의미하므로, 이하, 설명의 편의상, 본 발명에 있어서 입력 전압(VIN)과 출력 전압(VOUT)의 차이가 문턱 전압 이상이라 함은, 입력 전압(VIN)과 출력 전압(VOUT)의 차이의 절대값이 문턱 전압의 절대값 이상임을 지칭하는 것으로 가정한다.
실시 예들에 따라, 제3트랜지스터(TR3)는 NMOS일 수 있고 제4트랜지스터(TR4)는 PMOS일 수 있다. 이 경우, 제3트랜지스터(TR3)의 게이트는 부하단(113)에 연결되고, 제3트랜지스터(TR3)의 소스는 제2전압 라인(VL2)에 연결될 수 있고, 제3트랜지스터(TR3)의 드레인은 제4트랜지스터(TR4)의 드레인 및 제2조절 트랜지스터(MTR2)의 게이트와 연결될 수 있다. 제4트랜지스터(TR4)의 게이트는 입력 전압(VIN)을 수신할 수 있고, 제4트랜지스터(TR4)의 드레인은 제3트랜지스터(TR3)의 드레인 및 제2조절 트랜지스터(MTR2)의 게이트와 연결될 수 있고, 제4트랜지스터(TR4)의 소스는 출력 노드(NOUT)에 연결될 수 있다.
제4트랜지스터(TR4)는 입력 전압(VIN)과 출력 전압(VOUT)의 차이가 제4트랜지스터(TR4)의 문턱 전압 이상일 때 턴-온 되어 작동할 수 있다.
이하, 도 3을 참조하여 슬루율 조절 회로(120)의 작동을 더 설명한다. 앞에서 설명한 바와 같이, 입력 전압(VIN)과 출력 전압(VOUT) 사이의 천이에는 시간(즉, 천이 시간)이 소요될 수 있고, 본 발명의 슬루율 조절 회로(120)는 소비 전류 증가 없이 슬루율을 개선할 수 있다. 실시 예들에 따라, 도 3에 도시된 트랜지스터들의 문턱 전압은 모두 동일할 수 있다.
제1구동 트랜지스터(DTR1)가 작동할 때의 슬루율 조절 회로(120)의 작동을 설명한다. 풀-업 구동 시, 입력 전압(VIN)이 인가되면 부하단(113)의 제어에 따라 제1구동 트랜지스터(DTR1)는 턴-온되어 출력 전압(VOUT)을 출력한다.
이 때, 입력 전압(VIN)과 출력 전압(VOUT)의 차이가 문턱 전압을 초과하는 구간을 가정한다. 예컨대, 입력 전압(VIN)은 제1전원 전압(VDD1)일 수 있다. 이 경우, 제2트랜지스터(TR2)는 턴-온 된다. 이에 따라, 제1조절 트랜지스터(MTR1)는 노드(X1)의 전압에 기초하여 턴-온 된다. 즉, 제2트랜지스터(TR2)는 제1조절 트랜지스터(MTR1)를 턴-온 시키기 위한 제1제어 신호(CS1)를 출력할 수 있다. 제1조절 트랜지스터(MTR1)가 턴-온되고, 이에 따라 제1조절 트랜지스터(MTR1)는 제1전원 전압에 기초하여 제1조절 전류(ADI1)를 출력 노드(NOUT)로 전달할 수 있다. 그 결과, 출력 노드(NOUT)에서의 출력 전압(VOUT)의 천이 시간이 감소하게 되고 그 결과 출력단(115)의 슬루율이 증가한다.
예컨대, 제1조절 전류(ADI1)는 제1전원 라인(VL1)로부터 제1조절 트랜지스터(MTR1)를 통해 출력 노드(NOUT)로 제공될 수 있다.
즉, 슬루율 조절 회로(120)는 입력 전압(VIN)과 출력 전압(VOUT)의 차이가 문턱 전압을 초과할 때 출력단(115)의 슬루율을 증가시킬 수 있다.
이후, 입력 전압(VIN)과 출력 전압(VOUT)의 차이가 문턱 전압을 초과하지 않게 되면, 제2트랜지스터(TR2)는 턴-오프 되고, 제1조절 트랜지스터(MTR1)는 노드(X1)의 전압에 기초하여 턴-오프 된다. 즉, 제2트랜지스터(TR2)는 제1조절 트랜지스터(MTR1)를 턴-오프 시키기 위한 제1제어 신호(CS1)를 출력할 수 있다. 제1조절 트랜지스터(MTR1)가 턴-오프되고 제1구동 트랜지스터(DTR1)만 턴-온되어 출력 전압(VOUT)을 출력한다.
즉, 슬루율 조절 회로(120)는 입력 전압(VIN)과 출력 전압(VOUT)의 차이가 문턱 전압을 초과하지 않을 때 턴-오프 된다.
제2구동 트랜지스터(DTR2)가 작동할 때의 슬루율 조절 회로(120)의 작동도 이와 유사하다. 풀-다운 구동 시, 입력 전압(VIN)이 인가되면 부하단(113)의 제어에 따라 제2구동 트랜지스터(DTR2)는 턴-온되어 출력 전압(VOUT)을 출력한다.
이 때, 입력 전압(VIN)과 출력 전압(VOUT)의 차이가 문턱 전압을 초과하는 구간을 가정한다. 예컨대, 입력 전압(VIN)은 제2전원 전압(VDD2)일 수 있다. 이 경우, 제4트랜지스터(TR4)는 턴-온 되고, 제2조절 트랜지스터(MTR2)는 노드(X2)의 전압에 기초하여 턴-온 된다. 즉, 제4트랜지스터(TR4)는 제2조절 트랜지스터(MTR2)를 턴-온 시키기 위한 제2제어 신호(CS2)를 출력할 수 있다. 제2조절 트랜지스터(MTR2)가 턴-온되고, 이에 따라 제2조절 트랜지스터(MTR2)는 제2전원 전압에 기초하여 제2조절 전류(ADI2)를 출력 노드(NOUT)로 전달할 수 있다. 그 결과, 출력 노드(NOUT)에서의 출력 전압(VOUT)의 천이 시간이 감소하게 되고 그 결과 출력단(115)의 슬루율이 증가한다.
예컨대, 제2조절 전류(ADI2)는 제2전원 라인(VL2)로부터 제2조절 트랜지스터(MTR2)를 통해 출력 노드(NOUT)로 제공될 수 있다.
이후, 입력 전압(VIN)과 출력 전압(VOUT)의 차이가 문턱 전압을 초과하지 않게 되면, 제4트랜지스터(TR4)는 턴-오프 되고, 제2조절 트랜지스터(MTR2)는 노드(X2)의 전압에 기초하여 턴-오프 된다. 즉, 제4트랜지스터(TR4)는 제2조절 트랜지스터(MTR2)를 턴-오프 시키기 위한 제2제어 신호(CS2)를 출력할 수 있다. 제2조절 트랜지스터(MTR2)가 턴-오프되고 제2구동 트랜지스터(DTR2)만 턴-온되어 출력 전압(VOUT)을 출력한다.
따라서, 본 발명의 실시 예들에 따른 슬루율 조절 회로(120)는 출력단(115)으로 조절 전류(ADI)를 제공함으로써 출력단(115)의 슬루율을 증가시킬 수 있는 효과가 있다. 특히, 슬루율 조절 회로(120)에 의해 제공되는 조절 전류(ADI)는 구동 트랜지스터들(DTR1 및 DTR2)를 흐르지 않으므로, 구동 트랜지스터들(DTR1 및 DTR2)의 소비 전류에는 변화가 없다.
즉, 본 발명의 실시 예들에 따른 슬루율 조절 회로(120)는 출력단(115)의 소비 전류 변화 없이 출력단(115)의 슬루율을 증가시킬 수 있다. 즉, 소자의 발열이 증가하지 않는 효과가 있다.
또한, 본 발명의 실시 예들에 따른 슬루율 조절 회로(120)에 따르면, 조절 전류(ADI)의 크기는 입력 전압(VIN)과 출력 전압(VOUT)의 차이에 기초하므로(트랜지스터 특성), 입력 전압(VIN)과 출력 전압(VOUT)의 차이가 클 수록 슬루율 개선 효과가 더 향상되는 효과가 있다.
도 4는 본 발명의 실시 예들에 따른 슬루율 조절 회로의 유무에 따른 출력 전압의 그래프를 나타낸다. 도 1 내지 도 4를 참조하면, 본 발명의 실시 예들에 따른 슬루율 조절 회로(120)가 존재하는 경우의 출력단의 슬루율(①)은 슬루율 조절 회로(120)가 존재하지 않는 경우의 출력단의 슬루율(②) 보다 더 큼을 확인할 수 있다. 특히, 앞에서 설명한 바와 같이, 슬루율 조절 회로(120)는 입력 전압(VIN)과 출력 전압(VOUT)의 차이가 문턱 전압을 초과하면(Fast Slew), 출력단(115)으로 조절 전류(ADI)를 제공함으로써 출력단(115)의 슬루율을 증가시킬 수 있는 효과가 있다.
도 5는 본 발명의 제2실시 예에 따른 버퍼 회로를 자세히 나타낸다. 도 1 내지 도 5를 참조하면, 도 5의 제어 회로(123)는 인에이블 트랜지스터들(ETR1 및 ETR2)를 더 포함한다는 점을 제외하면, 도 5의 제어 회로(123)와 도 4의 제어 회로(123)는 동일하다.
제1인에이블 트랜지스터(ETR1)는 제1트랜지스터(TR1) 및 제2트랜지스터(TR2) 사이에 연결될 수 있고, 제2인에이블 트랜지스터(ETR2)는 제3트랜지스터(TR3) 및 제4트랜지스터(TR4) 사이에 연결될 수 있다. 실시 예들에 따라, 제1인에이블 트랜지스터(ETR1)는 PMOS이고, 제2인에이블 트랜지스터(ETR2)는 NMOS일 수 있다.
예컨대, 제1인에이블 트랜지스터(ETR1)는 제1인에이블 신호(EN1)에 응답하여 턴-온 될 수 있고, 제1인에이블 트랜지스터(ETR1)의 소스는 제1트랜지스터(TR1)의 드레인과 제1조절 트랜지스터(MTR1)의 게이트 사이에 연결될 수 있고, 제1인에이블 트랜지스터(ETR1)의 드레인은 제2트랜지스터(TR2)의 드레인에 연결될 수 있다. 제2인에이블 트랜지스터(ETR2)는 제2인에이블 신호(EN2)에 응답하여 턴-온 될 수 있고, 제2인에이블 트랜지스터(ETR2)의 소스는 제3트랜지스터(TR3)의 드레인과 제2조절 트랜지스터(MTR2)의 게이트 사이에 연결될 수 있고, 제2인에이블 트랜지스터(ETR2)의 드레인은 제4트랜지스터(TR4)의 드레인에 연결될 수 있다.
실시 예들에 따라, 제1인에이블 트랜지스터(ETR1)로 공급되는 제1인에이블 신호(EN1)는 제2전원 전압(VDD2) 또는 접지 전압일 수 있고, 제2인에이블 트랜지스터(ETR2)로 공급되는 제2인에이블 신호(EN2)는 제1전원 전압(VDD1)일 수 있으나, 이에 한정되는 것은 아니다.
인에이블 트랜지스터들(ETR1 및 ETR2)은 제어 신호들(CS1 및 CS2)의 출력 여부를 설정할 수 있다. 실시 예들에 따라, 제1인에이블 트랜지스터(ETR1)의 턴-온 여부에 따라 제2트랜지스터(TR2)의 턴-온 여부가 결정되고, 따라서 제1제어 신호(CS1)의 출력 여부가 결정될 수 있다. 또한, 제2인에이블 트랜지스터(ETR2)의 턴-온 여부에 따라 제4트랜지스터(TR4)의 턴-온 여부가 결정되고, 따라서, 제2제어 신호(CS2)의 출력 여부가 결정될 수 있다.
즉, 도 5의 인에이블 트랜지스터들(ETR1 및 ETR2)은 슬루율 조절 회로(120)의 인에이블 여부를 설정하기 위한 트랜지스터이다. 인에이블 트랜지스터들(ETR1 및 ETR2)이 턴-오프된 경우에는 슬루율 조절 회로(120)도 턴-오프 되고, 인에이블 트랜지스터들(ETR1 및 ETR2)이 턴-온 된 경우에는 슬루율 조절 회로(120)도 턴-온 된다.
인에이블 트랜지스터들(ETR1 및 ETR2)이 턴-온 된 경우의 슬루율 조절 회로(120)의 작동은 도 4에서 설명된 슬루율 조절 회로(120)의 작동과 동일하므로, 이하 설명을 생략한다.
도 6은 본 발명의 제3실시 예에 따른 버퍼 회로를 자세히 나타낸다. 도 1 내지 도 6을 참조하면, 도 6의 제어 회로(123)는 제1추가 트랜지스터(ATR1) 및 제2추가 트랜지스터(ATR2)를 더 포함한다는 점을 제외하면, 도 6의 제어 회로(123)와 도 4의 제어 회로(123)는 동일하다.
제1추가 트랜지스터(ATR1)는 제1트랜지스터(TR1), 제1조절 트랜지스터(MTR1), 부하단(113) 및 제2트랜지스터(TR2)에 연결될 수 있고, 제2추가 트랜지스터(ATR2)는 제3트랜지스터(TR3), 제2조절 트랜지스터(MTR2), 부하단(113) 및 제4트랜지스터(TR4)에 연결될 수 있다. 실시 예들에 따라, 제1추가 트랜지스터(ATR1)는 PMOS일 수 있고, 제2추가 트랜지스터(ATR2)는 NMOS일 수 있다.
예컨대, 제1추가 트랜지스터(ATR1)의 게이트는 제1트랜지스터(TR1) 및 제2트랜지스터(TR2)사이에 연결될 수 있고, 제1추가 트랜지스터(ATR1)의 소스는 부하단(113)과 제1보상 캐패시터(CP1) 사이에 연결될 수 있고, 제1추가 트랜지스터(ATR1)의 드레인은 제2트랜지스터(TR2)의 소스에 연결될 수 있다. 제2추가 트랜지스터(ATR2)의 게이트는 제3트랜지스터(TR3) 및 제4트랜지스터(TR4)사이에 연결될 수 있고, 제2추가 트랜지스터(ATR2)의 소스는 부하단(113)과 제2보상 캐패시터(CP2) 사이에 연결될 수 있고, 제2추가 트랜지스터(ATR2)의 드레인은 제4트랜지스터(TR4)의 소스에 연결될 수 있다.
제1구동 트랜지스터(DTR1)가 작동할 때의 슬루율 조절 회로(120)의 작동을 설명한다. 풀-업 구동 시, 입력 전압(VIN)이 인가되면 부하단(113)의 제어에 따라 제1구동 트랜지스터(DTR1)는 턴-온되어 출력 전압(VOUT)을 출력한다.
이 때, 입력 전압(VIN)과 출력 전압(VOUT)의 차이가 문턱 전압을 초과하는 구간을 가정한다. 예컨대, 입력 전압(VIN)은 제1전원 전압(VDD1)일 수 있다. 이 경우, 제2트랜지스터(TR2)는 턴-온 된다. 이에 따라, 제1조절 트랜지스터(MTR1) 및 제1추가 트랜지스터(ATR1) 모두는 노드(X1)의 전압에 기초하여 턴-온 된다. 제1조절 트랜지스터(MTR1) 및 제1추가 트랜지스터(ATR1) 모두가 턴-온되고, 제1조절 트랜지스터(MTR1)는 제1전원 전압에 기초하여 제1조절 전류(ADI1)를 출력 노드(NOUT)로 전달할 수 있다. 추가적으로, 도 4와 달리, 제1추가 트랜지스터(ATR1) 또한 제1추가 전류를 출력 노드(NOUT)로 전달할 수 있다. 그 결과, 출력 노드(NOUT)에서의 출력 전압(VOUT)의 천이 시간이 감소하게 되고 그 결과 출력단(115)의 슬루율이 증가한다.
예컨대, 제1추가 전류는 부하단(113)으로부터 제1추가 트랜지스터(ATR1)를 통해 출력 노드(NOUT)로 제공될 수 있다.
제1추가 트랜지스터(ATR1)를 제외하고 나머지 회로 구성들이 동일하다고 할 때, 도 4의 슬루율 조절 회로(120)에 의한 슬루율 증가 보다 도 6의 슬루율 조절 회로(120)에 의한 슬루율 증가가 더 클 수 있다.
이후, 입력 전압(VIN)과 출력 전압(VOUT)의 차이가 문턱 전압을 초과하지 않게 되면, 제2트랜지스터(TR2)는 턴-오프 되고, 제1조절 트랜지스터(MTR1) 및 제1추가 트랜지스터(ATR1)는 노드(X1)의 전압에 기초하여 턴-오프 된다. 제1구동 트랜지스터(DTR1)만 턴-온되어 출력 전압(VOUT)을 출력한다.
제2구동 트랜지스터(DTR2)가 작동할 때의 슬루율 조절 회로(120)의 작동도 이와 유사하다. 풀-다운 구동 시, 입력 전압(VIN)이 인가되면 부하단(113)의 제어에 따라 제2구동 트랜지스터(DTR2)는 턴-온되어 출력 전압(VOUT)을 출력한다.
이 때, 입력 전압(VIN)과 출력 전압(VOUT)의 차이가 문턱 전압을 초과하는 구간을 가정한다. 예컨대, 입력 전압(VIN)은 제2전원 전압(VDD2)일 수 있다. 이 경우, 제4트랜지스터(TR4)는 턴-온 된다. 이에 따라, 제2조절 트랜지스터(MTR2) 및 제2추가 트랜지스터(ATR2) 모두는 노드(X2)의 전압에 기초하여 턴-온 된다. 제2조절 트랜지스터(MTR2) 및 제2추가 트랜지스터(ATR2) 모두가 턴-온되고, 제2조절 트랜지스터(MTR2)는 제2전원 전압에 기초하여 제2조절 전류(ADI2)를 출력 노드(NOUT)로 전달할 수 있다. 추가적으로, 도 4와 달리, 제2추가 트랜지스터(ATR2) 또한 제2추가 전류를 출력 노드(NOUT)로 전달할 수 있다. 그 결과, 출력 노드(NOUT)에서의 출력 전압(VOUT)의 천이 시간이 감소하게 되고 그 결과 출력단(115)의 슬루율이 증가한다.
예컨대, 제2추가 전류는 부하단(113)으로부터 제2추가 트랜지스터(ATR2)를 통해 출력 노드(NOUT)로 제공될 수 있다.
이후, 입력 전압(VIN)과 출력 전압(VOUT)의 차이가 문턱 전압을 초과하지 않게 되면, 제4트랜지스터(TR4)는 턴-오프 되고, 제2조절 트랜지스터(MTR2) 및 제2추가 트랜지스터(ATR2)는 노드(NOUT)의 전압에 기초하여 턴-오프 된다. 제2구동 트랜지스터(DTR2)만 턴-온되어 출력 전압(VOUT)을 출력한다.
이 경우, 슬루율 조절 회로(120)의 트랜지스터들의 크기를 적절히 조절하는 경우, 도 6의 슬루율 조절 회로(120)에 포함된 트랜지스터들의 차원(또는 크기)의 합은 도 4의 슬루율 조절 회로(120)에 포함된 트랜지스터들의 차원의 합과 동일할 수 있다.
도 7은 본 발명의 실시 예들에 따른 슬루율 조절 방법을 나타내는 플로우 차트이다. 도 7에 도시된 슬루율 조절 방법은 도 1 내지 도 6을 참조하여 설명된 슬루율 조절 회로에 의해 수행될 수 있다.
도 1 내지 도 7을 참조하면, 슬루율 조절 회로(120)는 연산 증폭기(110)에 입력되는 입력 전압(VIN)을 수신할 수 있다(S110). 실시 예들에 따라, 연산 증폭기(110)에 입력되는 입력 전압(VIN)은 슬루율 조절 회로(120)에 포함된 트랜지스터들 중 적어도 하나로 입력될 수 있다.
슬루율 조절 회로(120)는 연산 증폭기(110)로부터 출력되는 출력 전압(VOUT)을 수신할 수 있다(S120). 실시 예들에 따라, 연산 증폭기(110)로부터 출력되는 출력 전압(VOUT)은 슬루율 조절 회로(120)에 포함된 트랜지스터들 중 적어도 하나로 입력될 수 있다.
슬루율 조절 회로(120)는 입력 전압(VIN)과 출력 전압(VOUT)의 차이에 기초하여 조절 전류(ADI)를 연산 증폭기(110)의 출력단(115)로 제공할 수 있다(S130). 앞에서 살펴본 바와 같이, 슬루율 조절 회로(120)는 입력 전압(VIN)과 출력 전압(VOUT)의 차이가 기준 전압 이상DLQ일 때, 조절 전류(ADI)를 연산 증폭기(110)로 제공함으로써 출력 전압(VOUT)의 천이 시간을 감소시킬 수 있다.
즉, 입력 전압(VIN)과 출력 전압(VOUT)의 차이가 기준 전압 이상인 경우, 슬루율 조절 회로(120)는 연산 증폭기(110)로 조절 전류(ADI)를 추가로 제공함으로써, 출력 전압(VOUT)의 천이 시간을 감소시킬 수 있다. 입력 전압(VIN)과 출력 전압(VOUT)의 차이가 상기 기준 전압 미만인 경우, 슬루율 조절 회로(120)는 연산 증폭기(110)로 조절 전류(ADI)를 제공하지 않을 수 있다. 따라서, 입력 전압(VIN)과 출력 전압(VOUT)의 차이가 상기 기준 전압 이상일 때의 슬루율은 입력 전압(VIN)과 출력 전압(VOUT)의 차이가 상기 기준 전압 미만일 때의 슬루율 보다 더 높을 수 있다.
실시 예들에 따라, 슬루율 조절 회로(120)는 입력 전압(VIN)과 출력 전압(VOUT)의 차이에 기초하여 조절 전류(ADI)의 크기를 결정할 수 있다. 이에 따라, 입력 전압(VIN)과 출력 전압(VOUT)의 차이가 클수록 슬루율이 더 높아지고, 입력 전압(VIN)과 출력 전압(VOUT)의 차이가 작을수록 슬루율이 더 작아진다. 따라서, 슬루율 조절 회로(120)는 출력 전압(VOUT)의 천이 시간을 출력 전압(VOUT)과 입력 전압(VIN)의 괴리 정도에 따라 적응적으로 조절할 수 있다.도 8은 본 발명의 실시 예들에 따른 버퍼 회로를 포함하는 디스플레이 장치를 개념적으로 나타낸다. 도 8을 참조하면, 디스플레이 장치(1000)는 디스플레이 패널(200) 및 디스플레이 구동 회로(300), 게이트 드라이버(400) 및 타이밍 컨트롤러(500)를 포함한다.
실시 예들에 따라, 디스플레이 장치(1000)는, 이미지 또는 영상을 표시할 수 있는 장치일 수 있다. 예컨대, 디스플레이 장치(1000)는 스마트 폰(smartphone), 태블릿 PC(tablet personal computer), 이동 전화기(mobile phone), 화상 전화기, 전자북 리더기(e-book reader), 컴퓨터(computer), 카메라(camera), 또는 웨어러블 장치(wearable device) 등을 의미할 수 있으나, 이에 한정되지 않는다.
디스플레이 패널(200)은 행과 열로 배열되는 다수의 서브 픽셀(PX)들을 포함할 수 있다. 예컨대, 디스플레이 패널(200)은 LED(light emitting diode) 디스플레이, OLED(organic LED) 디스플레이, AMOLED(active-matrix OLED) 디스플레이, ECD(Electrochromic Display), DMD(Digital Mirror Device), AMD(Actuated Mirror Device), GLV(Grating Light Value), PDP(Plasma Display Panel), ELD(Electro Luminescent Display), VFD(Vacuum Fluorescent Display) 중 하나로 구현될 수 있으나 이에 한정되는 것은 아니다.
디스플레이 패널(200)은 행으로 배열되는 복수의 게이트 라인들(GL1~GLn; n은 자연수), 열으로 배열되는 복수의 데이터 라인들(DL1~DLm; m은 자연수), 그리고 복수의 게이트 라인들(GL1~GLn) 및 복수의 데이터 라인들(DL1~DLm)의 교차 지점에 형성된 서브 픽셀들(PX)을 포함한다. 디스플레이 패널(200)은 복수의 수평 라인을 포함하며, 하나의 수평 라인은 하나의 게이트 라인에 연결되는 서브 픽셀들(PX)들로 구성된다. 하나의 수평 동기 시간(horizontal period, 1H) 동안, 하나의 수평 라인에 배열된 서브 픽셀들이 구동되며, 다음 1H 시간 동안, 다른 하나의 수평 라인에 배열된 서브 픽셀들이 구동될 수 있다.
서브 픽셀들(PX)은 발광 다이오드(Light Emitting Diode (LED))와 발광 다이오드를 독립적으로 구동하는 다이오드 구동 회로를 포함할 수 있다. 다이오드 구동 회로는 하나의 게이트 라인과 하나의 데이터 라인에 연결되고, 발광 다이오드는 다이오드 구동 회로와 전원 전압(예컨대, 접지 전압) 사이에 연결될 수 있다.
다이오드 구동 회로는 게이트 라인(GL1~GLn)에 연결된 스위칭 소자, 예컨대 박막 트랜지스터(Thin Film Transistor (TFT))를 포함할 수 있다. 게이트 라인(GL1~GLn)으로부터 게이트 온 신호가 인가되어 상기 스위칭 소자가 턴온되면, 다이오드 구동 회로는 다이오드 구동 회로에 연결된 데이터 라인(DL1~DLm)으로부터 수신되는 영상 신호(또는 화소 신호라고 함)를 발광 다이오드로 공급할 수 있다. 발광 다이오드는 영상 신호에 대응하는 광 신호를 출력할 수 있다.
서브 픽셀들(PX) 각각은 적색 광을 출력하는 적색 소자(R), 녹색 광을 출력하는 녹색 소자(G), 및 청색 광을 출력하는 청색 소자(B) 중 하나일 수 있고, 디스플레이 패널(200)에서 적색 소자, 녹색 소자 및 청색 소자가 다양한 방식에 따라 배열될 수 있다. 실시 예들에 따라, 디스플레이 패널(200)의 서브 픽셀(PX)들은 R, G, B, G 또는 B, G, R, G 등의 순서로 반복 배열될 수 있다. 예컨대, 디스플레이 패널(200)의 화소(PX)들은 RGB 스트라이프 구조 또는 RGB 펜타일 구조에 따라 배열될 수 있으나, 이에 한정되는 것은 아니다.
게이트 드라이버(400)는 게이트 제어 신호(GCS)에 응답하여 복수의 게이트 라인들(GL1~GLn)에 게이트 온 신호를 순차적으로 제공할 수 있다. 예를 들어, 게이트 제어 신호(GCS)는 게이트 온 신호의 출력 시작을 지시하는 게이트 스타트 펄스 및 게이트 온 신호의 출력 시점을 제어하는 게이트 쉬프트 클록 등을 포함할 수 있다.
게이트 드라이버(400)는 게이트 스타트 펄스가 인가되면, 게이트 쉬프트 클록에 응답하여 게이트 온 신호(예를 들어, 논리 하이의 게이트 전압)을 순차적으로 생성하고, 게이트 온 신호를 복수의 게이트 라인들(GL1~GLn)에 순차적으로 제공할 수 있다. 이 때, 복수의 게이트 라인들(GL1~GLn)에 게이트 온 신호가 제공되지 않는 기간에는 게이트 오프 신호(예를 들어, 논리 로우의 게이트 전압)가 복수의 게이트 라인들(GL1~GLn)로 공급된다.
디스플레이 구동 회로(300)는 데이터 제어 신호(DCS)에 응답하여, 디지털 영상 데이터(DATA)를 아날로그 영상 신호들로 변환하고, 변환된 영상 신호들을 복수의 데이터 라인들(DL1~DLm)에 제공할 수 있다. 디스플레이 구동 회로(300)는 1H 시간 동안, 하나의 수평 라인에 해당하는 영상 신호를 복수의 데이터 라인들(DL1~DLm)에 제공할 수 있다.
디스플레이 구동 회로(300)는 데이터 라인들(DL1~DLm)으로 신호를 전송하는 버퍼 회로(100)를 포함할 수 있다. 버퍼 회로(100)는 도 1 내지 도 6을 참조하여 설명된 버퍼 회로(100)일 수 있다.
버퍼 회로(100)는 디스플레이 패널(200)로 신호들을 전달할 수 있다. 디스플레이 구동 회로(300)는 데이터 제어 신호(DCS)에 응답하여 영상 데이터(DATA)를 영상 신호들로 변환할 수 있다. 디스플레이 구동 회로(300)는 영상 데이터(DATA)에 대응하는 계조 전압으로 영상 신호들을 변환하고, 변환된 영상 신호들을 버퍼 회로(100)를 통해 복수의 데이터 라인들(DL1~DLm)로 출력할 수 있다.
타이밍 컨트롤러(500)는 외부로부터 비디오 영상 데이터(RGB)를 수신하고, 비디오 영상 데이터(RGB)를 영상 처리하거나 또는 디스플레이 패널(200)의 구조에 맞도록 변환하여 영상 데이터(DATA)를 생성할 수 있다. 타이밍 컨트롤러(500)는 영상 데이터(DATA)를 디스플레이 구동 회로(300)로 전송할 수 있다.
타이밍 컨트롤러(500)는 외부의 호스트 장치로부터 다수의 제어 신호들을 수신할 수 있다. 상기 제어 신호들은 수평 동기 신호(Hsync), 수직 동기 신호(Vsync) 및 클럭 신호(DCLK)를 포함할 수 있다.
타이밍 컨트롤러(500)는 수신된 제어 신호들에 기초하여 게이트 드라이버(400)와 디스플레이 구동 회로(300)를 제어하기 위한 게이트 제어 신호(GCS), 데이터 제어 신호(DCS)를 생성할 수 있다. 타이밍 컨트롤러(500)는 게이트 제어 신호(GCS)와 데이터 제어 신호(DCS)에 기초하여 게이트 드라이버(400)와 디스플레이 구동 회로(300)의 다양한 작동 타이밍을 제어할 수 있다.
실시 예들에 따라, 타이밍 컨트롤러(500)는 게이트 제어 신호(GCS)에 기초하여 게이트 드라이버(400)가 복수의 게이트 라인들(GL1~GLn)을 구동하도록 게이트 드라이버(400)를 제어할 수 있다. 타이밍 컨트롤러(500)는 데이터 제어 신호(DCS)에 기초하여 디스플레이 구동 회로(300)가 복수의 데이터 라인들(DL1~DLm)에 영상 신호를 제공하도록 디스플레이 구동 회로(300)를 제어할 수 있다.
디스플레이 장치(1000)의 각 구성들은 해당하는 기능을 수행할 수 있는 회로로 구성될 수 있다.
본 발명의 실시 예들에 따른 방법들은 컴퓨터로 판독 가능한 저장 매체에 저장되어 프로세서에 의해 실행될 수 있는 명령어들로 구현될 수 있다.
저장 매체는, 직접 및/또는 간접적이든, 원시 상태, 포맷화된 상태, 조직화된 상태 또는 임의의 다른 액세스 가능한 상태이든 관계없이, 관계형 데이터베이스, 비관계형 데이터베이스, 인-메모리(in-memory) 데이터베이스, 또는 데이터를 저장할 수 있고 저장 제어기를 통해 이러한 데이터에 대한 액세스를 허용할 수 있는 다른 적절한 데이터베이스와 같이 분산형을 포함하는 데이터베이스를 포함할 수 있다. 또한, 저장 매체는, 1차 저장 장치(storage), 2차 저장 장치, 3차 저장 장치, 오프라인 저장 장치, 휘발성 저장 장치, 비휘발성 저장 장치, 반도체 저장 장치, 자기 저장 장치, 광학 저장 장치, 플래시 저장 장치, 하드 디스크 드라이브 저장 장치, 플로피 디스크 드라이브, 자기 테이프, 또는 다른 적절한 데이터 저장 매체와 같은 임의의 타입의 저장 장치를 포함할 수 있다.
본 명세서에서, 명령어는 어셈블러 명령어, 명령어 세트 아키텍처(instruction-set-architecture, ISA) 명령어, 머신 명령어, 머신 의존 명령어, 마이크로 코드, 펌웨어 명령어, 상태 설정 데이터, 또는 Smalltalk, C ++ 등과 같은 객체 지향 프로그래밍 언어 및 "C" 프로그래밍 언어 또는 유사한 프로그래밍 언어와 같은 종래의 절차적 프로그래밍 언어를 포함하는 하나 이상의 프로그래밍 언어의 임의의 조합으로 작성된 소스 코드 또는 객체 코드 중 어느 하나일 수 있다.
본 발명은 도면에 도시된 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100: 버퍼 회로
110: 연산 증폭기
120: 슬루율 조절 회로
111: 입력단
113: 부하단
115: 출력단
121: 조절 회로
123: 제어 회로

Claims (20)

  1. 연산 증폭기의 슬루율을 증가시키기 위한 슬루율 조절 회로에 있어서,
    상기 연산 증폭기의 출력단으로 조절 전류를 제공하는 조절 트랜지스터;
    상기 연산 증폭기의 전원 라인과 상기 조절 트랜지스터 사이에 연결된 제1트랜지스터; 및
    상기 제1트랜지스터와 상기 출력단의 출력 노드 사이에 연결된 제2트랜지스터를 포함하고,
    상기 제2트랜지스터는 입력 전압과 출력 전압의 차이가 기준 전압 이상일 때 상기 조절 트랜지스터를 턴-온 시키고,
    상기 조절 트랜지스터는 턴-온 될 때 상기 출력단의 출력 노드로 조절 전류를 제공하는,
    슬루율 조절 회로.
  2. 제1항에 있어서,
    상기 조절 전류는 상기 전원 라인으로부터 상기 조절 트랜지스터를 통해 상기 출력 노드로 제공되는,
    슬루율 조절 회로.
  3. 제1항에 있어서,
    상기 입력 전압과 상기 출력 전압의 차이가 상기 기준 전압 이상일 때 상기 제2트랜지스터는 턴-온되고,
    상기 제2트랜지스터의 턴-온에 응답하여 상기 조절 트랜지스터가 턴-온되고,
    상기 조절 트랜지스터는 상기 조절 전류를 상기 출력 노드로 제공하는,
    슬루율 조절 회로.
  4. 제1항에 있어서,
    상기 조절 트랜지스터, 상기 제1트랜지스터 및 상기 제2트랜지스터는 MOSFET이고,
    상기 제2트랜지스터의 소스는 상기 출력 노드와 연결되고, 상기 제2트랜지스터의 드레인은 상기 조절 트랜지스터의 게이트와 연결되고,
    상기 조절 트랜지스터의 소스는 상기 전원 라인에 연결되고, 상기 조절 트랜지스터의 드레인은 상기 출력 노드와 연결되고,
    슬루율 조절 회로.
  5. 삭제
  6. 제1항에 있어서,
    상기 조절 트랜지스터, 상기 제1트랜지스터 및 상기 제2트랜지스터에 연결된 인에이블 트랜지스터를 더 포함하고,
    상기 인에이블 트랜지스터는 인에이블 신호에 응답하여 상기 제2트랜지스터의 턴-온 여부를 제어하는,
    슬루율 조절 회로.
  7. 제1항에 있어서, 상기 조절 트랜지스터는,
    상기 연산 증폭기가 풀-업 작동할 때, 상기 출력단으로 양의(positive) 조절 전류를 제공하는,
    슬루율 조절 회로.
  8. 제1항에 있어서, 상기 조절 트랜지스터는,
    상기 연산 증폭기가 풀-다운 작동할 때, 상기 출력단으로 음의(negative) 조절 전류를 제공하는,
    슬루율 조절 회로.
  9. 제1항에 있어서,
    상기 조절 트랜지스터, 상기 제1트랜지스터 및 상기 제2트랜지스터에 연결된 추가 트랜지스터를 더 포함하고,
    상기 제2트랜지스터는 상기 입력 전압과 상기 출력 전압의 차이가 상기 기준 전압 이상일 때 상기 추가 트랜지스터를 턴-온 시키고,
    상기 추가 트랜지스터는 턴-온 될 때 추가 전류를 상기 출력 노드로 제공하는,
    슬루율 조절 회로.
  10. 입력 전압을 증폭하여 출력 전압을 출력 노드를 통해 출력하는 연산 증폭기;
    상기 연산 증폭기의 출력단으로 상기 연산 증폭기의 출력단의 슬루율을 조절하기 위한 조절 전류를 제공하는 조절 전류 생성 회로; 및
    상기 입력 전압과 상기 출력 전압의 차이가 기준 전압 이상일 때, 상기 조절 전류 생성 회로로 하여금 상기 조절 전류를 상기 출력단의 출력 노드로 제공하도록 상기 조절 전류 생성 회로를 제어하는 제어 회로를 포함하는,
    버퍼 회로.
  11. 제10항에 있어서, 상기 조절 전류 생성 회로는,
    상기 연산 증폭기에 연결된 전원 라인, 상기 출력 노드 및 상기 제어 회로 사이에 연결된 조절 트랜지스터를 포함하고,
    상기 조절 트랜지스터는,
    상기 입력 전압과 상기 출력 전압의 차이가 기준 전압 이상일 때, 상기 제어 회로의 제어에 따라 턴-온 되어 상기 출력 노드로 상기 조절 전류를 제공하는,
    버퍼 회로.
  12. 제11항에 있어서,
    상기 조절 전류는 상기 전원 라인으로부터 상기 조절 트랜지스터를 통해 상기 출력 노드로 제공되는,
    버퍼 회로.
  13. 제11항에 있어서, 상기 제어 회로는,
    상기 전원 라인에 연결된 제1트랜지스터;
    상기 제1트랜지스터와 상기 출력 노드 사이에 연결된 제2트랜지스터를 포함하고,
    상기 제2트랜지스터는 상기 입력 전압과 상기 출력 전압의 차이가 상기 기준 전압 이상일 때 상기 조절 트랜지스터를 턴-온 시키는,
    버퍼 회로.
  14. 제13항에 있어서,
    상기 조절 트랜지스터 및 상기 제2트랜지스터는 MOSFET이고,
    상기 제2트랜지스터의 소스는 상기 출력 노드와 연결되고, 상기 제2트랜지스터의 드레인은 상기 조절 트랜지스터의 게이트와 연결되고,
    상기 조절 트랜지스터의 소스는 상기 전원 라인에 연결되고, 상기 조절 트랜지스터의 드레인은 상기 출력 노드와 연결되는,
    버퍼 회로.
  15. 제13항에 있어서,
    상기 조절 트랜지스터, 상기 제1트랜지스터 및 상기 제2트랜지스터에 연결된 인에이블 트랜지스터를 더 포함하고,
    상기 인에이블 트랜지스터는 인에이블 신호에 응답하여 상기 제2트랜지스터의 턴-온 여부를 제어하는,
    버퍼 회로.
  16. 제13항에 있어서,
    상기 조절 트랜지스터, 상기 제1트랜지스터 및 상기 제2트랜지스터에 연결된 추가 트랜지스터를 더 포함하고,
    상기 제2트랜지스터는 상기 입력 전압과 상기 출력 전압의 차이가 상기 기준 전압 이상일 때 상기 추가 트랜지스터를 턴-온 시키고,
    상기 추가 트랜지스터는 턴-온 될 때 추가 전류를 상기 출력 노드로 제공하는,
    버퍼 회로.
  17. 연산 증폭기의 슬루율을 증가시키기 위한 슬루율 조절 방법에 있어서,
    상기 연산 증폭기에 입력되는 입력 전압을 수신하는 단계;
    상기 연산 증폭기로부터 출력되는 출력 전압을 수신하는 단계; 및
    상기 출력 전압의 천이 시간을 감소시키기 위해, 상기 입력 전압과 상기 출력 전압의 차이에 기초하여 조절 전류를 상기 연산 증폭기의 출력단의 출력 노드로 제공하는 단계를 포함하는,
    슬루율 조절 방법.
  18. 제17항에 있어서, 상기 조절 전류를 제공하는 단계는,
    상기 입력 전압과 상기 출력 전압의 차이가 기준 전압 이상일 때, 상기 조절 전류를 제공하는 단계를 포함하는,
    슬루율 조절 방법.
  19. 제18항에 있어서,
    상기 입력 전압과 상기 출력 전압의 차이가 상기 기준 전압 이상일 때의 슬루율은 상기 입력 전압과 상기 출력 전압의 차이가 상기 기준 전압 미만일 때의 슬루율 보다 더 높은,
    슬루율 조절 방법.
  20. 제17항에 있어서,
    상기 조절 전류의 크기는 상기 입력 전압과 상기 출력 전압의 차이에 기초하여 결정되는,
    슬루율 조절 방법.
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