CN112054772A - 压摆率调节电路、缓冲电路和压摆率调节方法 - Google Patents

压摆率调节电路、缓冲电路和压摆率调节方法 Download PDF

Info

Publication number
CN112054772A
CN112054772A CN202010371960.4A CN202010371960A CN112054772A CN 112054772 A CN112054772 A CN 112054772A CN 202010371960 A CN202010371960 A CN 202010371960A CN 112054772 A CN112054772 A CN 112054772A
Authority
CN
China
Prior art keywords
transistor
output
slew rate
circuit
adjustment
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202010371960.4A
Other languages
English (en)
Inventor
薛正训
徐东一
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Megna Zhixin Hybrid Signal Co.,Ltd.
Original Assignee
MagnaChip Semiconductor Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by MagnaChip Semiconductor Ltd filed Critical MagnaChip Semiconductor Ltd
Publication of CN112054772A publication Critical patent/CN112054772A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/16—Modifications for eliminating interference voltages or currents
    • H03K17/161—Modifications for eliminating interference voltages or currents in field-effect transistor switches
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/01—Shaping pulses
    • H03K5/04—Shaping pulses by increasing duration; by decreasing duration
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/30—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters
    • H03F1/303—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters using a switching device
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
    • G09G5/001—Arbitration of resources in a display system, e.g. control of access to frame buffer by video controller and/or main processor
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/02—Modifications of amplifiers to raise the efficiency, e.g. gliding Class A stages, use of an auxiliary oscillation
    • H03F1/0205—Modifications of amplifiers to raise the efficiency, e.g. gliding Class A stages, use of an auxiliary oscillation in transistor amplifiers
    • H03F1/0211—Modifications of amplifiers to raise the efficiency, e.g. gliding Class A stages, use of an auxiliary oscillation in transistor amplifiers with control of the supply voltage or current
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H03F3/45071—Differential amplifiers with semiconductor devices only
    • H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
    • H03F3/45179—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using MOSFET transistors as the active amplifying circuit
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0291—Details of output amplifiers or buffers arranged for use in a driving circuit
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2360/00—Aspects of the architecture of display systems
    • G09G2360/18—Use of a frame buffer in a display terminal, inclusive of the display panel
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2200/00—Indexing scheme relating to amplifiers
    • H03F2200/552—Indexing scheme relating to amplifiers the amplifier being made for video applications
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
    • H03F2203/45—Indexing scheme relating to differential amplifiers
    • H03F2203/45248—Indexing scheme relating to differential amplifiers the dif amp being designed for improving the slew rate

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Nonlinear Science (AREA)
  • Multimedia (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Logic Circuits (AREA)
  • Amplifiers (AREA)

Abstract

公开了一种压摆率调节电路、缓冲电路和压摆率调节方法。压摆率调节电路包括：调节晶体管，其被配置成将调节电流提供至运算放大器的输出端口中；第一晶体管，其连接在运算放大器的电力线与调节晶体管之间；以及第二晶体管，其连接在第一晶体管与输出端口的输出节点之间，其中，调节晶体管响应于输入电压与输出电压之间的差等于或大于参考电压而由第二晶体管导通，并且调节电流响应于调节晶体管导通而被提供至输出端口。

Description

压摆率调节电路、缓冲电路和压摆率调节方法
相关申请的交叉引用
本申请根据35USC 119(a)要求于2019年6月7日在韩国知识产权局提交的韩国专利申请第10-2019-0067454号的权益，其全部公开内容出于所有目的通过引用并入本文。
技术领域
以下描述涉及压摆率调节电路。以下描述还涉及包括压摆率调节电路的缓冲电路。以下描述还涉及压摆率调节方法。
背景技术
缓冲电路可以被用于对信号执行缓冲功能。例如，缓冲电路可以被用于输出输出信号的各种领域，例如显示装置的源极驱动电路和栅极驱动电路等。
同时，在显示领域中，由于由电路的扩大引起的电容的增加和水平频率的降低，缓冲电路的压摆率可能变成在形成缓冲电路时要被考虑的因素。
发明内容
提供本发明内容来以简化形式介绍一些构思，这些构思在下面的具体实施方式中进一步描述。本发明内容既不意在标识所要求保护的主题的关键特征或必要特征，也不意在用作确定所要求保护的主题的范围的辅助。
在一个一般方面中，一种压摆率调节电路包括：调节晶体管，其被配置成将调节电流提供至运算放大器的输出端口中；第一晶体管，其连接在运算放大器的电力线与调节晶体管之间；以及第二晶体管，其连接在第一晶体管与输出端口的输出节点之间，其中，调节晶体管响应于输入电压与输出电压之间的差等于或大于参考电压而由第二晶体管导通，并且调节电流响应于调节晶体管导通而被提供至输出端口。
可以经由调节晶体管将调节电流从电力线提供至输出节点中。
第二晶体管可以响应于输入电压与输出电压之间的差等于或大于参考电压而导通，调节晶体管可以响应于第二晶体管导通而导通，并且调节电流可以响应于调节晶体管导通而经由调节晶体管被提供至输出节点。
调节晶体管、第一晶体管和第二晶体管可以是金属氧化物半导体场效应晶体管(MOSFET)，第二晶体管的源极端子可以连接至输出节点，第二晶体管的漏极端子可以连接至调节晶体管的栅极端子，调节晶体管的源极端子可以连接至电力线，并且调节晶体管的漏极端子可以连接至输出节点。
调节晶体管和第二晶体管可以是金属氧化物半导体场效应晶体管(MOSFET)，第二晶体管的源极端子可以连接至输出节点，第二晶体管的漏极端子可以连接至调节晶体管的栅极端子，调节晶体管的源极端子可以连接至电力线，并且调节晶体管的漏极端子可以连接至输出节点。
压摆率调节电路还可以包括连接至调节晶体管、第一晶体管和第二晶体管的使能晶体管，其中，使能晶体管可以被配置成响应于接收到使能信号而控制是否使第二晶体管导通。
可以响应于运算放大器通过上拉电流进行操作而经由调节晶体管提供正调节电流。
可以响应于运算放大器通过下拉电流进行操作而经由调节晶体管提供负调节电流。
压摆率调节电路还可以包括连接至调节晶体管、第一晶体管和第二晶体管的附加晶体管，其中，第二晶体管可以被配置成响应于输入电压与输出电压之间的差等于或大于参考电压而使附加晶体管导通，并且可以响应于附加晶体管导通而向输出节点提供附加电流。
在另一个一般方面中，一种缓冲电路包括：运算放大器，其被配置成通过对输入电压进行放大而经由输出节点输出输出电压；调节电流生成电路，其被配置成将调节电流提供至运算放大器的输出端口以调节输出端口的压摆率；以及控制电路，其被配置成响应于输入电压与输出电压之间的差等于或大于参考电压而控制调节电流生成电路以提供调节电流。
调节电流生成电路还可以包括调节晶体管，该调节晶体管连接在运算放大器的电力线、输出节点与控制电路之间，其中，可以响应于输入电压与输出电压之间的差等于或大于参考电压，通过根据控制电路的控制使调节晶体管导通，经由调节晶体管将调节电流提供至输出节点。
调节电流可以经由调节晶体管从电力线提供至输出节点。
控制电路可以包括：连接至电力线的第一晶体管；以及连接在第一晶体管与输出节点之间的第二晶体管，其中，调节晶体管可以响应于输入电压与输出电压之间的差等于或大于参考电压而由第二晶体管导通。
调节晶体管和第二晶体管可以是金属氧化物半导体场效应晶体管(MOSFET)，其中，第二晶体管的源极端子可以连接至输出节点，第二晶体管的漏极端子可以连接至调节晶体管的栅极端子，调节晶体管的源极端子可以连接至电力线，并且调节晶体管的漏极端子可以连接至输出节点。
缓冲电路还可以包括连接至调节晶体管、第一晶体管和第二晶体管的使能晶体管，其中，使能晶体管可以被配置成响应于使能信号而控制是否使第二晶体管导通。
缓冲电路还可以包括连接至调节晶体管、第一晶体管和第二晶体管的附加晶体管，其中，附加晶体管可以响应于输入电压与输出电压之间的差等于或大于参考电压而由第二晶体管导通，并且可以响应于附加晶体管导通而向输出节点提供附加电流。
在另一个一般方面中，一种压摆率调节方法包括：接收输入至运算放大器的输入电压；接收从运算放大器输出的输出电压；以及基于输入电压与输出电压之间的差，将调节电流提供至运算放大器的输出端口以减少输出电压的转变时间。
提供调节电流可以包括响应于输入电压与输出电压之间的差等于或大于参考电压而提供调节电流。
输入电压与输出电压之间的差等于或大于参考电压的情况下的压摆率可以大于输入电压与输出电压之间的差小于参考电压的情况下的压摆率。
可以基于输入电压与输出电压之间的差来确定调节电流的大小。
在另一个一般方面中，压摆率调节电路包括：调节晶体管；连接在运算放大器的电力线与调节晶体管之间的第一晶体管；以及连接在第一晶体管与运算放大器的输出端口的输出节点之间的第二晶体管，其中，调节晶体管响应于输入电压与输出电压之间的差等于或大于参考电压而由第二晶体管导通，并且调节晶体管响应于导通而将调节电流提供至输出端口中。
调节电流可以经由调节晶体管从电力线提供至输出节点中。
第二晶体管可以响应于输入电压与输出电压之间的差等于或大于参考电压而导通，调节晶体管可以响应于第二晶体管导通而导通，并且调节电流可以响应于调节晶体管导通而经由调节晶体管被提供至输出节点。
调节晶体管、第一晶体管和第二晶体管可以是金属氧化物半导体场效应晶体管(MOSFET)，第二晶体管的源极端子可以连接至输出节点，第二晶体管的漏极端子可以连接至调节晶体管的栅极端子，调节晶体管的源极端子可以连接至电力线，并且调节晶体管的漏极端子可以连接至输出节点。
根据以下的具体实施方式、附图和权利要求，其他特征和方面将是明显的。
附图说明
图1是示出根据示例的缓冲电路的图。
图2是示出根据示例的运算放大器和压摆率调节电路的图。
图3是详细地示出根据示例的缓冲电路的图。
图4是示出根据示例的根据是否存在压摆率调节电路的输出电压的曲线图的图。
图5是详细地示出根据示例的缓冲电路的图。
图6是详细地示出根据示例的缓冲电路的图。
图7是示出根据示例的压摆率调节方法的流程图的图。
图8是构思性地示出包括根据示例的缓冲电路的显示装置的图。
遍及附图和具体实施方式，相同的附图标记指代相同的元件。附图可能不是按比例绘制的，并且为了清楚、说明和方便起见，可能夸大了附图中的元件的相对尺寸、比例和描绘。
具体实施方式
提供以下详细描述以帮助读者获得对本文中描述的方法、设备和/或系统的全面理解。然而，在理解了本申请的公开内容之后，本文中描述的方法、设备和/或系统的各种改变、修改和等同物将是明显的。例如，除了必须以特定顺序发生的操作之外，本文中描述的操作的顺序仅仅是示例，并且不限于本文中阐述的那些，而是可以如在理解了本申请的公开内容之后将明显的那样被改变。此外，为了增加清楚性和简洁性，可以省略本领域中已知的特征的描述。
本文中描述的特征可以以不同的形式来体现，并且不应被理解为限于本文中描述的示例。相反，提供本文中描述的示例仅仅是为了说明实现本文中描述的方法、设备和/或系统的许多可能的方式中的一些方式，这些方式在理解了本申请的公开内容之后将是明显的。
遍及说明书，当诸如层、区域或衬底的元件被描述为在另一元件“上”、“连接至”或“耦接至”另一元件时，其可以直接在另一元件“上”、“连接至”或“耦接至”另一元件，或者可以存在介于它们之间的一个或更多个其他元件。相比之下，当元件被描述为“直接在”另一元件“上”、“直接连接至”或“直接耦接至”另一元件时，可以不存在介于它们之间的其他元件。
如本文中所使用的，术语“和/或”包括相关联的所列项目中的任何一个以及相关联的所列项目中的任何两个或更多个的任意组合。
尽管诸如“第一”、“第二”和“第三”的术语在本文中可以被用于描述各种构件、部件、区域、层或部分，但是这些构件、部件、区域、层或部分不受这些术语限制。相反，这些术语仅被用于区分一个构件、部件、区域、层或部分与另一构件、部件、区域、层或部分。因此，在不脱离示例的教导的情况下，本文中描述的示例中提到的第一构件、部件、区域、层或部分还可以被称为第二构件、部件、区域、层或部分。
为了便于描述，在本文中可以使用诸如“在……上方”、“在……上面”、“在……下方”和“在……下面”的空间相对术语来描述如附图中所示的一个元件与另一元件的关系。除了在附图中描绘的取向之外，这样的空间相对术语意在包括装置在使用或操作时的不同取向。例如，如果附图中的装置被翻转，则相对于另一元件被描述为“在……上方”或“在……上面”的元件将相对于另一元件“在……下方”或“在……下面”。因此，术语“在……上方”包括取决于装置的空间取向的上方取向和下方取向两者。装置也可以以其他方式(例如，旋转90度或以其他取向)被定向，并且本文中使用的空间相对术语应当被相应地解释。
本文中使用的术语仅用于描述各种示例，并且不被用于限制本公开内容。除非上下文另外明确指示，否则冠词“一”、“一个”和“该”意在也包括复数形式。术语“包括”、“包含”和“具有”指定存在所述的特征、数目、操作、构件、元件和/或其组合，但是不排除存在或添加一个或更多个其他特征、数目、操作、构件、元件和/或其组合。
由于制造技术和/或公差，可能发生附图中所示的形状的改变。因此，本文中描述的示例不限于附图中所示的特定形状，而是包括在制造期间发生的形状的改变。
如在理解了本申请的公开内容之后将明显的，可以以各种方式组合本文中描述的示例的特征。此外，尽管本文中描述的示例具有各种配置，但是如在理解了本申请的公开内容之后将明显的，其他配置也是可能的。
在本文中，注意的是，关于示例或实施方式的术语“可以”的使用，例如关于示例或实施方式可以包括或实现什么，意味着存在至少一个示例或实施方式，在至少一个示例或实施方式中包括或实现了这样的特征，但是所有示例和实施方式不限于此。
考虑到在相关技术中出现的上述问题而做出本示例，并且本示例的目的是提供一种压摆率调节电路、包括压摆率调节电路的缓冲电路以及压摆率调节方法，该压摆率调节电路能够在不增加输出端口中的电流消耗的情况下提高运算放大器的输出端口的压摆率。
根据示例的压摆率调节电路可以通过在输入电压与输出电压之间的差超过阈值电压时将调节电流提供至运算放大器来提高运算放大器的压摆率，从而提供快速压摆。
根据示例的压摆率调节电路可以在不引起输出端口中的消耗电流的变化的情况下增加输出端口中的压摆率，并且因此可以防止装置被过度加热。
图1是示出根据示例的缓冲电路的图。参考图1的示例，缓冲电路100可以接收输入电压VIN，并且可以通过使用输入电压VIN来输出输出电压VOUT。根据示例，缓冲电路100可以对输入电压VIN执行缓冲功能，并且可以输出作为缓冲功能的结果的输出电压VOUT。例如，可以由缓冲电路100通过对输入电压VIN进行放大来生成输出电压VOUT。
同时，在本公开内容中，接收任意电压可能意味着电连接供应任意电压的线和相应的配置。
缓冲电路100可以包括运算放大器110和压摆率调节电路120。根据非限制性示例，缓冲电路100可以包括多个运算放大器和多个压摆率调节电路，但是在其他非限制性示例中，单个运算放大器110和压摆率调节电路120可能就足够了。
运算放大器110可以通过对输入电压VIN进行放大来输出输出电压VOUT。理想地，运算放大器110可以通过立即对输入电压VIN的输入进行响应来输出输出电压VOUT。然而，实际上，在从输入电压VIN至输出电压VOUT的转变中，可能经过时间，即转变时间。这样的转变时间可以被认为是运算放大器110的压摆率。
压摆率调节电路120可以调节运算放大器110的压摆率。根据示例，压摆率调节电路120可以从运算放大器110接收输入电压VIN和输出电压VOUT，并且可以基于接收到的输入电压VIN和输出电压VOUT来调节从输入电压VIN至输出电压VOUT的转变时间。例如，当运算放大器110的输入电压VIN与输出电压VOUT之间的差的绝对值超过参考值时，可以激活压摆率调节电路120，并且压摆率调节电路120可以相应地减少从输入电压VIN至输出电压VOUT的转变时间。
图2是示出根据示例的运算放大器和压摆率调节电路的图。参考图1和图2的示例，运算放大器110可以包括输入端口111、负载113和输出端口115。
输入端口111可以接收输入电压VIN和输出电压VOUT，并且可以确定输入电压VIN的大小与输出电压VOUT的大小之间的差。此外，在图2的示例中，运算放大器110的输入端口111可以被电连接至负载113。
负载113可以确定运算放大器110的增益。根据示例，负载113可以根据确定的增益来对输入电压VIN进行放大，并且可以将得到的输入电压传输至输出端口115。
负载113可以发送驱动信号DS以控制输出端口115。例如，驱动信号DS可以是在运算放大器110中使用的上拉电流或下拉电流。
输出端口115可以响应于驱动信号DS来输出输出电压VOUT。根据示例，输出端口115可以作为被驱动信号DS导通的结果输出输出电压VOUT。
输出端口115可以从压摆率调节电路120接收调节电流ADI，并且因此，可以调节输出端口115的压摆率。
可以将从输出端口115输出的输出电压VOUT再次提供至输入端口111。
根据图2的示例，压摆率调节电路120可以包括调节电流生成电路121和控制电路123。
在这样的示例中，调节电流生成电路121可以连接至运算放大器110的输出端口115。调节电流生成电路121可以通过将调节电流ADI提供至输出端口115来调节输出端口115的压摆率。根据示例，调节电流生成电路121可以将调节电流ADI提供至输出端口115。因此，调节电流生成电路121可以通过使从输入电压VIN至输出电压VOUT的转变快于之前在输入电压VIN通过输出端口115转变为输出电压VOUT时的压摆率来调节输出端口115的压摆率。
同时，不限制调节电流ADI的电流流动的方向，只要通过调节电流生成电路121的操作，至输出端口115的调节电流ADI可以包括其中电流从输出端口115流入至调节电流生成电路121中的示例以及其中电流从调节电流生成电路121流入至输出端口115中的示例。
控制电路123可以输出用于控制调节电流生成电路121的控制信号CS。根据示例，控制电路123可以根据输入电压VIN与输出电压VOUT之间的差来将控制信号CS输出至调节电流生成电路121中。此外，调节电流生成电路121可以响应于控制信号CS、通过被激活或被使能来将调节电流ADI提供至输出端口115中。
根据示例的压摆率调节电路120可以根据输入电压VIN与输出电压VOUT之间的差来调节输出端口115的压摆率。
图3是详细地示出根据示例的缓冲电路的图。参考图1至图3的示例，输出端口115可以通过连接至电力线VL1和VL2来接收电源电压VDD1和VDD2。例如，第一电源电压VDD1可以大于第二电源电压VDD2。
输出端口115可以包括两个驱动晶体管DTR1和DTR2。根据示例，输出端口115可以包括：连接在第一电力线VL1与输出节点NOUT之间的第一驱动晶体管DTR1；以及连接至第二电力线VL2和输出节点NOUT的第二驱动晶体管DTR2。
根据示例，第一驱动晶体管DTR1可以是PMOS晶体管，并且第二驱动晶体管DTR2可以是NMOS晶体管。在这样的示例中，第一驱动晶体管DTR1的栅极端子可以连接至负载113，第一驱动晶体管DTR1的源极端子可以连接至第一电力线VL1，并且第一驱动晶体管DTR1的漏极端子可以连接至输出节点NOUT。另外，第二驱动晶体管DTR2的栅极端子可以连接至负载113，第二驱动晶体管DTR2的源极端子可以连接至第二电力线VL2，并且第二驱动晶体管DTR2的漏极端子可以连接至输出节点NOUT。
第一驱动晶体管DTR1可以响应于接收到从负载113传输的第一驱动信号DS1而导通，并且第二驱动晶体管DTR2可以通过接收到从负载113传输的第二驱动信号DS2而导通。根据示例，第一驱动晶体管DTR1可以是上拉晶体管，并且第二驱动晶体管DTR2可以是下拉晶体管。
第一驱动晶体管DTR1和第二驱动晶体管DTR2可以以互补的方式进行操作。例如，当第一驱动晶体管DTR1导通时，第二驱动晶体管DTR2可以关断，并且当第一驱动晶体管DTR1关断时，第二驱动晶体管DTR2可以导通。
调节电流生成电路121可以连接至输出节点NOUT。根据示例，调节电流生成电路121可以包括用于将调节电流提供至输出节点NOUT的两个调节晶体管MTR1和MTR2。
例如，调节电流生成电路121可以包括连接在第一电力线VL1与输出节点NOUT之间的第一调节晶体管MTR1，并且可以包括连接在第二电力线VL2与输出节点NOUT之间的第二调节晶体管MTR2。
根据非限制性示例，第一调节晶体管MTR1可以是PMOS，并且第二调节晶体管MTR2可以是NMOS。在这样的示例中，第一调节晶体管MTR1的栅极端子可以连接至控制电路123，第一调节晶体管MTR1的源极端子可以连接至第一电力线VL1，并且第一调节晶体管MTR1的漏极端子可以连接至输出节点NOUT和负载113。第二调节晶体管MTR2的栅极端子可以连接至控制电路123，第二调节晶体管MTR2的源极端子可以连接至第二电力线VL2并且第二调节晶体管MTR2的漏极端子可以连接至输出节点NOUT和负载113。例如，补偿电容器CP1和CP2可以分别连接在调节晶体管MTR1和MTR2与负载113之间。在这样的示例中，第一补偿电容器CP1可以连接在第一调节晶体管MTR1与负载113之间，并且第二补偿电容器CP2可以连接在第二调节晶体管MTR2与负载113之间。补偿电容器CP1和CP2可以被用于Miller补偿，其中Miller补偿是用于利用负反馈方式使用电容来使电路稳定的技术。
第一调节晶体管MTR1可以响应于接收到从控制电路123传输的第一控制信号CS1而导通，并且第二调节晶体管MTR2可以响应于接收到从控制电路123传输的第二控制信号CS2而导通。
控制电路123可以输出用于激活调节电流生成电路121的控制信号CS1和CS2。根据示例，控制电路123可以包括第一晶体管TR1、第二晶体管TR2、第三晶体管TR3和第四晶体管TR4。
第一晶体管TR1可以连接至第一电力线VL1，并且第二晶体管TR2可以连接在第一晶体管TR1与输出节点NOUT之间。根据示例，第一调节晶体管MTR1可以连接在第一晶体管TR1与第二晶体管TR2之间。
根据非限制性示例，第一晶体管TR1可以是PMOS晶体管，并且第二晶体管TR2可以是NMOS晶体管。在这样的示例中，第一晶体管TR1的栅极端子可以连接至负载113，第一晶体管TR1的源极端子可以连接至第一电力线VL1，并且第一晶体管TR1的漏极端子可以连接至第二晶体管TR2的漏极端子和第一调节晶体管MTR1的栅极端子。此外，在这样的示例中，第二晶体管TR2的栅极端子可以接收输入电压VIN，第二晶体管TR2的漏极端子可以连接至第一晶体管TR1的漏极端子和第一调节晶体管MTR1的栅极端子，并且第二晶体管TR2的源极端子可以连接至输出节点NOUT。
当输入电压VIN与输出电压VOUT之间的差的绝对值等于或大于第二晶体管TR2的阈值电压的绝对值时，第二晶体管TR2可以导通。例如，当第二晶体管TR2是NMOS时，当输入电压VIN与输出电压VOUT之间的差等于或大于第二晶体管TR2的阈值电压时，第二晶体管TR2可以导通。
同时，除仅仅符号不同之外，NMOS和PMOS的操作条件可以基本上相同。因此，“输入电压VIN与输出电压VOUT之间的差”可以对应于绝对值。考虑到使用绝对值运算得到相关计算的幅值(因为符号对于这些考虑并不重要)，因此，在下文中，为了便于描述，在示例中，可以假设，输入电压VIN与输出电压VOUT之间的差等于或大于阈值电压意味着输入电压VIN与输出电压VOUT之间的差的绝对值等于或大于阈值电压的绝对值。
根据非限制性示例，第三晶体管TR3可以是NMOS晶体管，并且第四晶体管TR4可以是PMOS晶体管。在这样的示例中，第三晶体管TR3的栅极端子可以连接至负载113，第三晶体管TR3的源极端子可以连接至第二电力线VL2，并且第三晶体管TR3的漏极端子可以连接至第四晶体管TR4的漏极端子和第二调节晶体管MTR2的栅极端子。此外，在这样的示例中，第四晶体管TR4的栅极端子可以接收输入电压VIN，第四晶体管TR4的漏极端子可以连接至第三晶体管TR3的漏极端子和第二调节晶体管MTR2的栅极端子，并且第四晶体管TR4的源极端子可以连接至输出节点NOUT。
在示例中，当输入电压VIN与输出电压VOUT之间的差等于或大于第四晶体管TR4的阈值电压时，第四晶体管TR4可以导通。
在下文中，参考图3的示例，更详细地描述了压摆率调节电路120的操作。如以上更详细地描述的，在从输入电压VIN至输出电压VOUT的转变期间可以经过时间，即转变时间，并且示例的压摆率调节电路120能够在不引起电流消耗的增加的情况下提高压摆率。根据示例，在图3的示例中示出的所有晶体管的阈值电压可以相同。
将更详细地描述当第一驱动晶体管DTR1导通时压摆率调节电路120的操作。在上拉操作中，当输入电压VIN被输入时，第一驱动晶体管DTR1可以通过控制负载113而导通，并且可以输出输出电压VOUT。
在这样的示例中，可以假设，输入电压VIN与输出电压VOUT之间的差可以超过阈值电压。例如，输入电压VIN可以与第一电源电压VDD1相匹配。因此，在这样的示例中，第二晶体管TR2可以导通。因此，第一调节晶体管MTR1可以通过从节点X1接收电压而导通。换句话说，第二晶体管TR2可以输出用于使第一调节晶体管MTR1导通的第一控制信号CS1。当第一调节晶体管MTR1导通时，可以基于第一电源电压通过第一调节晶体管MTR1将第一调节电流ADI1传输至输出节点NOUT中。因此，至输出节点NOUT中的输出电压VOUT的转变时间可以减少，并且因此，结果是输出端口115的压摆率可以增加。
例如，可以通过第一调节晶体管MTR1将第一调节电流ADI1从第一电力线VL1提供至输出节点NOUT中。
换句话说，当输入电压VIN与输出电压VOUT之间的差超过阈值电压时，压摆率调节电路120可以增加输出端口115的压摆率。
随后，当输入电压VIN与输出电压VOUT之间的差不超过阈值电压时，第二晶体管TR2可以关断，并且第一调节晶体管MTR1可以通过从节点X1接收电压而关断。换句话说，第二晶体管TR2可以输出用于使第一调节晶体管MTR1关断的第一控制信号CS1。可以通过使第一调节晶体管MTR1关断并且通过仅使第一驱动晶体管DTR1导通来输出输出电压VOUT。
换句话说，当输入电压VIN与输出电压VOUT之间的差不超过阈值电压时，可以禁用压摆率调节电路120。
当第二驱动晶体管DTR2导通时的压摆率调节电路120的操作与以上更详细地讨论的操作类似。在下拉操作中，当输入电压VIN被输入时，第二驱动晶体管DTR2可以通过负载113的控制而导通，并且可以输出输出电压VOUT。
在这样的示例中，可以假设，输入电压VIN与输出电压VOUT之间的差超过阈值电压。例如，输入电压VIN可以是第二电源电压VDD2。在这样的示例中，第四晶体管TR4可以导通，并且第二调节晶体管MTR2可以通过从节点X2接收电压而导通。换句话说，第四晶体管TR4可以输出用于使第二调节晶体管MTR2导通的第二控制信号CS2。因此，第二调节晶体管MTR2可以导通，并且因此可以基于第二电源电压VDD2通过第二调节晶体管MTR2将第二调节电流ADI2传输至输出节点NOUT中。因此，至输出节点NOUT中的输出电压VOUT的转变时间可以减少，并且因此，结果是输出端口115的压摆率可以增加。
例如，可以通过第二调节晶体管MTR2将第二调节电流ADI2从第二电力线VL2提供至输出节点NOUT中。
随后，当输入电压VIN与输出电压VOUT之间的差不超过阈值电压时，第四晶体管TR4可以关断，并且第二调节晶体管MTR2可以通过从节点X2接收电压而关断。换句话说，第四晶体管TR4可以输出用于使第二调节晶体管MTR2关断的第二控制信号CS2。可以通过使第二调节晶体管MTR2关断并且通过仅使第二驱动晶体管DTR2导通来输出输出电压VOUT。
因此，根据示例的压摆率调节电路120可以通过将调节电流ADI提供至输出端口115中来增加输出端口115的压摆率。特别地，从压摆率调节电路120提供的调节电流ADI可以不流入至驱动晶体管DTR1和DTR2中，并且因此可以不发生驱动晶体管中的电流消耗的改变。
换句话说，根据示例的压摆率调节电路120可以在不引起输出端口115的电流消耗的增加的情况下增加输出端口115的压摆率。换句话说，可以防止该装置过热，否则增加的压摆率将导致高的电流消耗，高的电流消耗将产生大量的热。
另外，根据基于示例的压摆率调节电路120，可以基于输入电压VIN与输出电压VOUT之间的差，即，晶体管的特性来确定调节电流ADI的电流电平，并且当输入电压VIN与输出电压VOUT之间的差变大时，由于作为示例的特征的结果可以增加压摆率，因此可以实现压摆率的提高。
图4是示出根据示例的根据是否存在压摆率调节电路的输出电压的曲线图的图。参考图1至图4的示例，通过在图4的曲线图中呈现的说明信息可以确认，当存在根据示例的压摆率调节电路120时的输出端口的压摆率①可以大于当未提供压摆率调节电路120时的输出端口的压摆率②。特别地，如以上更详细地描述的，当输入电压VIN与输出电压VOUT之间的差超过阈值电压时——在图4中被示出为快速压摆部分，压摆率调节电路120可以通过将调节电流ADI提供至输出端口115来增加输出端口115的压摆率。
图5是详细地示出根据示例的缓冲电路的图。参考图1至图5的示例，图5的示例的控制电路123可以与图3的示例的控制电路123相同，但是图5的示例的控制电路123的不同之处可以在于，其还可以包括使能晶体管ETR1和ETR2。
第一使能晶体管ETR1可以连接在第一晶体管TR1与第二晶体管TR2之间，并且第二使能晶体管ETR2可以连接在第三晶体管TR3与第四晶体管TR4之间。根据非限制性示例，第一使能晶体管ETR1可以是PMOS晶体管，而第二使能晶体管ETR2可以是NMOS晶体管。
例如，第一使能晶体管ETR1可以响应于接收到第一使能信号EN1而导通。第一使能晶体管ETR1的源极端子可以连接在第一晶体管TR1的漏极端子与第一调节晶体管MTR1的栅极端子之间。第一使能晶体管ETR1的漏极端子可以连接至第二晶体管TR2的漏极端子。第二使能晶体管ETR2可以响应于接收到第二使能信号EN2而导通。第二使能晶体管ETR2的源极端子可以连接在第三晶体管TR3的漏极端子与第二调节晶体管MTR2的栅极端子之间。第二使能晶体管ETR2的漏极端子可以连接至第四晶体管TR4的漏极端子。
根据非限制性示例，提供至第一使能晶体管ETR1的第一使能信号EN1可以是第二电源电压VDD2或接地电压，并且提供至第二使能晶体管ETR2的第二使能信号EN2可以是第一电源电压VDD1，但是EN1和EN2不限于这样的示例，并且在其他示例中，可以将其他电压用于EN1和/或EN2。
可以通过操纵使能晶体管ETR1和ETR2来设置是否输出控制信号CS1和CS2的确定。根据示例，可以基于第一使能晶体管ETR1是否导通来确定是否使第二晶体管TR2导通。因此，也可以基于这样的方法来确定是否输出第一控制信号CS1。另外，可以基于第二使能晶体管ETR2是否导通来确定是否使第四晶体管TR4导通。因此，也可以基于这样的方法来确定是否输出第二控制信号CS2。
换句话说，图5的示例的使能晶体管ETR1和ETR2可以是用于设置是否启用压摆率调节电路120的晶体管。当使能晶体管ETR1和ETR2关断时，压摆率调节电路120也可以相应地被禁用，并且当使能晶体管ETR1和ETR2导通时，压摆率调节电路120也可以相应地被激活。
当使能晶体管ETR1和使能晶体管ETR2导通或关断时的压摆率调节电路120的操作与以上参考图3的示例描述的压摆率调节电路120的那些操作相同，并且因此为了简便起见，省略了这样的操作的描述。
图6是详细地示出根据示例的缓冲电路的图。参考图1至图6的示例，图6的示例的控制电路123可以与图3的控制电路123相同，不同之处在于还包括第一附加晶体管ATR1和第二附加晶体管ATR2。
第一附加晶体管ATR1可以连接至第一晶体管TR1、第一调节晶体管MTR1、负载113和第二晶体管TR2。第二附加晶体管ATR2可以连接至第三晶体管TR3、第二调节晶体管MTR2、负载113和第四晶体管TR4。根据示例，第一附加晶体管ATR1可以是PMOS晶体管，并且第二附加晶体管ATR2可以是NMOS晶体管。
例如，第一附加晶体管ATR1的栅极端子可以连接在第一晶体管TR1与第二晶体管TR2之间，第一附加晶体管ATR1的源极端子可以连接至负载113和第一补偿电容器CP1，并且第一附加晶体管ATR1的漏极端子可以连接至第二晶体管TR2的源极端子。第二附加晶体管ATR2的栅极端子可以连接在第三晶体管TR3与第四晶体管TR4之间，第二附加晶体管ATR2的源极端子可以连接在负载113与第二补偿电容器CP2之间，并且第二附加晶体管ATR2的漏极端子可以连接至第四晶体管TR4的源极端子。
下面更详细地描述当第一驱动晶体管DTR1导通时压摆率调节电路120的操作。在上拉操作中，当输入电压VIN被输入时，第一驱动晶体管DTR1可以基于负载113的控制而导通，并且第一驱动晶体管DTR1可以输出输出电压VOUT。
在这样的示例中，可以假设，输入电压VIN与输出电压VOUT之间的差超过阈值电压。例如，输入电压VIN可以是第一电源电压VDD1。在这样的示例中，第二晶体管TR2可以导通。因此，第一调节晶体管MTR1和第一附加晶体管ATR1两者都可以通过从节点X1接收电压而导通。当第一调节晶体管MTR1和第一附加晶体管ATR1两者都导通时，可以基于第一电源电压VDD1通过第一调节晶体管MTR1将第一调节电流ADI1传输至输出节点NOUT中。另外，与图3的示例不同，还可以通过第一附加晶体管ATR1将第一附加电流传输至输出节点NOUT中。因此，至输出节点NOUT中的输出电压VOUT的转变时间可以减少，并且因此输出端口115的压摆率可以相应地增加。
例如，可以通过第一附加晶体管ATR1将第一附加电流从负载113提供至输出节点NOUT中。
假设电路的除了包含第一附加晶体管ATR1之外的其余配置是相同的，通过图6的示例的压摆率调节电路120产生的压摆率的增加可以大于通过使用图3的压摆率调节电路120产生的压摆率的增加。
随后，当输入电压VIN与输出电压VOUT之间的差不超过阈值电压时，第二晶体管TR2可以关断，并且第一调节晶体管MTR1和第一附加晶体管ATR1也可以被节点X1的电压关断。通过仅使第一驱动晶体管DTR1导通来输出输出电压VOUT。
当第二驱动晶体管DTR2导通时的压摆率调节电路120的操作与以上讨论的那些操作类似。在下拉操作中，当输入电压VIN被输入时，第二驱动晶体管DTR2可以通过负载113的控制而导通，并且可以相应地输出输出电压VOUT。
在本公开内容中，假设输入电压VIN与输出电压VOUT之间的差可以超过阈值电压。例如，输入电压VIN可以是第二电源电压VDD2。在这样的示例中，第四晶体管TR4可以导通。因此，第二调节晶体管MTR2和第二附加晶体管ATR2两者都可以通过从节点X2接收电压而导通。当第二调节晶体管MTR2和第二附加晶体管ATR2两者都导通时，可以基于第二电源电压VDD2通过第二调节晶体管MTR2将第二调节电流ADI2传输至输出节点NOUT。另外，与图3的示例不同，也可以通过第二附加晶体管ATR2将第二附加电流传输至输出节点NOUT。因此，至输出节点NOUT中的输出电压VOUT的转变时间可以减少，并且因此输出端口115的压摆率可以相应地增加。
例如，可以通过第二附加晶体管ATR2将第二附加电流从负载113提供至输出节点NOUT。
随后，当输入电压VIN与输出电压VOUT之间的差不超过阈值电压时，第四晶体管TR4可以关断，并且第二调节晶体管MTR2和第二附加晶体管ATR2可以通过从节点X2接收电压而关断。可以通过仅使第二驱动晶体管DTR2导通来输出输出电压VOUT。
在示例中，当适当地调节压摆率调节电路120的各个晶体管的尺寸时，例如按照上述讨论，作为非限制性示例，在图6的示例的压摆率调节电路120中包括的晶体管的尺寸或大小的总和可以与在图3的示例的压摆率调节电路120中包括的晶体管的尺寸的总和相同。
图7是示出根据示例的压摆率调节方法的流程图的图。可以通过如参考图1至图6的示例所描述的压摆率调节电路120来执行图7的示例中示出的压摆率调节方法。
参考图1至图7的示例，在S110中，压摆率调节电路120可以接收输入至运算放大器110中的输入电压VIN。根据示例，输入至运算放大器110的输入电压VIN可以被输入至压摆率调节电路120中包括的晶体管中的至少一个中。
在S120中，压摆率调节电路120可以接收从运算放大器110输出的输出电压VOUT。根据示例，从运算放大器110输出的输出电压VOUT可以被输入至压摆率调节电路120中包括的晶体管中的至少一个。
在S130中，压摆率调节电路120可以基于输入电压VIN与输出电压VOUT之间的差将调节电流ADI提供至运算放大器110的输出端口115。如上所述，当输入电压VIN与输出电压VOUT之间的差等于或大于参考电压时，压摆率调节电路120可以通过将调节电流ADI提供至运算放大器110来减小至输出电压VOUT的转变时间。
换句话说，当输入电压VIN与输出电压VOUT之间的差等于或大于参考电压时，压摆率调节电路120可以通过另外地将调节电流ADI提供至运算放大器110来减少至输出电压VOUT的转变时间。当输入电压VIN与输出电压VOUT之间的差小于参考电压时，压摆率调节电路120可以不将调节电流ADI提供至运算放大器110。因此，输入电压VIN与输出电压VOUT之间的差等于或大于参考电压的情况下的压摆率可以大于输入电压VIN与输出电压VOUT之间的差小于参考电压的情况下的压摆率。
根据示例，压摆率调节电路120可以基于输入电压VIN与输出电压VOUT之间的差来确定调节电流ADI的电流电平。因此，当输入电压VIN与输出电压VOUT之间的差变大时，压摆率也可以变大，并且当输入电压VIN与输出电压VOUT之间的差变小时，压摆率也可以变小。因此，压摆率调节电路120可以因此根据输出电压VOUT与输入电压VIN之间的幅值的差距来自适应地调节至输出电压VOUT的转变时间。
图8是构思性地示出包括根据示例的缓冲电路的显示装置的图。参考图8的示例，显示装置1000可以包括显示面板200、显示驱动电路300、栅极驱动电路400和定时控制器500。然而，这是非限制性示例，并且在其他示例中，除了这些元件以外和/或代替这些元件，还可以存在其他元件。
根据示例，显示装置1000可以是能够显示图像或视频的装置。例如，作为非限制性示例，显示装置1000可以指的是智能电话、平板个人计算机、移动电话、视频电话、电子书阅读器、计算机、照相机或可穿戴装置，但是显示装置1000不限于这些列举的示例，并且在其他示例中，具有显示活动的其他装置被用作显示装置1000。
显示面板200可以包括以行和列布置的多个子像素P。例如，作为非限制性示例，可以使用以下中的任意一种来实现显示面板200：发光二极管(LED)显示器、有机LED(OLED)显示器、有源矩阵OLED(AMOLED)显示器、电致色变显示器(ECD)、数字微镜器件(DMD)、致动镜装置(AMD)、光栅光阀(GLV)、等离子体显示面板(PDP)、电致发光显示器(ELD)和真空荧光显示器(VFD)，但是显示面板200不限于这些列举的示例，并且在其他示例中，例如通过使用子像素来提供图像/视频显示能力的其他装置被用作显示面板200。
显示面板200可以包括以行布置的多条栅极线GL1至GLn，其中n是自然数。显示面板200还可以包括以列布置的多条数据线DL1至DLm，其中m是自然数。因此，显示面板200可以包括形成在多条栅极线GL1至GLn与多条数据线DL1至DLm之间的各个交叉点处的子像素P。显示面板200可以包括多条水平线，并且一条水平线可以被配置有连接至一条栅极线的子像素P。在一个水平周期(1H)期间，可以驱动布置在一条水平线中的子像素，并且在随后的1H期间，可以驱动布置在另一条水平线中的子像素。
子像素P中的每个可以包括发光二极管(LED)和独立驱动LED的二极管驱动电路。作为非限制性示例，每个二极管驱动电路可以连接至一条栅极线和一条数据线，并且每个LED可以连接在二极管驱动电路与电源电压例如，接地电压之间。
每个二极管驱动电路可以包括连接至栅极线GLl至GLn的开关元件，例如，薄膜晶体管(TFT)。当通过将栅极导通信号提供至栅极线GL1至GLn来导通开关元件时，二极管驱动电路可以向LED提供图像信号或像素信号，该图像信号或像素信号从连接至二极管驱动电路的数据线DL1至DLm提供。LED可以输出与图像信号相关联的光学信号。
每个子像素P可以是输出红色光的红色元件R、输出绿色光的绿色元件G和输出蓝色光的蓝色元件B之一。在显示面板200中，可以根据各种方法来布置红色元件、绿色元件和蓝色元件。根据非限制性示例，可以以R、G、B和G的顺序或者以B、G、R和G的顺序以重复的方式来布置显示面板200的子像素P。例如，可以根据RGB条纹结构或RGB Pentile结构来布置显示面板200的子像素P，但是显示面板200不限于这些具体示例。
栅极驱动电路400可以响应于栅极控制信号GCS顺序地将栅极导通信号提供至多条栅极线GLl至GLn。例如，栅极控制信号GCS可以包括指示输出栅极导通信号的起始时间的栅极起始脉冲和控制每个栅极导通信号的定时的栅极移位时钟。
当栅极起始脉冲被输入时，栅极驱动电路400可以响应于栅极移位时钟顺序地生成栅极导通信号，例如逻辑上高的栅极电压，并且可以顺序地将栅极导通信号提供至多条栅极线GL1至GLn。在这样的示例中，在没有将栅极导通信号提供至多条栅极线GL1至GLn的时间段期间，可以将栅极关断信号例如逻辑上低的栅极电压提供至多条栅极线GL1至GLn。
显示驱动电路300可以响应于数据控制信号DCS将数字图像数据DATA转换为模拟图像信号，并且可以将得到的图像信号提供至多条数据线DLl至DLm。显示驱动电路300还可以在1H水平周期期间将与一条水平线相关联的图像信号提供至相应的多条数据线DL1至DLm。
显示驱动电路300可以包括将信号发送至数据线DL1至DLm的缓冲电路100。这样的缓冲电路100可以是参考图1至图6的示例描述的缓冲电路100。
缓冲电路100可以将信号传输至显示面板200中。显示驱动电路300可以响应于接收到数据控制信号DCS将图像数据DATA转换为图像信号。显示驱动电路300可以将这样的图像数据转换为与图像数据DATA相关联的灰度电压的图像信号，并且可以通过缓冲电路100将得到的图像信号输出至多条数据线DL1至DLm中。
定时控制器500可以接收外部视频图像数据RGB，并且可以根据显示面板200的结构对视频图像数据RGB进行处理，或者可以通过转换视频图像数据来生成图像数据DATA。此外，定时控制器500可以将图像数据DATA发送至显示驱动电路300中。
定时控制器500可以从外部主机装置接收多个控制信号。控制信号可以包括在图8的示例中共同示出为SYNC的水平同步信号Hsync、垂直同步信号Vsync，以及时钟信号DCLK。
定时控制器500可以基于接收到的控制信号来生成分别用于控制栅极驱动电路400和显示驱动电路300的栅极控制信号GCS和数据控制信号DCS。定时控制器500还可以基于其接收的栅极控制信号GCS和数据控制信号DCS来控制栅极驱动电路400和显示驱动电路300的各种驱动定时。
根据示例，定时控制器500可以控制栅极驱动电路400，使得栅极驱动电路400可以基于栅极控制信号GCS将栅极导通信号提供至多条栅极线GLl至GLn。定时控制器500可以控制显示驱动电路300，使得显示驱动电路300可以基于数据控制信号DCS将图像信号提供至多条数据线DL1至DLm。
可以在能够执行相应功能的电路中采用显示装置1000的每种配置。
图1至图8中的执行在本申请中描述的操作的缓冲电路100、运算放大器110、输入端口111、负载113、输出端口115、压摆率调节电路120、调节电流生成电路121、控制电路123、显示装置1000、显示面板200、显示驱动电路300、栅极驱动电路400和定时控制器500由硬件部件来实现，所述硬件部件被配置成执行在本申请中描述的操作，所述操作由硬件部件来执行。可以被用于执行本申请中描述的操作的硬件部件的示例适当时包括缓冲器、晶体管、控制器、传感器、发生器、驱动器、存储器、比较器、算术逻辑单元、加法器、减法器、乘法器、除法器、积分器以及被配置成执行本申请中描述的操作的任何其他电子部件。
虽然本公开内容包括特定示例，但是在理解了本申请的公开内容之后将明显的是，在不脱离权利要求及其等同物的精神和范围的情况下，可以在这些示例中进行形式和细节上的各种改变。本文中描述的示例应被认为是仅是描述性的，而不是出于限制的目的。每个示例中的特征或方面的描述应被认为是适用于其他示例中的类似特征或方面。如果以不同的顺序来执行所描述的技术，以及/或者如果以不同的方式来组合所描述的系统、架构、装置或电路中的部件，和/或所描述的系统、架构、装置或电路中的部件被其他部件或其等同物代替或补充，则可以实现合适的结果。因此，本公开内容的范围不是由具体实施方式来限定，而是由权利要求及其等同物来限定，并且权利要求及其等同物的范围内的所有变化都应被理解为包括在本公开内容中。

Claims (20)

1.一种压摆率调节电路，所述压摆率调节电路包括：
调节晶体管，其被配置成响应于所述调节晶体管导通而将调节电流提供至运算放大器的输出端口中；
第一晶体管，其连接在所述运算放大器的电力线与所述调节晶体管之间；以及
第二晶体管，其连接在所述第一晶体管与所述输出端口的输出节点之间，
其中，所述调节晶体管响应于输入电压与输出电压之间的差等于或大于参考电压而由所述第二晶体管导通。
2.根据权利要求1所述的压摆率调节电路，其中，所述调节电流经由所述调节晶体管从所述电力线提供至所述输出节点中。
3.根据权利要求1所述的压摆率调节电路，其中，所述第二晶体管响应于所述输入电压与所述输出电压之间的差等于或大于所述参考电压而导通，所述调节晶体管响应于所述第二晶体管导通而导通，并且所述调节电流响应于所述调节晶体管导通而经由所述调节晶体管被提供至所述输出节点。
4.根据权利要求1所述的压摆率调节电路，其中，所述调节晶体管、所述第一晶体管和所述第二晶体管是金属氧化物半导体场效应晶体管，所述第二晶体管的源极端子连接至所述输出节点，所述第二晶体管的漏极端子连接至所述调节晶体管的栅极端子，所述调节晶体管的源极端子连接至所述电力线，并且所述调节晶体管的漏极端子连接至所述输出节点。
5.根据权利要求1所述的压摆率调节电路，其中，所述调节晶体管和所述第二晶体管是金属氧化物半导体场效应晶体管，所述第二晶体管的源极端子连接至所述输出节点，所述第二晶体管的漏极端子连接至所述调节晶体管的栅极端子，所述调节晶体管的源极端子连接至所述电力线，并且所述调节晶体管的漏极端子连接至所述输出节点。
6.根据权利要求1所述的压摆率调节电路，还包括连接至所述调节晶体管、所述第一晶体管和所述第二晶体管的使能晶体管，其中，所述使能晶体管被配置成响应于接收到使能信号而控制是否使所述第二晶体管导通。
7.根据权利要求1所述的压摆率调节电路，其中，响应于所述运算放大器通过上拉电流进行操作而经由所述调节晶体管提供正调节电流。
8.根据权利要求1所述的压摆率调节电路，其中，响应于所述运算放大器通过下拉电流进行操作而经由所述调节晶体管提供负调节电流。
9.根据权利要求1所述的压摆率调节电路，还包括连接至所述调节晶体管、所述第一晶体管和所述第二晶体管的附加晶体管，其中，所述第二晶体管被配置成响应于所述输入电压与所述输出电压之间的差等于或大于所述参考电压而使所述附加晶体管导通，并且响应于所述附加晶体管导通而向所述输出节点提供附加电流。
10.一种缓冲电路，所述缓冲电路包括：
运算放大器，其被配置成通过对输入电压进行放大而经由输出节点输出输出电压；
调节电流生成电路，其被配置成将调节电流提供至所述运算放大器的输出端口以调节所述输出端口的压摆率；以及
控制电路，其被配置成响应于所述输入电压与所述输出电压之间的差等于或大于参考电压而控制所述调节电流生成电路以提供所述调节电流。
11.根据权利要求10所述的缓冲电路，其中，所述调节电流生成电路还包括调节晶体管，所述调节晶体管连接在所述运算放大器的电力线、所述输出节点与所述控制电路之间，
其中，响应于所述输入电压与所述输出电压之间的差等于或大于所述参考电压，通过根据所述控制电路的控制使所述调节晶体管导通，经由所述调节晶体管将所述调节电流提供至所述输出节点。
12.根据权利要求11所述的缓冲电路，其中，所述调节电流经由所述调节晶体管从所述电力线提供至所述输出节点。
13.根据权利要求11所述的缓冲电路，其中，所述控制电路包括：
连接至所述电力线的第一晶体管；以及
连接在所述第一晶体管与所述输出节点之间的第二晶体管，
其中，所述调节晶体管响应于所述输入电压与所述输出电压之间的差等于或大于所述参考电压而由所述第二晶体管导通。
14.根据权利要求13所述的缓冲电路，其中，所述调节晶体管和所述第二晶体管是金属氧化物半导体场效应晶体管，其中，所述第二晶体管的源极端子连接至所述输出节点，所述第二晶体管的漏极端子连接至所述调节晶体管的栅极端子，所述调节晶体管的源极端子连接至所述电力线，并且所述调节晶体管的漏极端子连接至所述输出节点。
15.根据权利要求13所述的缓冲电路，还包括连接至所述调节晶体管、所述第一晶体管和所述第二晶体管的使能晶体管，其中，所述使能晶体管被配置成响应于使能信号而控制是否使所述第二晶体管导通。
16.根据权利要求13所述的缓冲电路，还包括连接至所述调节晶体管、所述第一晶体管和所述第二晶体管的附加晶体管，其中，所述附加晶体管响应于所述输入电压与所述输出电压之间的差等于或大于所述参考电压而由所述第二晶体管导通，并且响应于所述附加晶体管导通而向所述输出节点提供附加电流。
17.一种压摆率调节方法，所述方法包括：
接收输入至运算放大器的输入电压；
接收从所述运算放大器输出的输出电压；以及
基于所述输入电压与所述输出电压之间的差，将调节电流提供至所述运算放大器的输出端口以减少所述输出电压的转变时间。
18.根据权利要求17所述的方法，其中，提供所述调节电流包括：响应于所述输入电压与所述输出电压之间的差等于或大于参考电压而提供所述调节电流。
19.根据权利要求18所述的方法，其中，所述输入电压与所述输出电压之间的差等于或大于所述参考电压的情况下的压摆率大于所述输入电压与所述输出电压之间的差小于所述参考电压的情况下的压摆率。
20.根据权利要求17所述的方法，其中，基于所述输入电压与所述输出电压之间的差来确定所述调节电流的大小。
CN202010371960.4A 2019-06-07 2020-05-06 压摆率调节电路、缓冲电路和压摆率调节方法 Pending CN112054772A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2019-0067454 2019-06-07
KR1020190067454A KR102661500B1 (ko) 2019-06-07 2019-06-07 슬루율을 조절하기 위한 슬루율 조절 회로, 이를 포함하는 버퍼 회로 및 슬루율 조절 방법

Publications (1)

Publication Number Publication Date
CN112054772A true CN112054772A (zh) 2020-12-08

Family

ID=73609366

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010371960.4A Pending CN112054772A (zh) 2019-06-07 2020-05-06 压摆率调节电路、缓冲电路和压摆率调节方法

Country Status (3)

Country Link
US (2) US11641199B2 (zh)
KR (1) KR102661500B1 (zh)
CN (1) CN112054772A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220302910A1 (en) * 2021-03-22 2022-09-22 Magnachip Semiconductor, Ltd. Slew rate acceleration circuit and buffer circuit including the same

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230051948A (ko) * 2021-10-12 2023-04-19 주식회사 엘엑스세미콘 슬루 레이트 제어기, 슬루 레이트 제어기의 구동 방법, 슬루 레이트 제어기를 포함하는 데이터 구동부, 및 데이터 구동부의 구동 방법
GB2613033A (en) * 2021-11-17 2023-05-24 Cirrus Logic Int Semiconductor Ltd Controlling slew rate

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5317281A (en) * 1993-01-12 1994-05-31 Raytheon Company Slew rate booster circuit
JP4614704B2 (ja) * 2003-07-23 2011-01-19 ルネサスエレクトロニクス株式会社 差動増幅器及びデータドライバと表示装置
JP4572170B2 (ja) * 2006-01-30 2010-10-27 Ｏｋｉセミコンダクタ株式会社 出力回路及びこれを用いた表示装置
KR101147354B1 (ko) * 2010-07-19 2012-05-23 매그나칩 반도체 유한회사 출력 버퍼용 슬루율 부스트 회로 및 이를 구비한 출력 버퍼
KR101916224B1 (ko) * 2012-03-21 2018-11-08 삼성전자 주식회사 출력 버퍼용 증폭기 및 이를 이용한 신호 처리 장치
KR102074230B1 (ko) * 2013-09-23 2020-02-06 삼성전자주식회사 슬루율이 개선된 버퍼 회로 및 이를 포함하는 소스 구동 회로
KR102540570B1 (ko) 2015-12-18 2023-06-07 주식회사 엘엑스세미콘 출력 버퍼 및 이를 포함하는 소스 구동 회로

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220302910A1 (en) * 2021-03-22 2022-09-22 Magnachip Semiconductor, Ltd. Slew rate acceleration circuit and buffer circuit including the same

Also Published As

Publication number Publication date
US20230223935A1 (en) 2023-07-13
US11641199B2 (en) 2023-05-02
KR20200140971A (ko) 2020-12-17
US20200389165A1 (en) 2020-12-10
KR102661500B1 (ko) 2024-05-03
US11936372B2 (en) 2024-03-19

Similar Documents

Publication Publication Date Title
KR102159257B1 (ko) 디스플레이 구동 회로 및 디스플레이 구동 방법
US10467973B2 (en) Buffer amplifier circuit for enhancing the slew rate of an output signal and devices including the same
US11936372B2 (en) Slew rate adjusting circuit for adjusting slew rate, buffer circuit including same, and slew rate adjusting method
KR102662925B1 (ko) 화소 회로 및 이를 포함하는 표시 장치
KR102177216B1 (ko) 표시 장치 및 표시 장치 제어 방법
US20150310812A1 (en) Source driver
US20150325200A1 (en) Source driver and display device including the same
US9583065B2 (en) Gate driver and display device having the same
US10748501B2 (en) Gate driver, display panel and display using same
US11514862B2 (en) Method for improving slew rate of amplifier circuit and display device using the same
CN103177687A (zh) 发光显示设备
KR102170087B1 (ko) 구동회로 및 이를 포함하는 표시장치
US7498841B2 (en) Level shifter and display device including the same
KR20220065166A (ko) 표시 장치 및 표시 장치의 구동 방법
US10157585B2 (en) Overdrive amplifier and semiconductor device
US10157566B2 (en) Display driving device and display device having the same
US20220415230A1 (en) Source amplifier and display device including the same
CN110189716B (zh) 用于驱动显示面板的设备和方法
CN113689819A (zh) 面板控制电路和包括面板控制电路的显示装置
US20220302910A1 (en) Slew rate acceleration circuit and buffer circuit including the same
US20220262317A1 (en) Display driving circuit, display apparatus including the same, and operating method of the display driving circuit
KR20240010635A (ko) 바이어스 전압 인가용 스캔 드라이버 및 이를 포함하는 표시 장치
KR20240108610A (ko) 네거티브 레벨 쉬프터 및 이를 포함하는 표시장치

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
TA01 Transfer of patent application right
TA01 Transfer of patent application right

Effective date of registration: 20240424

Address after: Han Guozhongqingbeidao

Applicant after: Megna Zhixin Hybrid Signal Co.,Ltd.

Country or region after: Republic of Korea

Address before: Han Guozhongqingbeidao

Applicant before: Magnachip Semiconductor, Ltd.

Country or region before: Republic of Korea