JP4572170B2 - 出力回路及びこれを用いた表示装置 - Google Patents

Description

本発明は、方形波状の入力波形に応答して変化する出力波形の立ち上がりや立ち下がりの際に生じる傾斜（スルーレート＝単位時間に対する電圧変化）を改善した高スルーレート出力回路と、これを用いた液晶表示装置（以下「LCD」という。）等の表示装置に関するものである。

従来、高スルーレート出力回路と、これを用いたLCDに関する技術としては、例えば、次のような文献に記載されるものがあった。

特開２００５−１９２２６０号公報

この特許文献１に記載されたLCDは、アクティブマトリクス液晶パネルと、この液晶パネルを駆動する駆動装置とを備えている。液晶パネルは、複数の走査線と複数のデータ線との交差箇所に配置された複数の液晶素子が、マトリクス状に配置されて構成されている。駆動装置は、コントローラによって制御される複数のソースドライバ及び複数のゲートドライバを有し、そのソースドライバが高スルーレート出力回路により構成されている。

図６は、特許文献１等に記載された従来の高スルーレート出力回路を示す概略の回路図である。

この高スルーレート出力回路は、入力端子（以下「IN」という。）からの入力電圧Vinを増幅する差動入力段１０と、この出力側に接続されたカレントミラー部３０と、この出力側に接続されて出力端子（以下「OUT」という。）から出力電圧Voutを出力するプッシュプル型の出力段４０とを備え、MOSトランジスタにより構成されている。

差動入力段１０は、P型差動入力段２０ＡとN型差動入力段２０Ｂとから構成されている。P型差動入力段２０Ａは、正の電源電圧（以下「VDD」という。）と共通ノードN1との間に接続された電流源１１と、共通ノードN1とノードN13との間に接続されて入力電圧Vinによりゲート制御されるＰチャネル型MOSトランジスタ（以下「PMOS」という。）２１と、共通ノードN1とノードN14との間に接続されて出力電圧Voutによりゲート制御されるPMOS２２とにより構成されている。N型差動入力段２０Ｂは、共通ノードN2と接地電位（以下「VSS」という。）との間に接続された電流源１２と、ノードN11と共通ノードN2との間に接続されて入力電圧Vinによりゲート制御されるＮチャネル型MOSトランジスタ（以下「NMOS」という。）２３と、ノードN12と共通ノードN2との間に接続されて出力電圧Voutによりゲート制御されるNMOS２４とにより構成されている。

カレントミラー部３０は、PMOS３１、ノードN12、抵抗３３、ノードN14、及びNMOS３５を有し、これらがVDDとVSSとの間に直列に接続され、更に、PMOS３２、ノードN11、抵抗３４、ノードN13、及びNMOS３６を有し、これらがVDDとVSSとの間に直列に接続されている。PMOS３１及び３２は、ゲートが共通に接続され、更に、そのゲートがPMOS３１のドレインに接続されている。NMOS３５及び３６は、ゲートが共通に接続され、更に、そのゲートがNMOS３５のドレインに接続されている。

プッシュプル型の出力段４０は、VDDとOUTの間に接続された出力用PMOS４１と、OUTとVSSとの間に接続されたNMOS４２とを有している。PMOS４１は、ノードN11の電位によりゲート制御され、NMOS４２は、ノードN13の電位によりゲート制御される。PMOS４１のゲートとドレインとの間には、位相補償用の抵抗４３及び容量４４が直列に接続されている。NMOS４２のゲートとドレインとの間には、位相補償用の抵抗４５及び容量４６が直列に接続されている。

この種の高スルーレート出力回路では、方形波状の入力電圧VinがINに入力されると、この入力電圧Vinが差動入力段１０により高利得で増幅され、カレントミラー部３０を介して、PMOS４１とNMOS４２の駆動能力が相補的に変動する。入力電圧Vinが低レベル（以下「“Ｌ”レベル」という。）から高レベル（以下「“Ｈ”レベル」という。）に立ち上がると、これに応答してPMOS４１の駆動能力が増加すると共にNMOS４２の駆動能力が減少し、VDDからPMOS４１を介して、OUTに接続された負荷（例えば、LCDのデータ線）へ出力電流が吐き出される。入力電圧Vinが“Ｈ”レベルから“Ｌ”レベルに立ち下がると、これに応答してPMOS４１の駆動能力が減少すると共にNMOS４２の駆動能力が増加し、負荷からOUT及びNMOS４２を介してVSSへ電流が引き込まれる。

従来の図６の高スルーレート出力回路では、一般的に、例えば、LCDソースドライバに使用される場合、スルーレートを向上させるために、差動入力段１０の電流源１１，１２を定常的に増加させるようにしている。しかし、LCDソースドライバは、出力数分の複数の高スルーレート出力回路を有しており、定常的に差動入力段１０の電流を増加させると、複数の高スルーレート出力回路を搭載した集積回路チップの総消費電流が大幅に増加してしまう。

そこで、前記特許文献１の技術では、副電流源と、PMOS４１のゲート電圧によりゲート制御されるスイッチ用MOSトランジスタとを、直列に接続した構成の第１の副電流源回路を、電流源１１に対して並列に接続し、更に、副電流源と、NMOS４２のゲート電圧によりゲート制御されるスイッチ用MOSトランジスタとを、直列に接続した構成の第２の副電流源回路を、電流源１２に対して並列に接続している。そして、高スルーレートが必要な時にのみ、第１又は第２の副電流源回路内のスイッチ用MOSトランジスタをオンして副電流源から供給される電流により、差動入力段１０の電流を増加させることにより、定常電流を低電流化している。

しかしながら、前記特許文献１の技術では、PMOS４１のゲート電圧（つまりノードN11の電位）により、PMOS４１と第１の副電流源回路内のスイッチ用MOS トランジスタとのゲートを制御して両者の導通状態を制御すると共に、NMOS４２のゲート電圧（つまりノードN13の電位）により、NMOS４２と第２の副電流源回路内のスイッチ用MOSトランジスタとのゲートを制御して両者の導通状態を制御しているので、PMOS４１及びNMOS４２の駆動能力の変動速度が遅くなり、スルーレートが低くなる。これを改善するためには、出力段４０の駆動能力を大きくすれば良いが、駆動能力を大きくすれば、出力段４０の形成面積の増大と消費電流の増加という新たな問題が生じるため、根本的な解決にはならない。

従って、未だ技術的に十分満足の得られる高スルーレート出力回路を実現することが困難であった。

本発明の高スルーレート出力回路は、第１導電型の第１差動入力段と、前記第１導電型と異なる第２導電型の第２差動入力段と、カレントミラー部と、プッシュプル型の出力段と、第１、第２補助電流源部と、出力段補助部と、制御部とを備えている。

前記第１差動入力段は、第１電流源と第３ノードとの間に接続されて入力端子の電位により導通状態が制御される第１トランジスタと、前記第１電流源と第４ノードとの間に接続されて出力端子の電位により導通状態が制御される第２トランジスタとを有している。前記第２差動入力段は、 第１ノードと第２電流源との間に接続されて入力端子の電位により導通状態が制御される第３トランジスタと、第２ノードと前記第２電流源との間に接続されて出力端子の電位により導通状態が制御される第４トランジスタとを有している。前記カレントミラー部は、前記第２ノード及び前記第４ノードに第１電源電流を流し、前記第１ノード及び前記第３ノードに、前記第１電源電流に対応した第２電源電流を流す回路である。

前記プッシュプル型の出力段は、前記第１ノードの電位により駆動される第１出力トランジスタと、前記出力端子を介して前記第１出力トランジスタに直列に接続され、前記第３ノードの電位により駆動される第２出力トランジスタとを有している。前記第１補助電流源部は、第３電流源とこれに直列に接続された第５トランジスタとを有し、前記第１電流源に並列に接続されている。前記第２補助電流源部は、第４電流源とこれに直列に接続された第６トランジスタとを有し、前記第２電流源に並列に接続されている。

前記出力段補助部は、前記第１ノードと前記出力端子との間に接続された第７トランジスタと、前記第３ノードと前記出力端子との間に接続された第８トランジスタとを有している。前記制御部は、前記入力端子及び前記出力端子間の電位差を検出してこの検出結果に基づき、前記第５トランジスタ及び前記第７トランジスタと前記第６トランジスタ及び前記第８トランジスタとの導通状態をそれぞれ制御する回路である。
本発明の出力回路は、更に、前記第５トランジスタに並列に接続された第９トランジスタと、前記第６トランジスタに並列に接続された第１０トランジスタと、前記第１ノードの電位に基づき、前記第１０トランジスタの導通状態、及び前記第３ノードの電位を制御する第１制御トランジスタと、前記第３ノードの電位に基づき、前記第１制御トランジスタに対して相補的に、前記第９トランジスタの導通状態、及び前記第１ノードの電位を制御する第２制御トランジスタとを備えている。

本発明の表示装置は、液晶パネル、有機エレクトロルミネセンス・パネル（以下「有機ELパネル」という。）等の表示パネルと、前記表示パネルを駆動する駆動部とを備え、前記駆動部は、前記出力回路における出力段の出力により前記表示素子を電圧駆動する構成にしている。

請求項１、２に係る発明の出力回路によれば、次の（ａ）〜（ｃ）のような効果がある。

（ａ） 制御部により、入出力端子間の電位差を検出し、出力段トランジスタを深くオンさせ、更に、補助電流源部により、出力変化時のみ差動入力段の電流を補うことにより、回路規模を増大させることなく、且つ、静的な消費電流を増加させることなく、スルーレートを高速化することができる。

（ｂ） 負荷への充放電時のみ差動電流を増加しているため、幅広い負荷に対応することができる。

（ｃ） 出力段の貫通電流の対策により、高スルーレート対応にもかかわらず、充放電時の出力段の貫通電流を小さくできる。

請求項３、４に係る発明の出力回路によれば、請求項１、２に係る発明とほぼ同様の効果がある。更に、通常、高インピーダンス状態（以下「Hi-Z」という。）期間が必要な場合、出力回路の出力端子にスイッチを設けて制御を行うが、その構成の場合、スイッチの抵抗でスルーレートが上がり難いが、本発明の構成を採用することで、スイッチを設けることなく、制御が可能となる。このように、制御信号を入力する端子を追加することで、出力のタイミングを任意に設定することができる。特にHi-Z期間が必要なLCDソースドライバ等で有効である。

請求項５、６に係る発明の表示装置によれば、出力段の出力により表示素子を電圧駆動するので、高スルーレートと低消費電力の効果が得られる。

高スルーレート出力回路は、P型の第１差動入力段と、N型の第２差動入力段と、カレントミラー部と、プッシュプル型の出力段と、第１、第２補助電流源部と、出力段補助部と、制御部とを備えている。

前記第１差動入力段は、第１電流源と第３ノードとの間に接続されて前記入力端子の電位によりゲート制御される第１MOSトランジスタと、前記第１電流源と第４ノードとの間に接続されて出力端子の電位によりゲート制御される第２MOSトランジスタとを有している。前記第２差動入力段は、 第１ノードと第２電流源との間に接続されて入力端子の電位により導通状態が制御される第３MOSトランジスタと、第２ノードと前記第２電流源との間に接続されて出力端子の電位によりゲート制御される第４MOSトランジスタとを有している。前記カレントミラー部は、前記第２ノード及び前記第４ノードに第１電源電流を流し、前記第１ノード及び前記第３ノードに、前記第１電源電流に対応した第２電源電流を流す回路である。

前記プッシュプル型の出力段は、前記第１ノードの電位により駆動される第１出力MOSトランジスタと、前記出力端子を介して前記第１出力MOSトランジスタに直列に接続され、前記第３ノードの電位により駆動される第２出力MOSトランジスタとを有している。前記第１補助電流源部は、第３電流源とこれに直列に接続された第５MOSトランジスタとを有し、前記第１電流源に並列に接続されている。前記第２補助電流源部は、第４電流源とこれに直列に接続された第６MOSトランジスタとを有し、前記第２電流源に並列に接続されている。

前記出力段補助部は、前記第１ノードと前記出力端子との間に接続された第７MOSトランジスタと、前記第３ノードと前記出力端子との間に接続された第８MOSトランジスタとを有している。前記制御部は、前記入力端子及び前記出力端子間の電位差を検出してこの検出結果に基づき、前記第５MOSトランジスタ及び前記第７MOSトランジスタと前記第６MOSトランジスタ及び前記第８MOSトランジスタとをゲート制御する回路である。

（実施例１の構成）
図１は、本発明の実施例１を示す高スルーレート出力回路の概略の回路図である。

この高スルーレート出力回路は、従来の図８と同様の第１導電型の第１差動入力段（例えば、P型差動入力段）６０Ａ及び第２導電型の第２差動入力段（例えば、N型差動入力段）６０Ｂからなる差動入力段５０と、カレントミラー部７０と、プッシュプル型の出力段８０とを有する他に、新たに第１補助電流源部６０Ｃと、第２補助電流源部６０Ｄと、制御回路９０と、出力補助回路１００とが追加されている。

P型差動入力段６０Aは、VDDと第１共通ノードN1との間に接続された第１電流源５１と、第１共通ノードN1と第３ノードN13との間に接続されてINからの入力電圧Vinによりゲート制御される第１トランジスタ（例えば、PMOS）６１と、第１共通ノードN1と第４ノードN14との間に接続されてOUTからの出力電圧Voutによりゲート制御される第２トランジスタ（例えば、PMOS）６２とにより構成されている。

N型差動入力段６０Ｂは、第２共通ノードN2とVSSとの間に接続された第２電流源５２と、第１ノードN11と第２共通ノードN2との間に接続されて入力電圧Vinによりゲート制御される第３トランジスタ（例えば、NMOS）６３と、第２ノードN12と第２共通ノードN2との間に接続されて出力電圧Voutによりゲート制御される第４トランジスタ（例えば、NMOS）６４とにより構成されている。

カレントミラー部７０は、第２ノードN12及び第４ノードN14に第１電源電流を流し、第１ノードN11及び第３ノードN13に、前記第１電源電流に対応した第２電源電流を流す回路である。このカレントミラー部７０は、PMOS７１、第２ノードN12、抵抗７３、第４ノードN14、及びNMOS７５を有し、これらがVDDとVSSとの間に直列に接続され、更に、PMOS７２、第１ノードN11、抵抗７４、第３ノードN13、及びNMOS７６を有し、これらがVDDとVSSとの間に直列に接続されている。PMOS７１，７２のゲートは相互の接続されると共に、そのゲートがPMOS７１のドレインに接続されている。NMOS７５，７６のゲートは相互に接続されると共に、そのゲートがNMOS７５のドレインに接続されている。

プッシュプル型の出力段８０は、第１ノードN11の電位により駆動される第１出力トランジスタ（例えば、PMOS）８１と、OUTと、第３ノードN13の電位により駆動される第２出力トランジスタ（例えば、NMOS)８２とを有し、これらがVDDとVSSとの間に直列に接続されている。PMOS８１のゲート及びドレイン間には、位相補償用の容量８３が接続され、更に、NMOS８２のゲート及びドレイン間にも、位相補償用の容量８４が接続されている。

第１補助電流源部６０Ｃは、第３電流源５３と、これに直列に接続されて第５ノードN15の電位によりゲート制御される第５トランジスタ（例えば、PMOS)６５とを有し、これらが第１電流源５１に並列に接続されている。又、PMOS６５には、第７ノードN17の電位によりゲート制御される第９トランジスタ（例えば、PMOS)６５−９が並列に接続されている。第２補助電流源部６０Ｄは、第４電流源５４と、これに直列に接続されて第６ノードN16の電位によりゲート制御される第６トランジスタ（例えば、NMOS)６６とを有し、これらが第２電流源５２に並列に接続されている。又、NMOS６６には、第８ノードN18の電位によりゲート制御される第１０トランジスタ（例えば、NMOS)６６−１０が並列に接続されている。

制御回路９０は、制御部９３と、出力段補助部９４と、電流源９１，９２とを有し、この電流源９１、制御部９３及び電流源９２が、VDDとVSSとの間に直列に接続され、更に、出力段補助部９４が、第１ノードN11と第３ノードN13との間に接続されている。制御部９３は、IN及びOUT間の電位差を検出してこの検出結果に基づき、PMOS６５及び第７トランジスタ（例えば、PMOS)９４−７と、NMOS６６及び第８トランジスタ（例えば、NMOS)９４−８とを、それぞれゲート制御する回路であり、第１検出トランジスタ（例えば、NMOS)９３−１と、第２検出トランジスタ（例えば、PMOS)９３−２とを有し、これらが第５ノードN15と第６ノードN16との間に直列に接続されている。NMOS９３−１及びPMOS９３−２のゲートは、INに接続され、NMOS９３−１及びPMOS９３−２のソースが、OUTに接続されている。

出力段補助部９４は、第１ノードN11とOUTとの間に接続された第７トランジスタ（例えば、PMOS)９４−７と、第３ノードN13とOUTとの間に接続された第８トランジスタ（例えば、NMOS)９４−８とを有し、そのPMOS９４−７のゲートが、第５ノードN15に接続され、NMOS９４−８のゲートが、第６ノードN16に接続されている。

出力補助回路１００は、VDD及び第７ノードN17間に接続された電流源１０１と、第８ノードN18及びVSS間に接続された電流源１０２と、第１制御トランジスタ（例えば、PMOS）１１１と、第２制御トランジスタ（例えば、NMOS)１１２と、ダイオード接続されたPMOS１１３、PMOS１１４、NMOS１１５、及びダイオード接続されたNMOS１１６とにより構成されている。

PMOS１１３、第１９ノードN19、及びPMOS１１４は、VDDと第１ノードN11との間に直列に接続され、更に、NMOS１１５、第２０ノードN20、及びNMOS１１６は、第３ノードN13とVSSとの間に直列に接続されている。PMOS１１１は、ソース・ドレインが第１９ノードN19と第１８ノードN18との間に接続され、ゲートが第１ノードN11との間に接続され、第１ノードN11の電位に基づき、NMOS６６−１０のゲート（第１８ノードN18)を制御すると共に、第３ノードN13の電位を固定するための制御を行うトランジスタである。NMOS１１２は、ドレイン・ソースが第１７ノードN17と第２０ノードN20との間に接続され、ゲートが第３ノードN13に接続され、第３ノードN13の電位に基づき、PMOS１１１に対して相補的に、PMOS６５−９のゲートを制御すると共に、第１ノードN11の電位を固定するための制御を行うトランジスタである。

（実施例１の動作）
本実施例１の高スルーレート出力回路は、高スルーレート化を実現し、消費電流の増加を抑えるために、以下の（A）、（Ｂ）のシーケンスで動作する。

（Ａ） 入力電圧Vinが低電位の“Ｌ”レベルから高電位の“Ｈ”レベルに変化した場合は、次の（１）〜（７）の動作が行われる。

（１） IN及びOUT間の電位差を検出するソースフォロアNMOS９３−１がオンし、第１５ノードN15の電位が低下する。

（２） ノードN15の電位の低下により、PMOS９４−７がオンするため、ノードN11はOUTと低抵抗で接続されて急峻に低下し、出力段PMOS８１を深くオンさせる。その結果、OUTは急峻に上昇してスルーレートが向上する。

（３） 同時に、PMOS６５がオンし、P型差動入力段６０Aの電流が増加する。NMOS７５に流れる電流が増加するため、カレントミラーによりNMOS７６に流れる電流も増加し、ノードN13の電位をより低下させる。この動作によりOUTが急峻に上昇した時の出力段８０の貫通電流を低減させると共に、更に、スルーレートを向上できる。

（４） ノードN11が急峻に低下することにより、PMOS１１１がオンする。この時、ノードN18はダイオード接続されたノードN19のレベルまで上昇し、NMOS６６−１０をオンさせ、N型差動入力段６０Ｂの電流を増加させると同時に、NMOS１１５がオンする。ノードN13はダイオード接続されたノードN20のレベルに固定され、出力段８０の貫通電流増加を防止する。

（５） OUTが急峻に上昇し、IN及びOUT間の電位差がNMOS９３−１の（ゲート・ソース間電圧Vgs−PMOSの閾値電圧Vt）以下になると、NMOS９３−１はオフする。ノードN15の電位はVDDレベルとなるため、PMOS６５、PMOS９４−７もオフする。

（６） この時、IN及びOUT間にはまだ電位差があり、ノードN11は低下しているため、PMOS１１１はオンしている。PMOS１１１がオフするまで、N型差動入力段６０Ｂの電流が増加した状態が続き、短セトリングタイムで目標電位に収束する。

（７） ノードN11の上昇により、PMOS１１１がオフし、ノードN18がVSSレベルになると、高スルーレートのシーケンスは全て終了し、高スルーレート出力回路は定常動作に移行する。

（Ｂ） 入力電圧Vinが高電位の“Ｈ”レベルから低電位の“Ｌ”レベルに変化した場合は、次の（１）〜（７）の動作が行われる。

（１） IN及びOUT間の電位差を検出するソースフォロアPMOS９３−２がオンし、ノードN16の電位が上昇する。

（２） ノードN16の上昇により、NMOS９４−８がオンするため、ノードN13はOUTと低抵抗で接続されて急峻に上昇し、出力段NMOS８２を深くオンさせる。その結果、OUTは急峻に下降し、スルーレートが向上する。

（３） 同時に、NMOS６６がオンし、N型差動入力段６０Ｂの電流が増加する。PMOS７１に流れる電流が増加するため、カレントミラーによりPMOS７２に流れる電流も増加し、ノードN11の電位をより上昇させる。この動作により、OUTが急峻に下降した時の出力段８０の貫通電流を低減させると共に、更に、スルーレートを向上できる。

（４） ノードN13が急峻に上昇することにより、NMOS１１２がオンする。この時、ノードN17はダイオード接続されたノードN20のレベルまで下降し、PMOS６５−９をオンさせ、P型差動入力段６０Aの電流を増加させると同時に、PMOS１１４がオンする。ノードN11はダイオード接続されたノードN19のレベルに固定され、出力段８０の貫通電流増加を防止する。

（５） OUTが急峻に下降し、IN及びOUT間の電位差がPMOS９３−２の（ゲート・ソース間電圧Vgs−PMOSの閾値電圧Vt）以下になると、PMOS９３−２はオフする。ノードN16の電位はVSSレベルとなるため、NMOS６６及びNMOS９４−８もオフする。

（６） この時、IN及びOUT間にはまだ電位差があり、ノードN13は上昇しているため、NMOS１１２はオンしている。NMOS１１２がオフするまで、P型差動入力段６０Aの電流が増加した状態が続き、短セトリングタイムで目標電位に収束する。

（７） ノードN13の低下により、NMOS１１２がオフし、ノードN17がVDDレベルになると、高スルーレートのシーケンスはすべて終了し、オペアンプは定常動作に移行する。

（実施例１の効果）
図２は、本発明の実施例１と従来回路を比較したときのシミュレーション結果を示す動作波形図である。

本実施例１によれば、次の（ａ）〜（ｄ）のような効果がある。
（ａ） NMOS９３−１及びPMOS９３−２により、IN及びOUT間の電位差を検出し、出力段８０のPMOS８１及びNMOS８２を深くオンさせ、更に、出力変化時のみ差動入力段５０の電流を補うことにより、静的な消費電流を増加させることなく、スルーレートを高速化することができる。

（ｂ） OUTに接続される負荷への充放電時のみ差動電流を増加しているため、幅広い負荷に対応することができる。

（ｃ） 出力段８０の貫通電流の対策により、高スルーレート対応にもかかわらず、充放電時の出力段８０の貫通電流を小さくできる。

（ｄ） オーバシュート及びアンダシュートの低減を実現でき、短セトリングタイムを実現できる。

（実施例２の構成）
図３は、本発明の実施例２を示す高スルーレート出力回路の概略の回路図であり、実施例１を示す図１中の要素と共通の要素には共通の符号が付されている。

本実施例２の高スルーレート出力回路では、実施例１の出力回路にP型出力停止部１２０及びN型出力停止部１３０を追加している。

出力停止部１２０，１３０は、相補的な制御信号DSB,XDSB（例えば、VDD又はVSS)に基づき、第１ノードN11及び第３ノードN13を固定電位に設定して出力段８０のPMOS８１及びNMOS８２を同時にオフ状態にする回路である。

P型出力停止部１２０は、制御信号DSBによりゲート制御されるPMOS１２１，１２２，１２３，１２４、及び逆相制御信号XDSBによりゲート制御されるPMOS１２５により構成され、PMOS１２１のソース・ドレインがPMOS７１のドレイン及びノードN12間に接続され、PMOS１２２のソース・ドレインがノードN11及び抵抗７４間に接続され、PMOS１２３のソース・ドレインがノードN15及びNMOS９３−１のドレイン間に接続され、PMOS１２４のソース・ドレインがノードN11及びPMOS９4−7のソース間に接続され、PMOS１２５のソース・ドレインがVDD及びノードN11間に接続されている。

N型出力停止部１３０は、逆相制御信号XDSBによりゲート制御されるNMOS１３１，１３２，１３３，１３４、及び制御信号DSBによりゲート制御されるNMOS１３５により構成され、NMOS１３１のドレイン・ソースがノードN14及びNMOS７５のドレイン間に接続され、NMOS１３２のドレイン・ソースが抵抗７４及びノードN13間に接続され、NMOS１３３のドレイン・ソースがPMOS９３−２のドレイン及びノードN16間に接続され、NMOS１３４のドレイン・ソースがNMOS９４−８のソース及びノードN13間に接続され、NMOS１３５のドレイン・ソースがノードN13及びVSS間に接続されている。
その他の構成は、実施例１と同様である。

（実施例２の動作）
本実施例２の高スルーレート出力回路は、以下の（Ａ）、（Ｂ）のシーケンスで動作する。

（Ａ） 制御信号DSBがVSSレベル（逆相制御信号XDSBがVDDレベル）時に入力電圧Vinが変化した場合
実施例１と同様の動作を行う。

（Ｂ） 制御信号DSBがVDDレベル時（逆相制御信号XDSBがVSSレベル）に入力電圧Vinが変化した場合
PMOS１２１〜１２４及びNMOS１３１〜１３４がオフ、又PMOS１２５及びNMOS１３５がオンし、ノードN11の電位がVDDレベル、ノードN13の電位がVSSレベルであるため、OUTはHi-Zであり、入力電圧Vinが変化しても出力は変化しない。その後、制御信号DSBがVSSレベル時（逆相制御信号XDSBがVDDレベル時)に変化すると、高スルーレート出力回路は実施例１と同様の高スルーレート動作を開始する。

（実施例２の効果）
本実施例２によれば、実施例１とほぼ同様の効果がある上に、通常、Hi-Z期間が必要な場合、高スルーレート出力回路のOUTにスイッチを設けて制御を行うが、その構成の場合、スイッチの抵抗でスルーレートが上がり難い。本実施例２の構成を採用することで、スイッチを設けることなく、制御が可能となる。

このように、制御信号DSBあるいは逆相制御信号XDSBを入力する端子を追加することで、出力のタイミングを任意に設定することができる。特にHi-Z期間が必要なLCDソースドライバ等で有効である。

（実施例３の構成）
図４は、本発明の実施例３を示す高スルーレート出力回路の概略の回路図であり、実施例１を示す図１中の要素と共通の要素には共通の符号が付されている。

本実施例３の高スルーレート出力回路では、実施例１の第１補助電流源部６０CからPMOS６５−９を削除すると共に、第２補助電流源部６０ＤからNMOS６６−１０を削除し、それらのPMOS６５−９及びNMOS６６−１０をゲート制御する出力補助回路１００を削除した構成になっている。その他の構成は、実施例１と同様である。

（実施例３の動作）
本実施例３では、実施例１の（１）〜（３）及び（５）の動作を行った後、高スルーレートのシーケンスは全て終了し、高スルーレート出力回路が定常動作に移行する。

（実施例３の効果）
図５は、本発明の実施例１、３と従来回路を比較したときのシミュレーション結果を示す動作波形図である。

実施例３においても、実施例１とほぼ同様に、スルーレート向上の効果が十分得られていることが分かる。

なお、本発明は、上記実施例１〜３に限定されず、種々の変形や利用形態が可能である。この変形や利用形態としては、例えば、次の（ａ）〜（ｃ）のようなものがある。

（ａ） 実施例１、２の電流源５１，５２，９１，９２，１０１，１０２、あるいは、実施例３の電流源５１，５２，９１，９２の電流値を制御し、スルーレートをコントロールすることで、更に消費電流を削減できる。

（ｂ） 実施例１〜３を構成するトランジスタは、電源の極性を変えてPMOSをNMOS、NMOSをPMOS に変更したり、あるいは、それらをMOSトランジスタ以外のバイポーラトランジスタ等の他のトランジスタで構成しても良い。又、高スルーレート出力回路を図示以外の回路構成に変更しても良い。

（ｃ） 実施例１〜３の高スルーレート出力回路は、液晶パネル、有機ELパネル等の種々の表示パネルを駆動する表示装置に適用できる。

発明の実施例１を示す高スルーレート出力回路の概略の回路図である。 本発明の実施例１と従来回路を比較したときのシミュレーション結果を示す動作波形図である。 本発明の実施例２を示す高スルーレート出力回路の概略の回路図である。 本発明の実施例３を示す高スルーレート出力回路の概略の回路図ある。 本発明の実施例１、３と従来回路を比較したときのシミュレーション結果を示す動作波形図である。 従来の高スルーレート出力回路を示す概略の回路図である。

符号の説明

５０，６０Ａ，６０Ｂ 差動入力段
６０Ｃ、６０Ｄ 補助電流源部
７０ カレントミラー部
８０ 出力段
９０ 制御回路
９３ 制御部
９４ 出力段補助部
１００ 出力補助回路
１２０，１３０ 出力停止部

Claims (6)

1. 定電流を流す第１電流源と第３ノードとの間に接続されて入力端子の電位により導通状態が制御される第１トランジスタと、前記第１電流源と第４ノードとの間に接続されて出力端子の電位により導通状態が制御される第２トランジスタとを有する第１導電型の第１差動入力段と、
   第１ノードと定電流を流す第２電流源との間に接続されて入力端子の電位により導通状態が制御される第３トランジスタと、第２ノードと前記第２電流源との間に接続されて出力端子の電位により導通状態が制御される第４トランジスタとを有し、前記第１導電型と異なる第２導電型の第２差動入力段と、
   前記第２ノード及び前記第４ノードに第１電源電流を流し、前記第１ノード及び前記第３ノードに、前記第１電源電流に対応した第２電源電流を流すカレントミラー部と、
   前記第１ノードの電位により駆動される第１出力トランジスタと、前記出力端子を介して前記第１出力トランジスタに直列に接続され、前記第３ノードの電位により駆動される第２出力トランジスタとを有するプッシュプル型の出力段と、
   定電流を流す第３電流源と前記第３電流源に直列に接続された第５トランジスタとを有し、前記第１電流源に並列に接続された第１補助電流源部と、
   定電流を流す第４電流源と前記第４電流源に直列に接続された第６トランジスタとを有し、前記第２電流源に並列に接続された第２補助電流源部と、
   前記第１ノードと前記出力端子との間に接続された第７トランジスタと、前記第３ノードと前記出力端子との間に接続された第８トランジスタとを有する出力段補助部と、
   前記入力端子及び前記出力端子間の電位差を検出してこの検出結果に基づき、前記第５トランジスタ及び前記第７トランジスタと前記第６トランジスタ及び前記第８トランジスタとの導通状態をそれぞれ制御する制御部と、
   前記第５トランジスタに並列に接続された第９トランジスタと、
   前記第６トランジスタに並列に接続された第１０トランジスタと、
   前記第１ノードの電位に基づき、前記第１０トランジスタの導通状態、及び前記第３ノードの電位を制御する第１制御トランジスタと、
   前記第３ノードの電位に基づき、前記第１制御トランジスタに対して相補的に、前記第９トランジスタの導通状態、及び前記第１ノードの電位を制御する第２制御トランジスタと、
   を備えたことを特徴とする出力回路。
2. 前記制御部は、
   前記入力端子及び前記出力端子間の電位差を検出してこの検出結果に基づき、前記第５トランジスタ及び前記第７トランジスタの導通状態を制御する第１検出トランジスタと、
   前記入力端子及び前記出力端子間の電位差を検出してこの検出結果に基づき、第１検出トランジスタに対して相補的に、前記前記第６トランジスタ及び前記第８トランジスタの導通状態を制御する第２検出トランジスタと、
   を有することを特徴とする請求項１記載の出力回路。
3. 請求項１又は２記載の出力回路には、更に、
   制御信号に基づき、前記第１ノード及び前記第３ノードを固定電位に設定して前記第１出力トランジスタ及び前記第２出力トランジスタを同時に非導通状態にする出力停止部、
   を設けたことを特徴とする出力回路。
4. 前記出力停止部は、前記第１ノード及び第３ノードにそれぞれ接続され、前記制御信号によって前記第１ノード及び前記第３ノードを前記固定電位に設定する複数のトランジスタにより構成したことを特徴とする請求項３記載の出力回路。
5. 複数の表示素子を有する表示パネルと、前記表示パネルを駆動する駆動部とを備え、
   前記駆動部は、請求項１〜４のいずれか１項に記載された出力回路における出力段の出力により前記表示素子を電圧駆動する構成にしたことを特徴とする表示装置。
6. 請求項５記載の表示装置において、
   前記表示パネルは、液晶パネル又は有機エレクトロルミネセンス・パネルにより構成されていることを特徴とする表示装置。

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