JP4572170B2 - Output circuit and display device using the same - Google Patents

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Description

本発明は、方形波状の入力波形に応答して変化する出力波形の立ち上がりや立ち下がりの際に生じる傾斜（スルーレート＝単位時間に対する電圧変化）を改善した高スルーレート出力回路と、これを用いた液晶表示装置（以下「LCD」という。）等の表示装置に関するものである。   The present invention relates to a high slew rate output circuit that improves the slope (slew rate = voltage change per unit time) that occurs at the rise and fall of an output waveform that changes in response to a square-wave input waveform, and uses this circuit. The present invention relates to a display device such as a liquid crystal display device (hereinafter referred to as “LCD”).

従来、高スルーレート出力回路と、これを用いたLCDに関する技術としては、例えば、次のような文献に記載されるものがあった。   Conventionally, techniques relating to a high slew rate output circuit and an LCD using the same have been described in the following documents, for example.

特開２００５−１９２２６０号公報JP 2005-192260 A

この特許文献１に記載されたLCDは、アクティブマトリクス液晶パネルと、この液晶パネルを駆動する駆動装置とを備えている。液晶パネルは、複数の走査線と複数のデータ線との交差箇所に配置された複数の液晶素子が、マトリクス状に配置されて構成されている。駆動装置は、コントローラによって制御される複数のソースドライバ及び複数のゲートドライバを有し、そのソースドライバが高スルーレート出力回路により構成されている。 The LCD described in Patent Document 1 includes an active matrix liquid crystal panel and a driving device that drives the liquid crystal panel. A liquid crystal panel is configured by arranging a plurality of liquid crystal elements arranged at intersections of a plurality of scanning lines and a plurality of data lines in a matrix. The driving device has a plurality of source drivers and a plurality of gate drivers controlled by a controller, and the source drivers are configured by a high slew rate output circuit.

図６は、特許文献１等に記載された従来の高スルーレート出力回路を示す概略の回路図である。   FIG. 6 is a schematic circuit diagram showing a conventional high slew rate output circuit described in Patent Document 1 and the like.

この高スルーレート出力回路は、入力端子（以下「IN」という。）からの入力電圧Vinを増幅する差動入力段１０と、この出力側に接続されたカレントミラー部３０と、この出力側に接続されて出力端子（以下「OUT」という。）から出力電圧Voutを出力するプッシュプル型の出力段４０とを備え、MOSトランジスタにより構成されている。   The high slew rate output circuit includes a differential input stage 10 that amplifies an input voltage Vin from an input terminal (hereinafter referred to as “IN”), a current mirror unit 30 connected to the output side, and an output side. A push-pull type output stage 40 that is connected and outputs an output voltage Vout from an output terminal (hereinafter referred to as “OUT”) is configured by a MOS transistor.

差動入力段１０は、P型差動入力段２０ＡとN型差動入力段２０Ｂとから構成されている。P型差動入力段２０Ａは、正の電源電圧（以下「VDD」という。）と共通ノードN1との間に接続された電流源１１と、共通ノードN1とノードN13との間に接続されて入力電圧Vinによりゲート制御されるＰチャネル型MOSトランジスタ（以下「PMOS」という。）２１と、共通ノードN1とノードN14との間に接続されて出力電圧Voutによりゲート制御されるPMOS２２とにより構成されている。N型差動入力段２０Ｂは、共通ノードN2と接地電位（以下「VSS」という。）との間に接続された電流源１２と、ノードN11と共通ノードN2との間に接続されて入力電圧Vinによりゲート制御されるＮチャネル型MOSトランジスタ（以下「NMOS」という。）２３と、ノードN12と共通ノードN2との間に接続されて出力電圧Voutによりゲート制御されるNMOS２４とにより構成されている。   The differential input stage 10 includes a P-type differential input stage 20A and an N-type differential input stage 20B. The P-type differential input stage 20A is connected between the current source 11 connected between the positive power supply voltage (hereinafter referred to as “VDD”) and the common node N1, and between the common node N1 and the node N13. A P-channel MOS transistor (hereinafter referred to as “PMOS”) 21 that is gate-controlled by the input voltage Vin and a PMOS 22 that is connected between the common node N1 and the node N14 and gate-controlled by the output voltage Vout. ing. The N-type differential input stage 20B is connected between the current source 12 connected between the common node N2 and the ground potential (hereinafter referred to as “VSS”), and between the node N11 and the common node N2, and the input voltage. An N-channel MOS transistor (hereinafter referred to as “NMOS”) 23 that is gate-controlled by Vin, and an NMOS 24 that is connected between the node N12 and the common node N2 and gate-controlled by the output voltage Vout. .

カレントミラー部３０は、PMOS３１、ノードN12、抵抗３３、ノードN14、及びNMOS３５を有し、これらがVDDとVSSとの間に直列に接続され、更に、PMOS３２、ノードN11、抵抗３４、ノードN13、及びNMOS３６を有し、これらがVDDとVSSとの間に直列に接続されている。PMOS３１及び３２は、ゲートが共通に接続され、更に、そのゲートがPMOS３１のドレインに接続されている。NMOS３５及び３６は、ゲートが共通に接続され、更に、そのゲートがNMOS３５のドレインに接続されている。   The current mirror unit 30 includes a PMOS 31, a node N12, a resistor 33, a node N14, and an NMOS 35, which are connected in series between VDD and VSS. Further, the PMOS 32, the node N11, the resistor 34, the node N13, And NMOS 36, which are connected in series between VDD and VSS. The gates of the PMOSs 31 and 32 are connected in common, and the gate is connected to the drain of the PMOS 31. The gates of the NMOSs 35 and 36 are connected in common, and the gate is connected to the drain of the NMOS 35.

プッシュプル型の出力段４０は、VDDとOUTの間に接続された出力用PMOS４１と、OUTとVSSとの間に接続されたNMOS４２とを有している。PMOS４１は、ノードN11の電位によりゲート制御され、NMOS４２は、ノードN13の電位によりゲート制御される。PMOS４１のゲートとドレインとの間には、位相補償用の抵抗４３及び容量４４が直列に接続されている。NMOS４２のゲートとドレインとの間には、位相補償用の抵抗４５及び容量４６が直列に接続されている。   The push-pull type output stage 40 includes an output PMOS 41 connected between VDD and OUT, and an NMOS 42 connected between OUT and VSS. The PMOS 41 is gate-controlled by the potential of the node N11, and the NMOS 42 is gate-controlled by the potential of the node N13. A phase compensation resistor 43 and a capacitor 44 are connected in series between the gate and drain of the PMOS 41. A phase compensation resistor 45 and a capacitor 46 are connected in series between the gate and drain of the NMOS 42.

この種の高スルーレート出力回路では、方形波状の入力電圧VinがINに入力されると、この入力電圧Vinが差動入力段１０により高利得で増幅され、カレントミラー部３０を介して、PMOS４１とNMOS４２の駆動能力が相補的に変動する。入力電圧Vinが低レベル（以下「“Ｌ”レベル」という。）から高レベル（以下「“Ｈ”レベル」という。）に立ち上がると、これに応答してPMOS４１の駆動能力が増加すると共にNMOS４２の駆動能力が減少し、VDDからPMOS４１を介して、OUTに接続された負荷（例えば、LCDのデータ線）へ出力電流が吐き出される。入力電圧Vinが“Ｈ”レベルから“Ｌ”レベルに立ち下がると、これに応答してPMOS４１の駆動能力が減少すると共にNMOS４２の駆動能力が増加し、負荷からOUT及びNMOS４２を介してVSSへ電流が引き込まれる。   In this type of high slew rate output circuit, when a square-wave input voltage Vin is input to IN, the input voltage Vin is amplified with high gain by the differential input stage 10, and the PMOS 41 is connected via the current mirror unit 30. And the driving capability of the NMOS 42 fluctuate complementarily. When the input voltage Vin rises from a low level (hereinafter referred to as “L” level) to a high level (hereinafter referred to as “H” level), in response to this, the driving capability of the PMOS 41 increases and the NMOS 42 The drive capability decreases, and an output current is discharged from VDD to the load (for example, the LCD data line) connected to OUT via the PMOS 41. When the input voltage Vin falls from the “H” level to the “L” level, in response to this, the driving capability of the PMOS 41 decreases and the driving capability of the NMOS 42 increases, and current flows from the load to the VSS via the OUT and the NMOS 42. Is drawn.

従来の図６の高スルーレート出力回路では、一般的に、例えば、LCDソースドライバに使用される場合、スルーレートを向上させるために、差動入力段１０の電流源１１，１２を定常的に増加させるようにしている。しかし、LCDソースドライバは、出力数分の複数の高スルーレート出力回路を有しており、定常的に差動入力段１０の電流を増加させると、複数の高スルーレート出力回路を搭載した集積回路チップの総消費電流が大幅に増加してしまう。   In the conventional high slew rate output circuit of FIG. 6, for example, when used in an LCD source driver, in order to improve the slew rate, the current sources 11 and 12 of the differential input stage 10 are constantly set. Try to increase. However, the LCD source driver has a plurality of high slew rate output circuits corresponding to the number of outputs. If the current of the differential input stage 10 is steadily increased, the LCD source driver is integrated with a plurality of high slew rate output circuits. The total current consumption of the circuit chip is greatly increased.

そこで、前記特許文献１の技術では、副電流源と、PMOS４１のゲート電圧によりゲート制御されるスイッチ用MOSトランジスタとを、直列に接続した構成の第１の副電流源回路を、電流源１１に対して並列に接続し、更に、副電流源と、NMOS４２のゲート電圧によりゲート制御されるスイッチ用MOSトランジスタとを、直列に接続した構成の第２の副電流源回路を、電流源１２に対して並列に接続している。そして、高スルーレートが必要な時にのみ、第１又は第２の副電流源回路内のスイッチ用MOSトランジスタをオンして副電流源から供給される電流により、差動入力段１０の電流を増加させることにより、定常電流を低電流化している。   Therefore, in the technique of Patent Document 1, a first sub current source circuit having a configuration in which a sub current source and a switching MOS transistor gate-controlled by the gate voltage of the PMOS 41 are connected in series is provided in the current source 11. In addition, a second sub-current source circuit having a configuration in which a sub-current source and a switching MOS transistor gate-controlled by the gate voltage of the NMOS 42 are connected in series is connected to the current source 12 in parallel. Connected in parallel. Only when a high slew rate is required, the switch MOS transistor in the first or second sub current source circuit is turned on, and the current supplied from the sub current source increases the current of the differential input stage 10. By doing so, the steady current is reduced.

しかしながら、前記特許文献１の技術では、PMOS４１のゲート電圧（つまりノードN11の電位）により、PMOS４１と第１の副電流源回路内のスイッチ用MOS トランジスタとのゲートを制御して両者の導通状態を制御すると共に、NMOS４２のゲート電圧（つまりノードN13の電位）により、NMOS４２と第２の副電流源回路内のスイッチ用MOSトランジスタとのゲートを制御して両者の導通状態を制御しているので、PMOS４１及びNMOS４２の駆動能力の変動速度が遅くなり、スルーレートが低くなる。これを改善するためには、出力段４０の駆動能力を大きくすれば良いが、駆動能力を大きくすれば、出力段４０の形成面積の増大と消費電流の増加という新たな問題が生じるため、根本的な解決にはならない。 However, in the technique of Patent Document 1, the gate voltage of the PMOS 41 (that is, the potential of the node N11) is used to control the gate of the PMOS 41 and the switching MOS transistor in the first sub-current source circuit so that the conduction state between the two is established. In addition to controlling, the gate voltage of the NMOS 42 (that is, the potential of the node N13) controls the gate of the NMOS 42 and the switching MOS transistor in the second sub-current source circuit, thereby controlling the conduction state between them. The fluctuation speed of the drive capability of the PMOS 41 and the NMOS 42 is slowed, and the slew rate is lowered. In order to improve this, the driving capability of the output stage 40 may be increased. However, if the driving capability is increased, new problems such as an increase in the formation area of the output stage 40 and an increase in current consumption occur. It is not an effective solution.

従って、未だ技術的に十分満足の得られる高スルーレート出力回路を実現することが困難であった。   Therefore, it is still difficult to realize a high slew rate output circuit that is sufficiently satisfactory technically.

本発明の高スルーレート出力回路は、第１導電型の第１差動入力段と、前記第１導電型と異なる第２導電型の第２差動入力段と、カレントミラー部と、プッシュプル型の出力段と、第１、第２補助電流源部と、出力段補助部と、制御部とを備えている。   A high slew rate output circuit according to the present invention includes a first conductivity type first differential input stage, a second conductivity type second differential input stage different from the first conductivity type, a current mirror unit, and a push-pull. A type output stage, first and second auxiliary current source units, an output stage auxiliary unit, and a control unit.

前記第１差動入力段は、第１電流源と第３ノードとの間に接続されて入力端子の電位により導通状態が制御される第１トランジスタと、前記第１電流源と第４ノードとの間に接続されて出力端子の電位により導通状態が制御される第２トランジスタとを有している。前記第２差動入力段は、 第１ノードと第２電流源との間に接続されて入力端子の電位により導通状態が制御される第３トランジスタと、第２ノードと前記第２電流源との間に接続されて出力端子の電位により導通状態が制御される第４トランジスタとを有している。前記カレントミラー部は、前記第２ノード及び前記第４ノードに第１電源電流を流し、前記第１ノード及び前記第３ノードに、前記第１電源電流に対応した第２電源電流を流す回路である。   The first differential input stage includes a first transistor connected between a first current source and a third node, the conduction state of which is controlled by a potential of an input terminal, the first current source and a fourth node, And the second transistor whose conduction state is controlled by the potential of the output terminal. The second differential input stage includes a third transistor connected between the first node and the second current source, the conduction state of which is controlled by the potential of the input terminal, the second node, the second current source, And a fourth transistor whose conduction state is controlled by the potential of the output terminal. The current mirror unit is a circuit that supplies a first power supply current to the second node and the fourth node, and supplies a second power supply current corresponding to the first power supply current to the first node and the third node. is there.

前記プッシュプル型の出力段は、前記第１ノードの電位により駆動される第１出力トランジスタと、前記出力端子を介して前記第１出力トランジスタに直列に接続され、前記第３ノードの電位により駆動される第２出力トランジスタとを有している。前記第１補助電流源部は、第３電流源とこれに直列に接続された第５トランジスタとを有し、前記第１電流源に並列に接続されている。前記第２補助電流源部は、第４電流源とこれに直列に接続された第６トランジスタとを有し、前記第２電流源に並列に接続されている。   The push-pull type output stage is connected in series to the first output transistor via the output terminal and the first output transistor driven by the potential of the first node, and is driven by the potential of the third node And a second output transistor. The first auxiliary current source unit includes a third current source and a fifth transistor connected in series to the third current source, and is connected in parallel to the first current source. The second auxiliary current source unit includes a fourth current source and a sixth transistor connected in series to the fourth current source, and is connected in parallel to the second current source.

前記出力段補助部は、前記第１ノードと前記出力端子との間に接続された第７トランジスタと、前記第３ノードと前記出力端子との間に接続された第８トランジスタとを有している。前記制御部は、前記入力端子及び前記出力端子間の電位差を検出してこの検出結果に基づき、前記第５トランジスタ及び前記第７トランジスタと前記第６トランジスタ及び前記第８トランジスタとの導通状態をそれぞれ制御する回路である。
本発明の出力回路は、更に、前記第５トランジスタに並列に接続された第９トランジスタと、前記第６トランジスタに並列に接続された第１０トランジスタと、前記第１ノードの電位に基づき、前記第１０トランジスタの導通状態、及び前記第３ノードの電位を制御する第１制御トランジスタと、前記第３ノードの電位に基づき、前記第１制御トランジスタに対して相補的に、前記第９トランジスタの導通状態、及び前記第１ノードの電位を制御する第２制御トランジスタとを備えている。 The output stage auxiliary unit includes a seventh transistor connected between the first node and the output terminal, and an eighth transistor connected between the third node and the output terminal. Yes. The control unit detects a potential difference between the input terminal and the output terminal, and determines a conduction state between the fifth transistor, the seventh transistor, the sixth transistor, and the eighth transistor based on the detection result. It is a circuit to control.
The output circuit of the present invention further includes a ninth transistor connected in parallel to the fifth transistor, a tenth transistor connected in parallel to the sixth transistor, and the potential of the first node. A first control transistor that controls the conduction state of the tenth transistor and the potential of the third node; and a conduction state of the ninth transistor that is complementary to the first control transistor based on the potential of the third node. And a second control transistor for controlling the potential of the first node.

本発明の表示装置は、液晶パネル、有機エレクトロルミネセンス・パネル（以下「有機ELパネル」という。）等の表示パネルと、前記表示パネルを駆動する駆動部とを備え、前記駆動部は、前記出力回路における出力段の出力により前記表示素子を電圧駆動する構成にしている。   The display device of the present invention includes a display panel such as a liquid crystal panel or an organic electroluminescence panel (hereinafter referred to as “organic EL panel”), and a drive unit that drives the display panel, The display element is voltage driven by the output of the output stage in the output circuit.

請求項１、２に係る発明の出力回路によれば、次の（ａ）〜（ｃ）のような効果がある。 According to the output circuit of the invention according to claim 1, 2, there are the following effects (a) ~ (c).

（ａ） 制御部により、入出力端子間の電位差を検出し、出力段トランジスタを深くオンさせ、更に、補助電流源部により、出力変化時のみ差動入力段の電流を補うことにより、回路規模を増大させることなく、且つ、静的な消費電流を増加させることなく、スルーレートを高速化することができる。   (A) The control unit detects the potential difference between the input and output terminals, turns on the output stage transistor deeply, and further supplements the current of the differential input stage only when the output changes by the auxiliary current source unit. The slew rate can be increased without increasing the current consumption and without increasing the static current consumption.

（ｂ） 負荷への充放電時のみ差動電流を増加しているため、幅広い負荷に対応することができる。   (B) Since the differential current is increased only at the time of charging / discharging the load, a wide range of loads can be handled.

（ｃ） 出力段の貫通電流の対策により、高スルーレート対応にもかかわらず、充放電時の出力段の貫通電流を小さくできる。   (C) By taking measures against the through current of the output stage, the through current of the output stage at the time of charging / discharging can be reduced despite the high slew rate.

請求項３、４に係る発明の出力回路によれば、請求項１、２に係る発明とほぼ同様の効果がある。更に、通常、高インピーダンス状態（以下「Hi-Z」という。）期間が必要な場合、出力回路の出力端子にスイッチを設けて制御を行うが、その構成の場合、スイッチの抵抗でスルーレートが上がり難いが、本発明の構成を採用することで、スイッチを設けることなく、制御が可能となる。このように、制御信号を入力する端子を追加することで、出力のタイミングを任意に設定することができる。特にHi-Z期間が必要なLCDソースドライバ等で有効である。 The output circuit according to the third and fourth aspects of the invention has substantially the same effect as the first and second aspects of the invention. In addition, when a high impedance state (hereinafter referred to as “Hi-Z”) period is usually required, a switch is provided at the output terminal of the output circuit to perform control. Although it is difficult to go up, by adopting the configuration of the present invention, control is possible without providing a switch. Thus, by adding a terminal for inputting a control signal, the output timing can be arbitrarily set. This is especially effective for LCD source drivers that require a Hi-Z period.

請求項５、６に係る発明の表示装置によれば、出力段の出力により表示素子を電圧駆動するので、高スルーレートと低消費電力の効果が得られる。 According to the display device of the fifth and sixth aspects of the invention, since the display element is voltage-driven by the output of the output stage, the effects of high slew rate and low power consumption can be obtained.

高スルーレート出力回路は、P型の第１差動入力段と、N型の第２差動入力段と、カレントミラー部と、プッシュプル型の出力段と、第１、第２補助電流源部と、出力段補助部と、制御部とを備えている。   The high slew rate output circuit includes a P-type first differential input stage, an N-type second differential input stage, a current mirror unit, a push-pull type output stage, and first and second auxiliary current sources. Unit, an output stage auxiliary unit, and a control unit.

前記第１差動入力段は、第１電流源と第３ノードとの間に接続されて前記入力端子の電位によりゲート制御される第１MOSトランジスタと、前記第１電流源と第４ノードとの間に接続されて出力端子の電位によりゲート制御される第２MOSトランジスタとを有している。前記第２差動入力段は、 第１ノードと第２電流源との間に接続されて入力端子の電位により導通状態が制御される第３MOSトランジスタと、第２ノードと前記第２電流源との間に接続されて出力端子の電位によりゲート制御される第４MOSトランジスタとを有している。前記カレントミラー部は、前記第２ノード及び前記第４ノードに第１電源電流を流し、前記第１ノード及び前記第３ノードに、前記第１電源電流に対応した第２電源電流を流す回路である。   The first differential input stage includes a first MOS transistor connected between the first current source and the third node and gate-controlled by the potential of the input terminal, and the first current source and the fourth node. And a second MOS transistor connected between them and gate-controlled by the potential of the output terminal. The second differential input stage includes a third MOS transistor connected between the first node and the second current source, the conduction state of which is controlled by the potential of the input terminal, the second node, the second current source, And a fourth MOS transistor gate-controlled by the potential of the output terminal. The current mirror unit is a circuit that supplies a first power supply current to the second node and the fourth node, and supplies a second power supply current corresponding to the first power supply current to the first node and the third node. is there.

前記プッシュプル型の出力段は、前記第１ノードの電位により駆動される第１出力MOSトランジスタと、前記出力端子を介して前記第１出力MOSトランジスタに直列に接続され、前記第３ノードの電位により駆動される第２出力MOSトランジスタとを有している。前記第１補助電流源部は、第３電流源とこれに直列に接続された第５MOSトランジスタとを有し、前記第１電流源に並列に接続されている。前記第２補助電流源部は、第４電流源とこれに直列に接続された第６MOSトランジスタとを有し、前記第２電流源に並列に接続されている。   The push-pull type output stage is connected in series to the first output MOS transistor via the output terminal and a first output MOS transistor driven by the potential of the first node, and the potential of the third node And a second output MOS transistor driven by. The first auxiliary current source unit includes a third current source and a fifth MOS transistor connected in series to the third current source, and is connected in parallel to the first current source. The second auxiliary current source unit includes a fourth current source and a sixth MOS transistor connected in series to the fourth current source, and is connected in parallel to the second current source.

前記出力段補助部は、前記第１ノードと前記出力端子との間に接続された第７MOSトランジスタと、前記第３ノードと前記出力端子との間に接続された第８MOSトランジスタとを有している。前記制御部は、前記入力端子及び前記出力端子間の電位差を検出してこの検出結果に基づき、前記第５MOSトランジスタ及び前記第７MOSトランジスタと前記第６MOSトランジスタ及び前記第８MOSトランジスタとをゲート制御する回路である。   The output stage auxiliary unit includes a seventh MOS transistor connected between the first node and the output terminal, and an eighth MOS transistor connected between the third node and the output terminal. Yes. The control unit detects a potential difference between the input terminal and the output terminal, and gates the fifth MOS transistor, the seventh MOS transistor, the sixth MOS transistor, and the eighth MOS transistor based on the detection result. It is.

（実施例１の構成）
図１は、本発明の実施例１を示す高スルーレート出力回路の概略の回路図である。 (Configuration of Example 1)
FIG. 1 is a schematic circuit diagram of a high slew rate output circuit showing Embodiment 1 of the present invention.

この高スルーレート出力回路は、従来の図８と同様の第１導電型の第１差動入力段（例えば、P型差動入力段）６０Ａ及び第２導電型の第２差動入力段（例えば、N型差動入力段）６０Ｂからなる差動入力段５０と、カレントミラー部７０と、プッシュプル型の出力段８０とを有する他に、新たに第１補助電流源部６０Ｃと、第２補助電流源部６０Ｄと、制御回路９０と、出力補助回路１００とが追加されている。 This high slew rate output circuit includes a first conductive type first differential input stage (for example, a P type differential input stage) 60A and a second conductive type second differential input stage (same as in FIG. For example, in addition to the differential input stage 50 including the N-type differential input stage 60B, the current mirror unit 70, and the push-pull type output stage 80, a first auxiliary current source unit 60C, 2 An auxiliary current source unit 60D, a control circuit 90, and an output auxiliary circuit 100 are added.

P型差動入力段６０Aは、VDDと第１共通ノードN1との間に接続された第１電流源５１と、第１共通ノードN1と第３ノードN13との間に接続されてINからの入力電圧Vinによりゲート制御される第１トランジスタ（例えば、PMOS）６１と、第１共通ノードN1と第４ノードN14との間に接続されてOUTからの出力電圧Voutによりゲート制御される第２トランジスタ（例えば、PMOS）６２とにより構成されている。   The P-type differential input stage 60A is connected between the first current source 51 connected between VDD and the first common node N1, and between the first common node N1 and the third node N13, and from the IN. A first transistor (eg, PMOS) 61 that is gate-controlled by the input voltage Vin, and a second transistor that is connected between the first common node N1 and the fourth node N14 and gate-controlled by the output voltage Vout from OUT. (For example, PMOS) 62.

N型差動入力段６０Ｂは、第２共通ノードN2とVSSとの間に接続された第２電流源５２と、第１ノードN11と第２共通ノードN2との間に接続されて入力電圧Vinによりゲート制御される第３トランジスタ（例えば、NMOS）６３と、第２ノードN12と第２共通ノードN2との間に接続されて出力電圧Voutによりゲート制御される第４トランジスタ（例えば、NMOS）６４とにより構成されている。   The N-type differential input stage 60B is connected between the second current source 52 connected between the second common node N2 and VSS, and between the first node N11 and the second common node N2, so that the input voltage Vin. A third transistor (for example, NMOS) 63 that is gate-controlled by the first and second transistors (for example, NMOS) 64 that are connected between the second node N12 and the second common node N2 and are gate-controlled by the output voltage Vout. It is comprised by.

カレントミラー部７０は、第２ノードN12及び第４ノードN14に第１電源電流を流し、第１ノードN11及び第３ノードN13に、前記第１電源電流に対応した第２電源電流を流す回路である。このカレントミラー部７０は、PMOS７１、第２ノードN12、抵抗７３、第４ノードN14、及びNMOS７５を有し、これらがVDDとVSSとの間に直列に接続され、更に、PMOS７２、第１ノードN11、抵抗７４、第３ノードN13、及びNMOS７６を有し、これらがVDDとVSSとの間に直列に接続されている。PMOS７１，７２のゲートは相互の接続されると共に、そのゲートがPMOS７１のドレインに接続されている。NMOS７５，７６のゲートは相互に接続されると共に、そのゲートがNMOS７５のドレインに接続されている。   The current mirror unit 70 is a circuit that causes a first power supply current to flow through the second node N12 and the fourth node N14, and a second power supply current corresponding to the first power supply current to flow through the first node N11 and the third node N13. is there. The current mirror unit 70 includes a PMOS 71, a second node N12, a resistor 73, a fourth node N14, and an NMOS 75, which are connected in series between VDD and VSS, and further, a PMOS 72 and a first node N11. , A resistor 74, a third node N13, and an NMOS 76, which are connected in series between VDD and VSS. The gates of the PMOSs 71 and 72 are connected to each other, and the gates are connected to the drain of the PMOS 71. The gates of the NMOS 75 and 76 are connected to each other and the gate is connected to the drain of the NMOS 75.

プッシュプル型の出力段８０は、第１ノードN11の電位により駆動される第１出力トランジスタ（例えば、PMOS）８１と、OUTと、第３ノードN13の電位により駆動される第２出力トランジスタ（例えば、NMOS)８２とを有し、これらがVDDとVSSとの間に直列に接続されている。PMOS８１のゲート及びドレイン間には、位相補償用の容量８３が接続され、更に、NMOS８２のゲート及びドレイン間にも、位相補償用の容量８４が接続されている。 The push-pull type output stage 80 includes a first output transistor (eg, PMOS) 81 driven by the potential of the first node N11, a second output transistor (eg, PMOS) driven by the potential of OUT, and the third node N13. , NMOS) 82 and these are connected in series between VDD and VSS. A phase compensation capacitor 83 is connected between the gate and drain of the PMOS 81, and a phase compensation capacitor 84 is also connected between the gate and drain of the NMOS 82.

第１補助電流源部６０Ｃは、第３電流源５３と、これに直列に接続されて第５ノードN15の電位によりゲート制御される第５トランジスタ（例えば、PMOS)６５とを有し、これらが第１電流源５１に並列に接続されている。又、PMOS６５には、第７ノードN17の電位によりゲート制御される第９トランジスタ（例えば、PMOS)６５−９が並列に接続されている。第２補助電流源部６０Ｄは、第４電流源５４と、これに直列に接続されて第６ノードN16の電位によりゲート制御される第６トランジスタ（例えば、NMOS)６６とを有し、これらが第２電流源５２に並列に接続されている。又、NMOS６６には、第８ノードN18の電位によりゲート制御される第１０トランジスタ（例えば、NMOS)６６−１０が並列に接続されている。   The first auxiliary current source unit 60C includes a third current source 53 and a fifth transistor (for example, PMOS) 65 connected in series to the gate and controlled by the potential of the fifth node N15. The first current source 51 is connected in parallel. The PMOS 65 is connected in parallel with a ninth transistor (for example, PMOS) 65-9 that is gate-controlled by the potential of the seventh node N17. The second auxiliary current source unit 60D includes a fourth current source 54 and a sixth transistor (for example, NMOS) 66 connected in series to the gate and controlled by the potential of the sixth node N16. The second current source 52 is connected in parallel. The NMOS 66 is connected in parallel with a tenth transistor (for example, NMOS) 66-10 whose gate is controlled by the potential of the eighth node N18.

制御回路９０は、制御部９３と、出力段補助部９４と、電流源９１，９２とを有し、この電流源９１、制御部９３及び電流源９２が、VDDとVSSとの間に直列に接続され、更に、出力段補助部９４が、第１ノードN11と第３ノードN13との間に接続されている。制御部９３は、IN及びOUT間の電位差を検出してこの検出結果に基づき、PMOS６５及び第７トランジスタ（例えば、PMOS)９４−７と、NMOS６６及び第８トランジスタ（例えば、NMOS)９４−８とを、それぞれゲート制御する回路であり、第１検出トランジスタ（例えば、NMOS)９３−１と、第２検出トランジスタ（例えば、PMOS)９３−２とを有し、これらが第５ノードN15と第６ノードN16との間に直列に接続されている。NMOS９３−１及びPMOS９３−２のゲートは、INに接続され、NMOS９３−１及びPMOS９３−２のソースが、OUTに接続されている。   The control circuit 90 includes a control unit 93, an output stage auxiliary unit 94, and current sources 91 and 92. The current source 91, the control unit 93, and the current source 92 are connected in series between VDD and VSS. Further, an output stage auxiliary unit 94 is connected between the first node N11 and the third node N13. The controller 93 detects the potential difference between IN and OUT, and based on the detection result, the PMOS 65 and the seventh transistor (for example, PMOS) 94-7, the NMOS 66 and the eighth transistor (for example, NMOS) 94-8, , Each having a first detection transistor (for example, NMOS) 93-1 and a second detection transistor (for example, PMOS) 93-2, which are connected to the fifth node N15 and the sixth node. It is connected in series with the node N16. The gates of the NMOS 93-1 and the PMOS 93-2 are connected to IN, and the sources of the NMOS 93-1 and the PMOS 93-2 are connected to OUT.

出力段補助部９４は、第１ノードN11とOUTとの間に接続された第７トランジスタ（例えば、PMOS)９４−７と、第３ノードN13とOUTとの間に接続された第８トランジスタ（例えば、NMOS)９４−８とを有し、そのPMOS９４−７のゲートが、第５ノードN15に接続され、NMOS９４−８のゲートが、第６ノードN16に接続されている。   The output stage auxiliary unit 94 includes a seventh transistor (for example, PMOS) 94-7 connected between the first node N11 and OUT and an eighth transistor (for example, PMOS transistor) connected between the third node N13 and OUT. For example, the gate of the PMOS 94-7 is connected to the fifth node N15, and the gate of the NMOS 94-8 is connected to the sixth node N16.

出力補助回路１００は、VDD及び第７ノードN17間に接続された電流源１０１と、第８ノードN18及びVSS間に接続された電流源１０２と、第１制御トランジスタ（例えば、PMOS）１１１と、第２制御トランジスタ（例えば、NMOS)１１２と、ダイオード接続されたPMOS１１３、PMOS１１４、NMOS１１５、及びダイオード接続されたNMOS１１６とにより構成されている。   The output auxiliary circuit 100 includes a current source 101 connected between VDD and the seventh node N17, a current source 102 connected between the eighth node N18 and VSS, a first control transistor (for example, PMOS) 111, A second control transistor (for example, NMOS) 112, a diode-connected PMOS 113, a PMOS 114, an NMOS 115, and a diode-connected NMOS 116 are included.

PMOS１１３、第１９ノードN19、及びPMOS１１４は、VDDと第１ノードN11との間に直列に接続され、更に、NMOS１１５、第２０ノードN20、及びNMOS１１６は、第３ノードN13とVSSとの間に直列に接続されている。PMOS１１１は、ソース・ドレインが第１９ノードN19と第１８ノードN18との間に接続され、ゲートが第１ノードN11との間に接続され、第１ノードN11の電位に基づき、NMOS６６−１０のゲート（第１８ノードN18)を制御すると共に、第３ノードN13の電位を固定するための制御を行うトランジスタである。NMOS１１２は、ドレイン・ソースが第１７ノードN17と第２０ノードN20との間に接続され、ゲートが第３ノードN13に接続され、第３ノードN13の電位に基づき、PMOS１１１に対して相補的に、PMOS６５−９のゲートを制御すると共に、第１ノードN11の電位を固定するための制御を行うトランジスタである。 The PMOS 113, the 19th node N19, and the PMOS 114 are connected in series between VDD and the first node N11, and the NMOS 115, the 20th node N20, and the NMOS 116 are connected in series between the third node N13 and VSS. It is connected to the. The PMOS 111 has a source / drain connected between the 19th node N19 and the 18th node N18, a gate connected between the first node N11, and the gate of the NMOS 66-10 based on the potential of the first node N11. The transistor controls the (18th node N18) and controls the potential of the third node N13 to be fixed. The NMOS 112 has a drain and a source connected between the 17th node N17 and the 20th node N20, a gate connected to the third node N13, and complementary to the PMOS 111 based on the potential of the third node N13. This transistor controls the gate of the PMOS 65-9 and controls the potential of the first node N11 to be fixed.

（実施例１の動作）
本実施例１の高スルーレート出力回路は、高スルーレート化を実現し、消費電流の増加を抑えるために、以下の（A）、（Ｂ）のシーケンスで動作する。 (Operation of Example 1)
The high slew rate output circuit according to the first embodiment operates in the following sequences (A) and (B) in order to realize a high slew rate and suppress an increase in current consumption.

（Ａ） 入力電圧Vinが低電位の“Ｌ”レベルから高電位の“Ｈ”レベルに変化した場合は、次の（１）〜（７）の動作が行われる。   (A) When the input voltage Vin changes from a low potential “L” level to a high potential “H” level, the following operations (1) to (7) are performed.

（１） IN及びOUT間の電位差を検出するソースフォロアNMOS９３−１がオンし、第１５ノードN15の電位が低下する。   (1) The source follower NMOS 93-1 that detects the potential difference between IN and OUT is turned on, and the potential of the fifteenth node N15 is lowered.

（２） ノードN15の電位の低下により、PMOS９４−７がオンするため、ノードN11はOUTと低抵抗で接続されて急峻に低下し、出力段PMOS８１を深くオンさせる。その結果、OUTは急峻に上昇してスルーレートが向上する。   (2) Since the PMOS 94-7 is turned on due to the decrease in the potential of the node N15, the node N11 is connected to OUT with a low resistance and rapidly decreases, and the output stage PMOS 81 is deeply turned on. As a result, OUT rises sharply and the slew rate is improved.

（３） 同時に、PMOS６５がオンし、P型差動入力段６０Aの電流が増加する。NMOS７５に流れる電流が増加するため、カレントミラーによりNMOS７６に流れる電流も増加し、ノードN13の電位をより低下させる。この動作によりOUTが急峻に上昇した時の出力段８０の貫通電流を低減させると共に、更に、スルーレートを向上できる。   (3) At the same time, the PMOS 65 is turned on, and the current of the P-type differential input stage 60A increases. Since the current flowing through the NMOS 75 increases, the current flowing through the NMOS 76 is also increased by the current mirror, and the potential of the node N13 is further lowered. This operation can reduce the through current of the output stage 80 when OUT suddenly increases, and can further improve the slew rate.

（４） ノードN11が急峻に低下することにより、PMOS１１１がオンする。この時、ノードN18はダイオード接続されたノードN19のレベルまで上昇し、NMOS６６−１０をオンさせ、N型差動入力段６０Ｂの電流を増加させると同時に、NMOS１１５がオンする。ノードN13はダイオード接続されたノードN20のレベルに固定され、出力段８０の貫通電流増加を防止する。   (4) The PMOS 111 is turned on when the node N11 rapidly decreases. At this time, the node N18 rises to the level of the diode-connected node N19, turns on the NMOS 66-10, increases the current of the N-type differential input stage 60B, and simultaneously turns on the NMOS 115. Node N13 is fixed at the level of diode-connected node N20, and prevents an increase in the through current of output stage 80.

（５） OUTが急峻に上昇し、IN及びOUT間の電位差がNMOS９３−１の（ゲート・ソース間電圧Vgs−PMOSの閾値電圧Vt）以下になると、NMOS９３−１はオフする。ノードN15の電位はVDDレベルとなるため、PMOS６５、PMOS９４−７もオフする。   (5) When OUT rises sharply and the potential difference between IN and OUT becomes equal to or less than (the gate-source voltage Vgs−PMOS threshold voltage Vt) of the NMOS 93-1, the NMOS 93-1 is turned off. Since the potential of the node N15 is at the VDD level, the PMOS 65 and the PMOS 94-7 are also turned off.

（６） この時、IN及びOUT間にはまだ電位差があり、ノードN11は低下しているため、PMOS１１１はオンしている。PMOS１１１がオフするまで、N型差動入力段６０Ｂの電流が増加した状態が続き、短セトリングタイムで目標電位に収束する。   (6) At this time, there is still a potential difference between IN and OUT, and the node N11 has dropped, so the PMOS 111 is on. Until the PMOS 111 is turned off, the current of the N-type differential input stage 60B continues to increase, and converges to the target potential in a short settling time.

（７） ノードN11の上昇により、PMOS１１１がオフし、ノードN18がVSSレベルになると、高スルーレートのシーケンスは全て終了し、高スルーレート出力回路は定常動作に移行する。   (7) When the node N11 rises and the PMOS 111 is turned off and the node N18 becomes the VSS level, all the high slew rate sequences are completed, and the high slew rate output circuit shifts to a steady operation.

（Ｂ） 入力電圧Vinが高電位の“Ｈ”レベルから低電位の“Ｌ”レベルに変化した場合は、次の（１）〜（７）の動作が行われる。   (B) When the input voltage Vin changes from the high potential “H” level to the low potential “L” level, the following operations (1) to (7) are performed.

（１） IN及びOUT間の電位差を検出するソースフォロアPMOS９３−２がオンし、ノードN16の電位が上昇する。   (1) The source follower PMOS 93-2 that detects the potential difference between IN and OUT is turned on, and the potential of the node N16 increases.

（２） ノードN16の上昇により、NMOS９４−８がオンするため、ノードN13はOUTと低抵抗で接続されて急峻に上昇し、出力段NMOS８２を深くオンさせる。その結果、OUTは急峻に下降し、スルーレートが向上する。   (2) Since the NMOS 94-8 is turned on by the rise of the node N16, the node N13 is connected to OUT with a low resistance and rises sharply to turn on the output stage NMOS 82 deeply. As a result, OUT falls sharply and the slew rate is improved.

（３） 同時に、NMOS６６がオンし、N型差動入力段６０Ｂの電流が増加する。PMOS７１に流れる電流が増加するため、カレントミラーによりPMOS７２に流れる電流も増加し、ノードN11の電位をより上昇させる。この動作により、OUTが急峻に下降した時の出力段８０の貫通電流を低減させると共に、更に、スルーレートを向上できる。   (3) At the same time, the NMOS 66 is turned on, and the current of the N-type differential input stage 60B increases. Since the current flowing through the PMOS 71 is increased, the current flowing through the PMOS 72 is also increased by the current mirror, and the potential of the node N11 is further increased. This operation can reduce the through current of the output stage 80 when OUT falls steeply, and can further improve the slew rate.

（４） ノードN13が急峻に上昇することにより、NMOS１１２がオンする。この時、ノードN17はダイオード接続されたノードN20のレベルまで下降し、PMOS６５−９をオンさせ、P型差動入力段６０Aの電流を増加させると同時に、PMOS１１４がオンする。ノードN11はダイオード接続されたノードN19のレベルに固定され、出力段８０の貫通電流増加を防止する。   (4) The NMOS 112 is turned on when the node N13 rises sharply. At this time, the node N17 falls to the level of the diode-connected node N20, turns on the PMOS 65-9, increases the current of the P-type differential input stage 60A, and simultaneously turns on the PMOS 114. Node N11 is fixed at the level of diode-connected node N19, and prevents an increase in the through current of output stage 80.

（５） OUTが急峻に下降し、IN及びOUT間の電位差がPMOS９３−２の（ゲート・ソース間電圧Vgs−PMOSの閾値電圧Vt）以下になると、PMOS９３−２はオフする。ノードN16の電位はVSSレベルとなるため、NMOS６６及びNMOS９４−８もオフする。   (5) When OUT falls steeply and the potential difference between IN and OUT becomes equal to or lower than (the gate-source voltage Vgs−the threshold voltage Vt of the PMOS) of the PMOS 93-2, the PMOS 93-2 is turned off. Since the potential of the node N16 becomes the VSS level, the NMOS 66 and the NMOS 94-8 are also turned off.

（６） この時、IN及びOUT間にはまだ電位差があり、ノードN13は上昇しているため、NMOS１１２はオンしている。NMOS１１２がオフするまで、P型差動入力段６０Aの電流が増加した状態が続き、短セトリングタイムで目標電位に収束する。   (6) At this time, there is still a potential difference between IN and OUT, and the node N13 is rising, so the NMOS 112 is on. Until the NMOS 112 is turned off, the current of the P-type differential input stage 60A continues to increase, and converges to the target potential in a short settling time.

（７） ノードN13の低下により、NMOS１１２がオフし、ノードN17がVDDレベルになると、高スルーレートのシーケンスはすべて終了し、オペアンプは定常動作に移行する。   (7) When the NMOS 112 is turned off and the node N17 becomes the VDD level due to the decrease of the node N13, all the high slew rate sequences are completed, and the operational amplifier shifts to a steady operation.

（実施例１の効果）
図２は、本発明の実施例１と従来回路を比較したときのシミュレーション結果を示す動作波形図である。 (Effect of Example 1)
FIG. 2 is an operation waveform diagram showing a simulation result when the first embodiment of the present invention is compared with the conventional circuit.

本実施例１によれば、次の（ａ）〜（ｄ）のような効果がある。
（ａ） NMOS９３−１及びPMOS９３−２により、IN及びOUT間の電位差を検出し、出力段８０のPMOS８１及びNMOS８２を深くオンさせ、更に、出力変化時のみ差動入力段５０の電流を補うことにより、静的な消費電流を増加させることなく、スルーレートを高速化することができる。 According to the first embodiment, there are the following effects (a) to (d).
(A) The potential difference between IN and OUT is detected by the NMOS 93-1 and the PMOS 93-2, the PMOS 81 and the NMOS 82 of the output stage 80 are deeply turned on, and the current of the differential input stage 50 is compensated only when the output changes. Thus, the slew rate can be increased without increasing the static current consumption.

（ｂ） OUTに接続される負荷への充放電時のみ差動電流を増加しているため、幅広い負荷に対応することができる。   (B) Since the differential current is increased only when charging / discharging the load connected to OUT, a wide range of loads can be handled.

（ｃ） 出力段８０の貫通電流の対策により、高スルーレート対応にもかかわらず、充放電時の出力段８０の貫通電流を小さくできる。   (C) By taking measures against the through current of the output stage 80, the through current of the output stage 80 at the time of charging / discharging can be reduced despite the high slew rate.

（ｄ） オーバシュート及びアンダシュートの低減を実現でき、短セトリングタイムを実現できる。   (D) Reduction of overshoot and undershoot can be realized, and a short settling time can be realized.

（実施例２の構成）
図３は、本発明の実施例２を示す高スルーレート出力回路の概略の回路図であり、実施例１を示す図１中の要素と共通の要素には共通の符号が付されている。 (Configuration of Example 2)
FIG. 3 is a schematic circuit diagram of a high slew rate output circuit showing the second embodiment of the present invention. Elements common to those in FIG. 1 showing the first embodiment are denoted by common reference numerals.

本実施例２の高スルーレート出力回路では、実施例１の出力回路にP型出力停止部１２０及びN型出力停止部１３０を追加している。   In the high slew rate output circuit of the second embodiment, a P-type output stop unit 120 and an N-type output stop unit 130 are added to the output circuit of the first embodiment.

出力停止部１２０，１３０は、相補的な制御信号DSB,XDSB（例えば、VDD又はVSS)に基づき、第１ノードN11及び第３ノードN13を固定電位に設定して出力段８０のPMOS８１及びNMOS８２を同時にオフ状態にする回路である。   The output stopping units 120 and 130 set the first node N11 and the third node N13 to fixed potentials based on complementary control signals DSB and XDSB (for example, VDD or VSS), and set the PMOS 81 and the NMOS 82 of the output stage 80. It is a circuit that is simultaneously turned off.

P型出力停止部１２０は、制御信号DSBによりゲート制御されるPMOS１２１，１２２，１２３，１２４、及び逆相制御信号XDSBによりゲート制御されるPMOS１２５により構成され、PMOS１２１のソース・ドレインがPMOS７１のドレイン及びノードN12間に接続され、PMOS１２２のソース・ドレインがノードN11及び抵抗７４間に接続され、PMOS１２３のソース・ドレインがノードN15及びNMOS９３−１のドレイン間に接続され、PMOS１２４のソース・ドレインがノードN11及びPMOS９4−7のソース間に接続され、PMOS１２５のソース・ドレインがVDD及びノードN11間に接続されている。   The P-type output stop unit 120 includes PMOSs 121, 122, 123, and 124 that are gate-controlled by a control signal DSB, and a PMOS 125 that is gate-controlled by a reverse-phase control signal XDSB. The source and drain of the PMOS 121 are the drain of the PMOS 71 and Connected between the nodes N12, the source / drain of the PMOS 122 is connected between the node N11 and the resistor 74, the source / drain of the PMOS 123 is connected between the drain of the node N15 and the NMOS 93-1, and the source / drain of the PMOS 124 is connected to the node N11. And the source of the PMOS 125 is connected between VDD and the node N11.

N型出力停止部１３０は、逆相制御信号XDSBによりゲート制御されるNMOS１３１，１３２，１３３，１３４、及び制御信号DSBによりゲート制御されるNMOS１３５により構成され、NMOS１３１のドレイン・ソースがノードN14及びNMOS７５のドレイン間に接続され、NMOS１３２のドレイン・ソースが抵抗７４及びノードN13間に接続され、NMOS１３３のドレイン・ソースがPMOS９３−２のドレイン及びノードN16間に接続され、NMOS１３４のドレイン・ソースがNMOS９４−８のソース及びノードN13間に接続され、NMOS１３５のドレイン・ソースがノードN13及びVSS間に接続されている。
その他の構成は、実施例１と同様である。 The N-type output stop unit 130 includes NMOSs 131, 132, 133, and 134 that are gate-controlled by the anti-phase control signal XDSB, and an NMOS 135 that is gate-controlled by the control signal DSB. The drain and source of the NMOS 131 are the node N14 and the NMOS 75. The drain and source of the NMOS 132 are connected between the resistor 74 and the node N13, the drain and source of the NMOS 133 are connected between the drain of the PMOS 93-2 and the node N16, and the drain and source of the NMOS 134 are NMOS 94− 8 and the node N13, and the drain and source of the NMOS 135 are connected between the node N13 and VSS.
Other configurations are the same as those of the first embodiment.

（実施例２の動作）
本実施例２の高スルーレート出力回路は、以下の（Ａ）、（Ｂ）のシーケンスで動作する。 (Operation of Example 2)
The high slew rate output circuit of the second embodiment operates in the following sequences (A) and (B).

（Ａ） 制御信号DSBがVSSレベル（逆相制御信号XDSBがVDDレベル）時に入力電圧Vinが変化した場合
実施例１と同様の動作を行う。 (A) When the input voltage Vin changes when the control signal DSB is at the VSS level (the negative phase control signal XDSB is at the VDD level) The same operation as in the first embodiment is performed.

（Ｂ） 制御信号DSBがVDDレベル時（逆相制御信号XDSBがVSSレベル）に入力電圧Vinが変化した場合
PMOS１２１〜１２４及びNMOS１３１〜１３４がオフ、又PMOS１２５及びNMOS１３５がオンし、ノードN11の電位がVDDレベル、ノードN13の電位がVSSレベルであるため、OUTはHi-Zであり、入力電圧Vinが変化しても出力は変化しない。その後、制御信号DSBがVSSレベル時（逆相制御信号XDSBがVDDレベル時)に変化すると、高スルーレート出力回路は実施例１と同様の高スルーレート動作を開始する。 (B) When the input voltage Vin changes when the control signal DSB is at VDD level (the negative phase control signal XDSB is at VSS level)
The PMOS 121 to 124 and the NMOS 131 to 134 are turned off, the PMOS 125 and the NMOS 135 are turned on, the potential of the node N11 is VDD level, and the potential of the node N13 is VSS level, so OUT is Hi-Z and the input voltage Vin changes. Even so, the output does not change. Thereafter, when the control signal DSB changes at the VSS level (the reverse phase control signal XDSB is at the VDD level), the high slew rate output circuit starts the high slew rate operation similar to that in the first embodiment.

（実施例２の効果）
本実施例２によれば、実施例１とほぼ同様の効果がある上に、通常、Hi-Z期間が必要な場合、高スルーレート出力回路のOUTにスイッチを設けて制御を行うが、その構成の場合、スイッチの抵抗でスルーレートが上がり難い。本実施例２の構成を採用することで、スイッチを設けることなく、制御が可能となる。 (Effect of Example 2)
According to the second embodiment, the same effect as that of the first embodiment is obtained. In addition, when a Hi-Z period is usually required, a switch is provided at the OUT of the high slew rate output circuit to perform control. In the case of the configuration, it is difficult to increase the slew rate due to the resistance of the switch. By adopting the configuration of the second embodiment, control is possible without providing a switch.

このように、制御信号DSBあるいは逆相制御信号XDSBを入力する端子を追加することで、出力のタイミングを任意に設定することができる。特にHi-Z期間が必要なLCDソースドライバ等で有効である。 Thus, by adding a terminal for inputting the control signal DSB or the reverse phase control signal XDSB, the output timing can be arbitrarily set. This is especially effective for LCD source drivers that require a Hi-Z period.

（実施例３の構成）
図４は、本発明の実施例３を示す高スルーレート出力回路の概略の回路図であり、実施例１を示す図１中の要素と共通の要素には共通の符号が付されている。 (Configuration of Example 3)
FIG. 4 is a schematic circuit diagram of a high slew rate output circuit showing a third embodiment of the present invention. Elements common to those in FIG. 1 showing the first embodiment are denoted by common reference numerals.

本実施例３の高スルーレート出力回路では、実施例１の第１補助電流源部６０CからPMOS６５−９を削除すると共に、第２補助電流源部６０ＤからNMOS６６−１０を削除し、それらのPMOS６５−９及びNMOS６６−１０をゲート制御する出力補助回路１００を削除した構成になっている。その他の構成は、実施例１と同様である。   In the high slew rate output circuit of the third embodiment, the PMOS 65-9 is deleted from the first auxiliary current source section 60C of the first embodiment, and the NMOS 66-10 is deleted from the second auxiliary current source section 60D, and the PMOS 65 The configuration is such that the output auxiliary circuit 100 that controls the gate of −9 and NMOS 66-10 is deleted. Other configurations are the same as those of the first embodiment.

（実施例３の動作）
本実施例３では、実施例１の（１）〜（３）及び（５）の動作を行った後、高スルーレートのシーケンスは全て終了し、高スルーレート出力回路が定常動作に移行する。 (Operation of Example 3)
In the third embodiment, after performing the operations (1) to (3) and (5) of the first embodiment, all the high slew rate sequences are completed, and the high slew rate output circuit shifts to a steady operation.

（実施例３の効果）
図５は、本発明の実施例１、３と従来回路を比較したときのシミュレーション結果を示す動作波形図である。 (Effect of Example 3)
FIG. 5 is an operation waveform diagram showing a simulation result when the first and third embodiments of the present invention are compared with the conventional circuit.

実施例３においても、実施例１とほぼ同様に、スルーレート向上の効果が十分得られていることが分かる。   It can be seen that the effect of improving the slew rate is sufficiently obtained in Example 3 as well as in Example 1.

なお、本発明は、上記実施例１〜３に限定されず、種々の変形や利用形態が可能である。この変形や利用形態としては、例えば、次の（ａ）〜（ｃ）のようなものがある。   In addition, this invention is not limited to the said Examples 1-3, A various deformation | transformation and utilization form are possible. Examples of such modifications and usage forms include the following (a) to (c).

（ａ） 実施例１、２の電流源５１，５２，９１，９２，１０１，１０２、あるいは、実施例３の電流源５１，５２，９１，９２の電流値を制御し、スルーレートをコントロールすることで、更に消費電流を削減できる。   (A) The current values of the current sources 51, 52, 91, 92, 101, 102 of the first and second embodiments or the current sources 51, 52, 91, 92 of the third embodiment are controlled to control the slew rate. As a result, current consumption can be further reduced.

（ｂ） 実施例１〜３を構成するトランジスタは、電源の極性を変えてPMOSをNMOS、NMOSをPMOS に変更したり、あるいは、それらをMOSトランジスタ以外のバイポーラトランジスタ等の他のトランジスタで構成しても良い。又、高スルーレート出力回路を図示以外の回路構成に変更しても良い。   (B) The transistors constituting the first to third embodiments are configured by changing the polarity of the power source to change the PMOS to NMOS and the NMOS to PMOS, or to configure them with other transistors such as bipolar transistors other than the MOS transistors. May be. Further, the high slew rate output circuit may be changed to a circuit configuration other than that illustrated.

（ｃ） 実施例１〜３の高スルーレート出力回路は、液晶パネル、有機ELパネル等の種々の表示パネルを駆動する表示装置に適用できる。     (C) The high slew rate output circuits of Examples 1 to 3 can be applied to display devices that drive various display panels such as liquid crystal panels and organic EL panels.

発明の実施例１を示す高スルーレート出力回路の概略の回路図である。1 is a schematic circuit diagram of a high slew rate output circuit showing a first embodiment of the invention. FIG. 本発明の実施例１と従来回路を比較したときのシミュレーション結果を示す動作波形図である。It is an operation | movement waveform diagram which shows the simulation result when Example 1 of this invention and the conventional circuit are compared. 本発明の実施例２を示す高スルーレート出力回路の概略の回路図である。FIG. 5 is a schematic circuit diagram of a high slew rate output circuit showing a second embodiment of the present invention. 本発明の実施例３を示す高スルーレート出力回路の概略の回路図ある。It is a schematic circuit diagram of the high slew rate output circuit which shows Example 3 of this invention. 本発明の実施例１、３と従来回路を比較したときのシミュレーション結果を示す動作波形図である。It is an operation | movement waveform diagram which shows the simulation result when Example 1 and 3 of this invention and the conventional circuit are compared. 従来の高スルーレート出力回路を示す概略の回路図である。FIG. 6 is a schematic circuit diagram showing a conventional high slew rate output circuit.

符号の説明Explanation of symbols

５０，６０Ａ，６０Ｂ 差動入力段
６０Ｃ、６０Ｄ 補助電流源部
７０ カレントミラー部
８０ 出力段
９０ 制御回路
９３ 制御部
９４ 出力段補助部
１００ 出力補助回路
１２０，１３０ 出力停止部 50, 60A, 60B Differential input stage 60C, 60D Auxiliary current source part 70 Current mirror part 80 Output stage 90 Control circuit 93 Control part 94 Output stage auxiliary part 100 Output auxiliary circuit 120, 130 Output stop part

Claims (6)

定電流を流す第１電流源と第３ノードとの間に接続されて入力端子の電位により導通状態が制御される第１トランジスタと、前記第１電流源と第４ノードとの間に接続されて出力端子の電位により導通状態が制御される第２トランジスタとを有する第１導電型の第１差動入力段と、
第１ノードと定電流を流す第２電流源との間に接続されて入力端子の電位により導通状態が制御される第３トランジスタと、第２ノードと前記第２電流源との間に接続されて出力端子の電位により導通状態が制御される第４トランジスタとを有し、前記第１導電型と異なる第２導電型の第２差動入力段と、
前記第２ノード及び前記第４ノードに第１電源電流を流し、前記第１ノード及び前記第３ノードに、前記第１電源電流に対応した第２電源電流を流すカレントミラー部と、
前記第１ノードの電位により駆動される第１出力トランジスタと、前記出力端子を介して前記第１出力トランジスタに直列に接続され、前記第３ノードの電位により駆動される第２出力トランジスタとを有するプッシュプル型の出力段と、
定電流を流す第３電流源と前記第３電流源に直列に接続された第５トランジスタとを有し、前記第１電流源に並列に接続された第１補助電流源部と、
定電流を流す第４電流源と前記第４電流源に直列に接続された第６トランジスタとを有し、前記第２電流源に並列に接続された第２補助電流源部と、
前記第１ノードと前記出力端子との間に接続された第７トランジスタと、前記第３ノードと前記出力端子との間に接続された第８トランジスタとを有する出力段補助部と、
前記入力端子及び前記出力端子間の電位差を検出してこの検出結果に基づき、前記第５トランジスタ及び前記第７トランジスタと前記第６トランジスタ及び前記第８トランジスタとの導通状態をそれぞれ制御する制御部と、
前記第５トランジスタに並列に接続された第９トランジスタと、
前記第６トランジスタに並列に接続された第１０トランジスタと、
前記第１ノードの電位に基づき、前記第１０トランジスタの導通状態、及び前記第３ノードの電位を制御する第１制御トランジスタと、
前記第３ノードの電位に基づき、前記第１制御トランジスタに対して相補的に、前記第９トランジスタの導通状態、及び前記第１ノードの電位を制御する第２制御トランジスタと、
を備えたことを特徴とする出力回路。 A first transistor that is connected between a first current source for supplying a constant current and a third node and whose conduction state is controlled by a potential of an input terminal is connected between the first current source and the fourth node. A first differential input stage of a first conductivity type having a second transistor whose conduction state is controlled by the potential of the output terminal;
A third transistor connected between the first node and a second current source for passing a constant current and controlled in conduction state by the potential of the input terminal, and connected between the second node and the second current source. And a fourth transistor whose conduction state is controlled by the potential of the output terminal, and a second differential input stage of a second conductivity type different from the first conductivity type,
A current mirror for flowing a first power supply current to the second node and the fourth node, and a second power supply current corresponding to the first power supply current to the first node and the third node;
A first output transistor driven by the potential of the first node; and a second output transistor connected in series to the first output transistor via the output terminal and driven by the potential of the third node. A push-pull type output stage;
A first auxiliary current source unit having a third current source for passing a constant current and a fifth transistor connected in series to the third current source, and connected in parallel to the first current source;
A second auxiliary current source unit having a fourth current source for passing a constant current and a sixth transistor connected in series to the fourth current source, and connected in parallel to the second current source;
An output stage auxiliary unit including a seventh transistor connected between the first node and the output terminal, and an eighth transistor connected between the third node and the output terminal;
A control unit that detects a potential difference between the input terminal and the output terminal and controls conduction states of the fifth transistor, the seventh transistor, the sixth transistor, and the eighth transistor based on the detection result; ,
A ninth transistor connected in parallel to the fifth transistor;
A tenth transistor connected in parallel to the sixth transistor;
A first control transistor that controls a conduction state of the tenth transistor and a potential of the third node based on the potential of the first node;
A second control transistor for controlling the conduction state of the ninth transistor and the potential of the first node in a complementary manner to the first control transistor based on the potential of the third node;
An output circuit comprising: 前記制御部は、
前記入力端子及び前記出力端子間の電位差を検出してこの検出結果に基づき、前記第５トランジスタ及び前記第７トランジスタの導通状態を制御する第１検出トランジスタと、
前記入力端子及び前記出力端子間の電位差を検出してこの検出結果に基づき、第１検出トランジスタに対して相補的に、前記前記第６トランジスタ及び前記第８トランジスタの導通状態を制御する第２検出トランジスタと、
を有することを特徴とする請求項１記載の出力回路。 The controller is
A first detection transistor that detects a potential difference between the input terminal and the output terminal and controls a conduction state of the fifth transistor and the seventh transistor based on the detection result;
A second detection for detecting a potential difference between the input terminal and the output terminal and controlling a conduction state of the sixth transistor and the eighth transistor in a complementary manner to the first detection transistor based on the detection result. A transistor,
The output circuit according to claim 1, further comprising: 請求項１又は２記載の出力回路には、更に、In the output circuit according to claim 1 or 2,
制御信号に基づき、前記第１ノード及び前記第３ノードを固定電位に設定して前記第１出力トランジスタ及び前記第２出力トランジスタを同時に非導通状態にする出力停止部、An output stop unit that sets the first node and the third node to fixed potentials based on a control signal and simultaneously turns the first output transistor and the second output transistor into a non-conductive state;
を設けたことを特徴とする出力回路。An output circuit characterized by comprising: 前記出力停止部は、前記第１ノード及び第３ノードにそれぞれ接続され、前記制御信号によって前記第１ノード及び前記第３ノードを前記固定電位に設定する複数のトランジスタにより構成したことを特徴とする請求項３記載の出力回路。The output stop unit is connected to the first node and the third node, respectively, and is configured by a plurality of transistors that set the first node and the third node to the fixed potential by the control signal. The output circuit according to claim 3. 複数の表示素子を有する表示パネルと、前記表示パネルを駆動する駆動部とを備え、A display panel having a plurality of display elements, and a drive unit for driving the display panel,
前記駆動部は、請求項１〜４のいずれか１項に記載された出力回路における出力段の出力により前記表示素子を電圧駆動する構成にしたことを特徴とする表示装置。5. The display device according to claim 1, wherein the drive unit is configured to voltage-drive the display element by an output of an output stage in the output circuit according to claim 1. 請求項５記載の表示装置において、The display device according to claim 5, wherein
前記表示パネルは、液晶パネル又は有機エレクトロルミネセンス・パネルにより構成されていることを特徴とする表示装置。The display device comprises a liquid crystal panel or an organic electroluminescence panel.
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