JP2013104942A - Output circuit and amplifier having the same - Google Patents

Output circuit and amplifier having the same Download PDF

Info

Publication number
JP2013104942A
JP2013104942A JP2011247213A JP2011247213A JP2013104942A JP 2013104942 A JP2013104942 A JP 2013104942A JP 2011247213 A JP2011247213 A JP 2011247213A JP 2011247213 A JP2011247213 A JP 2011247213A JP 2013104942 A JP2013104942 A JP 2013104942A
Authority
JP
Japan
Prior art keywords
output
voltage
transistor
gate
power supply
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2011247213A
Other languages
Japanese (ja)
Inventor
Koichi Nishimura
浩一 西村
Satoshi Ikeda
智 池田
Kiyoshi Miyazaki
喜芳 宮崎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2011247213A priority Critical patent/JP2013104942A/en
Publication of JP2013104942A publication Critical patent/JP2013104942A/en
Pending legal-status Critical Current

Links

Images

Abstract

PROBLEM TO BE SOLVED: To provide an output circuit capable of suppressing an increase in delay imposed on an output waveform.SOLUTION: An output circuit of the present invention includes: an output transistor MP11, which is located between a high potential side power source terminal and an external output terminal Vout, and whose source-drain current is controlled based on one of a pair of amplified signals that swing within the range between a power supply voltage VDD and a ground voltage VSS; an output transistor MN11, which is located between a low potential side power source terminal and the external output terminal Vout, and whose source-drain current is controlled based on the other of the pair of amplified signals; and a clamp transistor MP12, which is located between a low potential side power source terminal supplied with an intermediate voltage VML lower than the power supply voltage VDD but higher than the ground voltage VSS, and a gate of the output transistor MP11, and which clamps the gate of the output transistor MP11 based on the voltage difference between a gate voltage of the output transistor MP11 and the intermediate voltage VML.

Description

本発明は、出力回路及びそれを備えた増幅器に関し、特に出力波形の遅延を抑制するのに適した出力回路及びそれを備えた増幅器に関する。   The present invention relates to an output circuit and an amplifier including the same, and more particularly to an output circuit suitable for suppressing delay of an output waveform and an amplifier including the same.

液晶表示装置を駆動するＬＣＤ（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ）ドライバは、出力駆動回路としてボルテージフォロワ接続された演算増幅器を備えている。この演算増幅器の過渡特性は、表示品質に大きく影響を及ぼすことが知られている。特に、演算増幅器を高速動作させた場合に出力波形に大きな遅延が付加されてしまうことがあり、その場合、画質が劣化してしまうという問題がある。したがって、ＬＣＤドライバに備えられた演算増幅器は、その出力波形の遅延を抑制することが求められている。   An LCD (Liquid Crystal Display) driver for driving a liquid crystal display device includes an operational amplifier connected as a voltage follower as an output drive circuit. It is known that the transient characteristic of this operational amplifier has a great influence on the display quality. In particular, when the operational amplifier is operated at a high speed, a large delay may be added to the output waveform. In this case, there is a problem that the image quality deteriorates. Therefore, the operational amplifier provided in the LCD driver is required to suppress the delay of the output waveform.

図６Ａ及び図６Ｂに、特許文献１に開示された正専用アンプ（以下、正側増幅器と称す）１００及び負専用アンプ（以下、負側増幅器と称す）２００の等価回路を示す。図６Ａ及び図６Ｂは、近年のＬＣＤドライバに採用されているＨａｌｆ＿ＶＤＤ用の演算増幅器である。   6A and 6B show equivalent circuits of a positive dedicated amplifier (hereinafter referred to as a positive side amplifier) 100 and a negative dedicated amplifier (hereinafter referred to as a negative side amplifier) 200 disclosed in Patent Document 1. FIG. FIG. 6A and FIG. 6B are operational amplifiers for Half_VDD that are employed in recent LCD drivers.

差動段回路１０１及び２０１は、出力段回路１０２及び２０２の出力Ｖｏｕtを反転入力端子Ｉｎ−に入力してボルテージフォロワ回路を実現するものであれば種類を問わない。例えばアナログアンプの出力段回路の駆動方法で代表的なものに、Ａ級、Ｂ級、ＡＢ級の３つがある。Ａ級アンプ駆動では、差動段回路の２つの出力電圧、つまり２つの出力トランジスタのゲート電圧が等しい値または一定の差をもった電圧値で変化する。Ｂ級アンプ駆動では、差動段回路の２つの出力電圧のうち、基本的には同時には一方だけが変化する。そして、ＡＢ級アンプ駆動では、差動段回路の２つの出力電圧は、一定値以上の電圧差をもって変化する。これら３種類の駆動方法を含むどの駆動方法でも、例えば差動段回路の２つの出力電圧の値が逆転しないなどの相関関係がある。   The differential stage circuits 101 and 201 may be of any type as long as they realize a voltage follower circuit by inputting the output Vout of the output stage circuits 102 and 202 to the inverting input terminal In−. For example, there are three typical methods for driving an output stage circuit of an analog amplifier: Class A, Class B, and Class AB. In the class A amplifier drive, the two output voltages of the differential stage circuit, that is, the gate voltages of the two output transistors change with the same value or a voltage value having a certain difference. In the class B amplifier drive, only one of the two output voltages of the differential stage circuit basically changes at the same time. In class AB amplifier driving, the two output voltages of the differential stage circuit change with a voltage difference of a certain value or more. Any driving method including these three driving methods has a correlation such that the values of the two output voltages of the differential stage circuit do not reverse.

なお、図６Ａに示す正側増幅器１００は、液晶表示装置において基準電圧Ｖｃｏｍ（液晶の対向電極に与える基準電圧）より高い電圧側を駆動する増幅器である。図６Ｂに示す負側増幅器２００は、基準電圧Ｖｃｏｍより低い電圧側を駆動する増幅器である。このように、液晶表示装置の分野においては、基準電圧Ｖｃｏｍを基準として正／負が判断される。   6A is an amplifier that drives a higher voltage side than a reference voltage Vcom (a reference voltage applied to the counter electrode of the liquid crystal) in the liquid crystal display device. The negative side amplifier 200 shown in FIG. 6B is an amplifier that drives a voltage side lower than the reference voltage Vcom. Thus, in the field of liquid crystal display devices, positive / negative is determined based on the reference voltage Vcom.

ここで、正側増幅器１００は、液晶表示装置の正極性を駆動する増幅器であるため、基準電圧ＶｃｏｍをＶＤＤとＶＳＳとの２分点であるＶＤＤ／２とする時、電源電圧ＶＤＤ〜ＶＤＤ／２の電圧範囲を振幅する出力波形を生成することができればよい。一方、負側増幅器２００は、液晶表示装置の負極性を駆動する増幅器であるため、接地電圧ＶＳＳ〜ＶＤＤ／２の電圧範囲を振幅する出力波形を生成することができればよい。したがって、正側増幅器１００及び負側増幅器２００は、出力段回路（出力回路）に供給される電源電圧の範囲を、前段の差動段回路（１０１，２０１）に供給される電源電圧の範囲の約半分とし、消費電力の増大を抑制している。以下、具体的に説明する。   Here, since the positive side amplifier 100 is an amplifier that drives the positive polarity of the liquid crystal display device, when the reference voltage Vcom is set to VDD / 2 that is a half point between VDD and VSS, the power supply voltage VDD to VDD / It suffices if an output waveform that amplifies the voltage range of 2 can be generated. On the other hand, since the negative amplifier 200 is an amplifier that drives the negative polarity of the liquid crystal display device, it is only necessary to generate an output waveform that amplifies the voltage range of the ground voltage VSS to VDD / 2. Therefore, the positive-side amplifier 100 and the negative-side amplifier 200 have a power supply voltage range supplied to the output stage circuit (output circuit) within a range of the power supply voltage supplied to the previous differential stage circuit (101, 201). About half of the power consumption is suppressed. This will be specifically described below.

図６Ａに示す正側増幅器１００は、差動段回路１０１及び出力段回路（出力回路）１０２を備える。出力段回路１０２は、ＰチャネルＭＯＳトランジスタＭＰ１０３及びＮチャネルＭＯＳトランジスタＭＮ１０４を有する。出力段回路１０２では、高電位側電源端子に電源電圧ＶＤＤが供給され、低電位側電源端子に中間電圧ＶＭＬが供給される。なお、中間電圧ＶＭＬは、電源電圧ＶＤＤの約半分の電圧レベルを示す。前段の差動段回路１０１では、高電位側電源端子に電源電圧ＶＤＤが供給され、低電位側電源端子に接地電圧ＶＳＳが供給される。   A positive side amplifier 100 shown in FIG. 6A includes a differential stage circuit 101 and an output stage circuit (output circuit) 102. The output stage circuit 102 includes a P channel MOS transistor MP103 and an N channel MOS transistor MN104. In the output stage circuit 102, the power supply voltage VDD is supplied to the high potential side power supply terminal, and the intermediate voltage VML is supplied to the low potential side power supply terminal. The intermediate voltage VML indicates a voltage level that is approximately half of the power supply voltage VDD. In the differential stage circuit 101 in the previous stage, the power supply voltage VDD is supplied to the high potential side power supply terminal, and the ground voltage VSS is supplied to the low potential side power supply terminal.

トランジスタＭＰ１０３では、ソースに出力段回路１０２の高電位側電源端子が接続され、ドレインに外部出力端子Ｖｏｕｔが接続され、ゲートに差動段回路１０１の一方の出力端子が接続される。トランジスタＭＮ１０４では、ソースに出力段回路１０２の低電位側電源端子が接続され、ドレインに外部出力端子Ｖｏｕｔが接続され、ゲートに差動段回路１０１の他方の出力端子が接続される。   In the transistor MP103, the high-potential side power supply terminal of the output stage circuit 102 is connected to the source, the external output terminal Vout is connected to the drain, and one output terminal of the differential stage circuit 101 is connected to the gate. In the transistor MN104, the low potential side power supply terminal of the output stage circuit 102 is connected to the source, the external output terminal Vout is connected to the drain, and the other output terminal of the differential stage circuit 101 is connected to the gate.

図６Ａに示す正側増幅器１００において、差動段回路１０１は、入力端子ＩＮ＋、ＩＮ−に供給される入力信号の電位差に応じた一対の増幅信号を出力段回路１０２に対して出力する。出力段回路１０２において、トランジスタＭＰ１０３のソース−ドレイン間に流れる電流は、当該トランジスタＭＰ１０３のゲートに印加される一方の増幅信号に基づいて制御される。トランジスタＭＮ１０４のソース−ドレイン間に流れる電流は、当該トランジスタＭＮ１０４のゲートに印加される他方の増幅信号に基づいて制御される。ここで、トランジスタＭＰ１０３のソースに電源電圧ＶＤＤが供給され、トランジスタＭＮ１０４のソースに中間電圧ＶＭＬが供給されているため、正側増幅器１００の出力信号の電圧範囲は約ＶＤＤ／２〜ＶＤＤとなる。   In the positive side amplifier 100 shown in FIG. 6A, the differential stage circuit 101 outputs a pair of amplified signals corresponding to the potential difference between the input signals supplied to the input terminals IN + and IN− to the output stage circuit 102. In the output stage circuit 102, the current flowing between the source and drain of the transistor MP103 is controlled based on one amplified signal applied to the gate of the transistor MP103. The current flowing between the source and drain of the transistor MN104 is controlled based on the other amplified signal applied to the gate of the transistor MN104. Here, since the power supply voltage VDD is supplied to the source of the transistor MP103 and the intermediate voltage VML is supplied to the source of the transistor MN104, the voltage range of the output signal of the positive side amplifier 100 is about VDD / 2 to VDD.

図６Ｂに示す負側増幅器２００は、差動段回路２０１及び出力段回路（出力回路）２０２を備える。出力段回路２０２は、ＰチャネルＭＯＳトランジスタＭＰ２０３及びＮチャネルＭＯＳトランジスタＭＮ２０４を有する。出力段回路２０２では、高電位側電源端子に中間電圧ＶＭＨが供給され、低電位側電源端子に接地電圧ＶＳＳが供給される。なお、中間電圧ＶＭＨは、電源電圧ＶＤＤの約半分の電圧レベルを示す。前段の差動段回路２０１では、高電位側電源端子に電源電圧ＶＤＤが供給され、低電位側電源端子に接地電圧ＶＳＳが供給される。   A negative amplifier 200 shown in FIG. 6B includes a differential stage circuit 201 and an output stage circuit (output circuit) 202. The output stage circuit 202 includes a P-channel MOS transistor MP203 and an N-channel MOS transistor MN204. In the output stage circuit 202, the intermediate voltage VMH is supplied to the high potential side power supply terminal, and the ground voltage VSS is supplied to the low potential side power supply terminal. The intermediate voltage VMH indicates a voltage level that is approximately half of the power supply voltage VDD. In the differential stage circuit 201 in the previous stage, the power supply voltage VDD is supplied to the high potential side power supply terminal, and the ground voltage VSS is supplied to the low potential side power supply terminal.

トランジスタＭＰ２０３では、ソースに出力段回路２０２の高電位側電源端子が接続され、ドレインに外部出力端子Ｖｏｕｔが接続され、ゲートに差動段回路２０１の一方の出力端子が接続される。トランジスタＭＮ２０４では、ソースに出力段回路２０２の低電位側電源端子が接続され、ドレインに外部出力端子Ｖｏｕｔが接続され、ゲートに差動段回路２０１の他方の出力端子が接続される。   In the transistor MP203, the high-potential side power supply terminal of the output stage circuit 202 is connected to the source, the external output terminal Vout is connected to the drain, and one output terminal of the differential stage circuit 201 is connected to the gate. In the transistor MN204, the low potential side power supply terminal of the output stage circuit 202 is connected to the source, the external output terminal Vout is connected to the drain, and the other output terminal of the differential stage circuit 201 is connected to the gate.

図６Ｂに示す負側増幅器２００において、差動段回路２０１は、入力端子ＩＮ＋、ＩＮ−に供給される入力信号の電位差に応じた一対の増幅信号を出力段回路２０２に対して出力する。出力段回路２０２において、トランジスタＭＰ２０３のソース−ドレイン間に流れる電流は、当該トランジスタＭＰ２０３のゲートに印加される一方の増幅信号に基づいて制御される。トランジスタＭＮ２０４のソース−ドレイン間に流れる電流は、当該トランジスタＭＮ２０４のゲートに印加される他方の増幅信号に基づいて制御される。ここで、トランジスタＭＰ２０３のソースに中間電圧ＶＭＨが供給され、トランジスタＭＮ２０４のソースに接地電圧ＶＳＳが供給されているため、負側増幅器２００の出力信号の電圧範囲はＶＳＳ〜約ＶＤＤ／２となる。   In the negative amplifier 200 shown in FIG. 6B, the differential stage circuit 201 outputs to the output stage circuit 202 a pair of amplified signals corresponding to the potential difference between the input signals supplied to the input terminals IN + and IN−. In the output stage circuit 202, the current flowing between the source and drain of the transistor MP203 is controlled based on one amplified signal applied to the gate of the transistor MP203. The current flowing between the source and drain of the transistor MN204 is controlled based on the other amplified signal applied to the gate of the transistor MN204. Here, since the intermediate voltage VMH is supplied to the source of the transistor MP203 and the ground voltage VSS is supplied to the source of the transistor MN204, the voltage range of the output signal of the negative amplifier 200 is VSS to about VDD / 2.

このように、図６Ａ及び図６Ｂに示す増幅器は、出力段回路に供給される電源電圧の範囲を狭めることにより、消費電力の増大を抑制している。   As described above, the amplifiers shown in FIGS. 6A and 6B suppress the increase in power consumption by narrowing the range of the power supply voltage supplied to the output stage circuit.

なお、負荷に供給される電流を制御する回路には、例えばクランプ回路を用いた回路がある。図７に、特許文献２に開示されたトランジスタ出力回路の回路図を示す。図７に示すトランジスタ出力回路３００は、ゲートドライブ回路３０１と、出力トランジスタ３０２と、クランプ回路３０４と、抵抗３０７と、を備える。ゲートドライブ回路３０１は、入力電圧Ｖｉに応じた制御電圧Ｖｃを生成する。出力トランジスタ３０２では、ドレインに電源端子３０８が接続され、ソースに出力端子３０３が接続され、ゲートに抵抗３０７を介して制御電圧Ｖｃが供給される。また、出力トランジスタ３０２のゲート−ソース間にはクランプ回路３０４が設けられている。   An example of a circuit that controls the current supplied to the load is a circuit that uses a clamp circuit. FIG. 7 shows a circuit diagram of the transistor output circuit disclosed in Patent Document 2. The transistor output circuit 300 illustrated in FIG. 7 includes a gate drive circuit 301, an output transistor 302, a clamp circuit 304, and a resistor 307. The gate drive circuit 301 generates a control voltage Vc corresponding to the input voltage Vi. In the output transistor 302, the power supply terminal 308 is connected to the drain, the output terminal 303 is connected to the source, and the control voltage Vc is supplied to the gate via the resistor 307. A clamp circuit 304 is provided between the gate and source of the output transistor 302.

図８に示すように、出力トランジスタ３０２のソース−ドレイン間には、当該出力トランジスタ３０２のゲート−ソース間電圧Ｖｇｓに応じた電流Ｉｄが流れる。具体的には、出力トランジスタ３０２のゲート−ソース間電圧Ｖｇｓが大きくなるほど、当該出力トランジスタ３０２のソース−ドレイン間に流れる電流Ｉｄは大きくなる。そこで、トランジスタ出力回路３００は、出力トランジスタ３０２のゲート−ソース間にクランプ回路３０４を備えることにより、当該出力トランジスタ３０２のゲート−ソース間電圧Ｖｇｓを所定の電圧レベル以上に上昇させないようにして負荷３０５に過電流を供給しないようにしている。   As illustrated in FIG. 8, a current Id corresponding to the gate-source voltage Vgs of the output transistor 302 flows between the source and drain of the output transistor 302. Specifically, as the gate-source voltage Vgs of the output transistor 302 increases, the current Id flowing between the source and drain of the output transistor 302 increases. Therefore, the transistor output circuit 300 includes a clamp circuit 304 between the gate and the source of the output transistor 302 so that the gate-source voltage Vgs of the output transistor 302 is not increased to a predetermined voltage level or higher. Is not supplied with overcurrent.

特開２００９−１９４４８５号公報JP 2009-194485 A 特開平３−１１７０１７号公報Japanese Unexamined Patent Publication No. 3-1117017

図６Ａ及び図６Ｂに示す増幅器では、出力波形に付加される遅延が増大してしまうという問題があった。以下、具体的に説明する。   The amplifiers shown in FIGS. 6A and 6B have a problem that the delay added to the output waveform increases. This will be specifically described below.

図６Ａ及び図６Ｂに示す増幅器では、差動段回路の出力は、ほぼ接地電圧ＶＳＳからほぼ電源電圧ＶＤＤまでの値をとり得る。一方で、出力段回路（出力回路）に供給される電源電圧の範囲が、差動段回路に供給される電源電圧の範囲の約半分である。そのため、出力段回路に設けられた２つの出力トランジスタでは、ゲート電圧の変化がソース−ドレイン電流を変化させうる（制御する）範囲（以降、ゲート電圧の有効動作範囲という）が異なることになる。例えば、ＮチャンネルＭＯＳトランジスタのゲート電圧が、そのソース電圧に閾値（Ｖｔｎ）を加えた電圧より低い電圧からさらに低くなるような場合は、ＭＯＳトランジスタは実質的にオフしたままでソース−ドレイン電流が変化しないため、制御しているとはいわない。   In the amplifiers shown in FIGS. 6A and 6B, the output of the differential stage circuit can take a value from approximately the ground voltage VSS to approximately the power supply voltage VDD. On the other hand, the range of the power supply voltage supplied to the output stage circuit (output circuit) is about half of the range of the power supply voltage supplied to the differential stage circuit. Therefore, in the two output transistors provided in the output stage circuit, the range in which the change in the gate voltage can change (control) the source-drain current (hereinafter referred to as the effective operation range of the gate voltage) is different. For example, when the gate voltage of an N-channel MOS transistor is further lowered from a voltage lower than a voltage obtained by adding a threshold value (Vtn) to its source voltage, the source-drain current remains substantially unchanged while the MOS transistor remains off. Because it does not change, it is not said that it is controlling.

例えば、図６Ａに示す正側増幅器１００の場合、トランジスタＭＰ１０３はそのソースが電源電圧ＶＤＤに接続しているため、トランジスタＭＰ１０３のゲート電圧の有効動作範囲は、ほぼ電源電圧ＶＤＤから接地電圧ＶＳＳまでである。一方、トランジスタＭＮ１０４はそのソースが中間電圧ＶＭＬに接続しているため、トランジスタＭＮ１０４のゲート電圧の有効動作範囲は、ほぼ中間電圧ＶＭＬから電源電圧ＶＤＤまでの範囲である。つまり、トランジスタＭＰ１０３のゲート電圧が有効動作範囲内で中間電圧ＶＭＬより低くなると、それに応じてトランジスタＭＰ１０３のゲート電圧と相関関係のあるトランジスタＭＮ１０４のゲート電圧も中間電圧ＶＭＬより低くなり、トランジスタＭＮ１０４はオフになったままの状態になってしまう。それにより、トランジスタＭＮ１０４では、ゲート電圧によってソース−ドレイン電流を変化させることができなくなる。つまり、トランジスタＭＮ１０４のゲート電圧は、有効動作範囲を外れる。このように、入力電圧（入力端子Ｉｎ＋，Ｉｎ−に供給される電圧）に応じて出力Ｖｏｕｔを早く立ち上げようとしてトランジスタＭＰ１０３のゲート電圧を中間電圧ＶＭＬより低くしすぎると、トランジスタＭＰ１０３のゲート電圧と相関関係のあるトランジスタＭＮ１０４のゲート電圧が過渡的に中間電圧ＶＭＬよりも低く変動してしまう。そのため、その後、入力電圧に応じて出力Ｖｏｕｔを立ち下げようとするときに、トランジスタＭＮ１０４のゲート電圧が中間電圧ＶＭＬより高くなり、ＰチャンネルＭＯＳトランジスタＭＰ１０３が流し込む電流値よりＮチャンネルＭＯＳトランジスタＭＮ１０４が引き抜く電流値が大きくなるまで、外部出力端子Ｖｏｕｔから電流を引き抜くことができなくなってしまう。その結果、外部出力端子Ｖｏｕｔの電圧を立ち下げることができるようになるまでに長い時間を要してしまい、立ち下がりの出力波形に付加される遅延が増大してしまうという問題があった。   For example, in the case of the positive side amplifier 100 shown in FIG. 6A, since the source of the transistor MP103 is connected to the power supply voltage VDD, the effective operation range of the gate voltage of the transistor MP103 is almost from the power supply voltage VDD to the ground voltage VSS. is there. On the other hand, since the source of the transistor MN104 is connected to the intermediate voltage VML, the effective operation range of the gate voltage of the transistor MN104 is substantially the range from the intermediate voltage VML to the power supply voltage VDD. That is, when the gate voltage of the transistor MP103 becomes lower than the intermediate voltage VML within the effective operation range, the gate voltage of the transistor MN104 correlated with the gate voltage of the transistor MP103 is also correspondingly lower than the intermediate voltage VML, and the transistor MN104 is turned off. It will be in the state as it is. Thereby, in the transistor MN104, the source-drain current cannot be changed by the gate voltage. That is, the gate voltage of the transistor MN104 is outside the effective operating range. As described above, if the gate voltage of the transistor MP103 is set too low than the intermediate voltage VML in order to quickly raise the output Vout in accordance with the input voltage (voltage supplied to the input terminals In + and In−), the gate voltage of the transistor MP103. The gate voltage of the transistor MN104 having a correlation with the voltage fluctuates transiently lower than the intermediate voltage VML. Therefore, when the output Vout is subsequently lowered according to the input voltage, the gate voltage of the transistor MN104 becomes higher than the intermediate voltage VML, and the N-channel MOS transistor MN104 pulls out from the current value that the P-channel MOS transistor MP103 flows. Until the current value increases, the current cannot be drawn from the external output terminal Vout. As a result, there is a problem that it takes a long time before the voltage at the external output terminal Vout can be lowered, and the delay added to the falling output waveform increases.

一方、図６Ｂに示す負側増幅器２００の場合、トランジスタＭＮ２０４はそのソースが接地電圧ＶＳＳに接続しているため、トランジスタＭＮ２０４のゲート電圧の有効動作範囲は、ほぼ接地電圧ＶＳＳから電源電圧ＶＤＤまでの範囲である。一方、トランジスタＭＰ２０３はそのソースが中間電圧ＶＭＨに接続しているため、トランジスタＭＰ２０３のゲート電圧の有効動作範囲は、ほぼ中間電圧ＶＭＨから接地電圧ＶＳＳまでの範囲である。つまり、トランジスタＭＮ２０４のゲート電圧が有効動作範囲内で中間電圧ＶＭＨより高くなると、それに応じてトランジスタＭＮ２０４のゲート電圧と相関関係のあるトランジスタＭＰ２０３のゲート電圧も中間電圧ＶＭＨより高くなり、トランジスタＭＰ２０３はオフになったままの状態になってしまう。それにより、トランジスタＭＰ２０３では、ゲート電圧によってソース−ドレイン電流を変化させることができなくなる。つまり、トランジスタＭＮ２０３のゲート電圧は、有効動作範囲を外れる。このように、入力電圧に応じて出力Ｖｏｕｔを早く立ち下げようとしてトランジスタＭＮ２０４のゲート電圧を中間電圧ＶＭＨより高くしすぎると、トランジスタＭＮ２０４のゲート電圧と相関関係のあるトランジスタＭＰ２０３のゲート電圧が過渡的に中間電圧ＶＭＨよりも高く変動してしまう。そのため、その後、入力電圧に応じて出力Ｖｏｕｔを立ち上げようとするときに、トランジスタＭＰ２０３のゲート電圧が中間電圧ＶＭＨより低くなり、ＮチャンネルＭＯＳトランジスタＭＮ２０４が引き抜く電流値よりＰチャンネルＭＯＳトランジスタＭＰ２０３が流し込む電流値が大きくなるまで、外部出力端子Ｖｏｕｔに電流を流し込むことができなくなってしまう。その結果、外部出力端子Ｖｏｕｔの電圧を立ち上げることができるようになるまでに長い時間を要してしまい、立ち上がりの出力波形に付加される遅延が増大してしまうという問題があった。   On the other hand, in the case of the negative amplifier 200 shown in FIG. 6B, since the source of the transistor MN204 is connected to the ground voltage VSS, the effective operation range of the gate voltage of the transistor MN204 is almost from the ground voltage VSS to the power supply voltage VDD. It is a range. On the other hand, since the source of the transistor MP203 is connected to the intermediate voltage VMH, the effective operation range of the gate voltage of the transistor MP203 is substantially in the range from the intermediate voltage VMH to the ground voltage VSS. That is, when the gate voltage of the transistor MN204 becomes higher than the intermediate voltage VMH within the effective operation range, the gate voltage of the transistor MP203 correlated with the gate voltage of the transistor MN204 accordingly becomes higher than the intermediate voltage VMH, and the transistor MP203 is turned off. It will be in the state as it is. Thereby, in the transistor MP203, the source-drain current cannot be changed by the gate voltage. That is, the gate voltage of the transistor MN203 is out of the effective operating range. As described above, when the gate voltage of the transistor MN204 is set higher than the intermediate voltage VMH in order to quickly lower the output Vout according to the input voltage, the gate voltage of the transistor MP203 correlated with the gate voltage of the transistor MN204 becomes transient. Therefore, it fluctuates higher than the intermediate voltage VMH. Therefore, when the output Vout is subsequently raised according to the input voltage, the gate voltage of the transistor MP203 becomes lower than the intermediate voltage VMH, and the P-channel MOS transistor MP203 flows from the current value drawn by the N-channel MOS transistor MN204. Until the current value increases, it becomes impossible to flow current into the external output terminal Vout. As a result, there is a problem that it takes a long time until the voltage of the external output terminal Vout can be raised, and the delay added to the rising output waveform increases.

このように、従来技術の出力回路を備えた増幅器では、出力波形に付加される遅延が増大するという問題があった。   As described above, the amplifier provided with the output circuit of the prior art has a problem that the delay added to the output waveform increases.

本発明にかかる出力回路は、第１電源端子と外部出力端子との間に設けられ、第１及び第２電源電圧間の電圧範囲を振幅する一対の増幅信号の一方に基づいてソース−ドレイン間に流れる電流が制御される第１出力ＭＯＳトランジスタ（例えば、実施の形態１にかかる出力トランジスタＭＰ１１）と、第２電源端子と外部出力端子との間に設けられ、前記一対の増幅信号の他方に基づいてソース−ドレイン間に流れる電流が制御される第２出力ＭＯＳトランジスタ（例えば、実施の形態１にかかる出力トランジスタＭＮ１１）と、前記第１電源電圧より低く前記第２電源電圧より高い中間電圧が供給されている前記第２電源端子と、前記第１出力ＭＯＳトランジスタのゲートと、の間に設けられ、前記第１出力ＭＯＳトランジスタのゲート電圧と前記中間電圧との電圧差に基づいて前記第１出力ＭＯＳトランジスタのゲートをクランプするクランプ回路（例えば、実施の形態１にかかるクランプ用トランジスタＭＰ１２）と、を備える。   An output circuit according to the present invention is provided between a first power supply terminal and an external output terminal, and is connected between a source and a drain based on one of a pair of amplified signals that amplify a voltage range between the first and second power supply voltages. Is provided between the first output MOS transistor (for example, the output transistor MP11 according to the first embodiment), the second power supply terminal and the external output terminal, and the other of the pair of amplified signals. A second output MOS transistor (for example, the output transistor MN11 according to the first embodiment) in which the current flowing between the source and the drain is controlled based on an intermediate voltage that is lower than the first power supply voltage and higher than the second power supply voltage. A gate power supply of the first output MOS transistor is provided between the supplied second power supply terminal and the gate of the first output MOS transistor. Comprises a clamping circuit (e.g., clamp transistor MP12 according to the first embodiment) for clamping the gate of said first output MOS transistor based on a voltage difference between said intermediate voltage and.

上述のような回路構成により、出力波形に付加される遅延の増大を抑制することができる。   With the circuit configuration as described above, an increase in delay added to the output waveform can be suppressed.

本発明により、出力波形に付加される遅延の増大を抑制することが可能な出力回路及びそれを備えた増幅器を提供することができる。   According to the present invention, it is possible to provide an output circuit capable of suppressing an increase in delay added to an output waveform and an amplifier including the output circuit.

本発明の実施の形態１にかかる増幅器を示すブロック図である。1 is a block diagram showing an amplifier according to a first embodiment of the present invention. 本発明の実施の形態１にかかる増幅器を示すブロック図である。1 is a block diagram showing an amplifier according to a first embodiment of the present invention. 本発明にかかる増幅器及び従来技術の増幅器の動作を示す波形図である。It is a wave form diagram which shows operation | movement of the amplifier concerning this invention, and the amplifier of a prior art. 本発明にかかる増幅器及び従来技術の増幅器の動作を示す波形図である。It is a wave form diagram which shows operation | movement of the amplifier concerning this invention, and the amplifier of a prior art. 本発明にかかる増幅器及び従来技術の増幅器の動作を示す波形図である。It is a wave form diagram which shows operation | movement of the amplifier concerning this invention, and the amplifier of a prior art. 本発明の実施の形態２にかかる増幅器を示すブロック図である。It is a block diagram which shows the amplifier concerning Embodiment 2 of this invention. 本発明の実施の形態２にかかる増幅器を示すブロック図である。It is a block diagram which shows the amplifier concerning Embodiment 2 of this invention. 本発明の実施の形態３にかかる増幅器を示すブロック図である。It is a block diagram which shows the amplifier concerning Embodiment 3 of this invention. 本発明の実施の形態３にかかる増幅器を示すブロック図である。It is a block diagram which shows the amplifier concerning Embodiment 3 of this invention. 従来技術の増幅器を示すブロック図である。1 is a block diagram illustrating a prior art amplifier. FIG. 従来技術の増幅器を示すブロック図である。1 is a block diagram illustrating a prior art amplifier. FIG. 従来技術のトランジスタ出力回路を示すブロック図である。It is a block diagram which shows the transistor output circuit of a prior art. ＭＯＳトランジスタのＩＤ−ＶＤＳ特性を示す図である。Is a diagram showing the I D -V DS characteristics of MOS transistors.

以下、図面を参照しつつ、本発明の実施の形態について説明する。なお、図面は簡略的なものであるから、この図面の記載を根拠として本発明の技術的範囲を狭く解釈してはならない。また、同一の要素には、同一の符号を付し、重複する説明は省略する。   Hereinafter, embodiments of the present invention will be described with reference to the drawings. Since the drawings are simplified, the technical scope of the present invention should not be interpreted narrowly based on the description of the drawings. Moreover, the same code | symbol is attached | subjected to the same element and the overlapping description is abbreviate | omitted.

実施の形態１
図１Ａ及び図１Ｂに、本発明の実施の形態１にかかる出力回路を備えた正側増幅器１及び負側増幅器２を示す。図１Ａ及び図１Ｂは、ＬＣＤドライバ等に採用されているＨａｌｆ＿ＶＤＤ用の演算増幅器である。 Embodiment 1
1A and 1B show a positive-side amplifier 1 and a negative-side amplifier 2 each including an output circuit according to Embodiment 1 of the present invention. FIG. 1A and FIG. 1B are operational amplifiers for Half_VDD employed in LCD drivers and the like.

図１Ａに示す正側増幅器１は、液晶表示装置の正極性を駆動する増幅器である。そのため、正側増幅器１は、例えば電源電圧ＶＤＤ〜ＶＤＤ／２の電圧範囲を振幅する出力波形を生成することができればよい。一方、図１Ｂに示す負側増幅器２は、液晶表示装置の負極性を駆動する増幅器である。そのため、負側増幅器２は、例えば接地電圧ＶＳＳ〜ＶＤＤ／２の電圧範囲を振幅する出力波形を生成することができればよい。したがって、正側増幅器１及び負側増幅器２は、出力回路に供給される電源電圧の範囲を、前段の差動段回路に供給される電源電圧の範囲の約半分とし、消費電力の増大を抑制している。以下、具体的に説明する。   A positive amplifier 1 shown in FIG. 1A is an amplifier that drives the positive polarity of a liquid crystal display device. For this reason, the positive amplifier 1 only needs to be able to generate an output waveform that swings the voltage range of the power supply voltage VDD to VDD / 2, for example. On the other hand, the negative amplifier 2 shown in FIG. 1B is an amplifier that drives the negative polarity of the liquid crystal display device. Therefore, the negative amplifier 2 only needs to be able to generate an output waveform that swings the voltage range of the ground voltage VSS to VDD / 2, for example. Therefore, the positive side amplifier 1 and the negative side amplifier 2 set the range of the power supply voltage supplied to the output circuit to about half the range of the power supply voltage supplied to the preceding differential stage circuit, and suppresses an increase in power consumption. doing. This will be specifically described below.

図１Ａに示す正側増幅器１は、差動段回路１０及び出力回路１１を備える。出力回路１１は、出力トランジスタＭＰ１１と、出力トランジスタＭＮ１１と、クランプ用トランジスタ（クランプ回路）ＭＰ１２と、を有する。なお、本実施の形態では、出力トランジスタＭＰ１１及びクランプ用トランジスタＭＰ１２がＰチャネルＭＯＳトランジスタであって、出力トランジスタＭＮ１１がＮチャネルＭＯＳトランジスタである場合を例に説明する。   A positive side amplifier 1 shown in FIG. 1A includes a differential stage circuit 10 and an output circuit 11. The output circuit 11 includes an output transistor MP11, an output transistor MN11, and a clamping transistor (clamp circuit) MP12. In the present embodiment, the case where the output transistor MP11 and the clamping transistor MP12 are P-channel MOS transistors and the output transistor MN11 is an N-channel MOS transistor will be described as an example.

出力回路１１では、高電位側電源端子に電源電圧ＶＤＤが供給され、低電位側電源端子に中間電圧ＶＭＬが供給される。なお、本実施の形態では、中間電圧ＶＭＬが電源電圧ＶＤＤの約半分の電圧レベルである場合を例に説明するが、これに限られない。中間電圧ＶＭＬは電源電圧ＶＤＤよりも低く接地電圧ＶＳＳより高い電圧レベルに適宜変更可能である。前段の差動段回路１０では、高電位側電源端子に電源電圧ＶＤＤが供給され、低電位側電源端子に接地電圧ＶＳＳが供給される。   In the output circuit 11, the power supply voltage VDD is supplied to the high potential side power supply terminal, and the intermediate voltage VML is supplied to the low potential side power supply terminal. In the present embodiment, the case where the intermediate voltage VML is approximately half the power supply voltage VDD is described as an example, but the present invention is not limited to this. Intermediate voltage VML can be appropriately changed to a voltage level lower than power supply voltage VDD and higher than ground voltage VSS. In the differential stage circuit 10 in the previous stage, the power supply voltage VDD is supplied to the high potential side power supply terminal, and the ground voltage VSS is supplied to the low potential side power supply terminal.

出力トランジスタＭＰ１１では、ソースに出力回路１１の高電位側電源端子が接続され、ドレインに外部出力端子Ｖｏｕｔが接続され、ゲートに差動段回路１０の一方の出力端子が接続される。出力トランジスタＭＮ１１では、ソースに出力回路１１の低電位側電源端子が接続され、ドレインに外部出力端子Ｖｏｕｔが接続され、ゲートに差動段回路１０の他方の出力端子が接続される。クランプ用トランジスタＭＰ１２では、第１の端子及びゲート（制御端子）に出力トランジスタＭＰ１１のゲートが共通接続され、第２の端子に出力回路１１の低電位側電源端子が接続される。すなわち、クランプ用トランジスタＭＰ１２の第２の端子には中間電圧ＶＭＬが供給される。なお、クランプ用トランジスタＭＰ１２の第１及び第２の端子は、一組のソース及びドレインであって、それぞれに供給される電圧レベルに応じてソース及びドレインが切り替わる。   In the output transistor MP11, the high-potential side power supply terminal of the output circuit 11 is connected to the source, the external output terminal Vout is connected to the drain, and one output terminal of the differential stage circuit 10 is connected to the gate. In the output transistor MN11, the low potential side power supply terminal of the output circuit 11 is connected to the source, the external output terminal Vout is connected to the drain, and the other output terminal of the differential stage circuit 10 is connected to the gate. In the clamping transistor MP12, the gate of the output transistor MP11 is commonly connected to the first terminal and the gate (control terminal), and the low potential side power supply terminal of the output circuit 11 is connected to the second terminal. That is, the intermediate voltage VML is supplied to the second terminal of the clamping transistor MP12. The first and second terminals of the clamping transistor MP12 are a pair of source and drain, and the source and drain are switched according to the voltage level supplied to each.

図１Ａに示す正側増幅器１において、差動段回路１０は、入力端子ＩＮ＋、ＩＮ−に供給される入力信号の電位差に応じた一対の増幅信号を出力回路１１に対して出力する。出力回路１１において、出力トランジスタＭＰ１１のソース−ドレイン間に流れる電流は、当該出力トランジスタＭＰ１１のゲートに印加される一方の増幅信号に基づいて制御される。出力トランジスタＭＮ１１のソース−ドレイン間に流れる電流は、当該出力トランジスタＭＮ１１のゲートに印加される他方の増幅信号に基づいて制御される。ここで、出力トランジスタＭＰ１１のソースに電源電圧ＶＤＤが供給され、出力トランジスタＭＮ１１のソースに中間電圧ＶＭＬが供給されているため、中間電圧ＶＭＬの電圧がＶＤＤ／２の場合は、正側増幅器１はＶＤＤ／２〜ＶＤＤの電圧範囲を振幅する出力波形を生成する。   In the positive side amplifier 1 shown in FIG. 1A, the differential stage circuit 10 outputs a pair of amplified signals corresponding to the potential difference between the input signals supplied to the input terminals IN + and IN− to the output circuit 11. In the output circuit 11, the current flowing between the source and drain of the output transistor MP11 is controlled based on one amplified signal applied to the gate of the output transistor MP11. The current flowing between the source and drain of the output transistor MN11 is controlled based on the other amplified signal applied to the gate of the output transistor MN11. Here, since the power supply voltage VDD is supplied to the source of the output transistor MP11 and the intermediate voltage VML is supplied to the source of the output transistor MN11, when the voltage of the intermediate voltage VML is VDD / 2, the positive side amplifier 1 An output waveform that amplifies the voltage range of VDD / 2 to VDD is generated.

このように、何も対策しなければ、出力回路１１に供給される電源電圧の範囲は、差動段回路１０に供給される電源電圧の範囲の約半分である。この場合、出力回路１１に設けられた２つの出力トランジスタＭＰ１１，ＭＮ１１のゲート電圧の有効動作範囲が互いに異なってしまう。   Thus, if no countermeasure is taken, the range of the power supply voltage supplied to the output circuit 11 is about half of the range of the power supply voltage supplied to the differential stage circuit 10. In this case, the effective operation ranges of the gate voltages of the two output transistors MP11 and MN11 provided in the output circuit 11 are different from each other.

具体的には、出力トランジスタＭＰ１１のゲート電圧の有効動作範囲は、最大でＶＤＤ〜ＶＳＳとなる。一方、出力トランジスタＭＮ１１のゲート電圧の有効動作範囲は、最大でＶＤＤ〜ＶＭＬとなる。同時に、出力トランジスタＭＰ１１のゲートをドライブする差動段回路１０の一方の増幅信号と、出力トランジスタＭＮ１１のゲートをドライブする差動段回路１０の他方の増幅信号とには、一定の関係があり、一方の増幅信号つまり出力トランジスタＭＰ１１のゲート電圧より、他方の増幅信号つまり出力トランジスタＭＮ１１のゲート電圧の方が低くなる。そのため、トランジスタＭＰ１１のゲート電圧が過渡的に中間電圧ＶＭＬより低く変動してしまうとトランジスタＭＮ１１のゲート電圧も中間電圧ＶＭＬよりさらに低く変動してしまい、その後入力電圧が変化して出力トランジスタＭＰ１１のゲート電圧が上がっても、出力トランジスタＭＮ１１のゲート電圧が中間電圧ＶＭＬを超えるレベルに戻って出力トランジスタＭＮ１１がオンできるようになるまでに長い時間を要してしまう。その結果、外部出力端子Ｖｏｕｔに接続する容量性負荷から電荷を引き抜けるようになるまでに長い時間を要してしまい、立ち下がりの出力波形に付加される遅延時間が増大してしまう。   Specifically, the effective operation range of the gate voltage of the output transistor MP11 is VDD to VSS at the maximum. On the other hand, the effective operation range of the gate voltage of the output transistor MN11 is VDD to VML at the maximum. At the same time, there is a certain relationship between one amplified signal of the differential stage circuit 10 that drives the gate of the output transistor MP11 and the other amplified signal of the differential stage circuit 10 that drives the gate of the output transistor MN11. The other amplified signal, that is, the gate voltage of the output transistor MN11 is lower than one amplified signal, that is, the gate voltage of the output transistor MP11. Therefore, if the gate voltage of the transistor MP11 transiently fluctuates below the intermediate voltage VML, the gate voltage of the transistor MN11 also fluctuates further below the intermediate voltage VML, and then the input voltage changes and the gate of the output transistor MP11 changes. Even if the voltage rises, it takes a long time until the gate voltage of the output transistor MN11 returns to a level exceeding the intermediate voltage VML and the output transistor MN11 can be turned on. As a result, it takes a long time for the charge to be extracted from the capacitive load connected to the external output terminal Vout, and the delay time added to the falling output waveform increases.

そこで、本実施の形態にかかる出力回路１１は、出力トランジスタＭＰ１１のゲートと出力回路１１の低電位側電源端子との間にクランプ用トランジスタＭＰ１２を備え、出力トランジスタＭＰ１１のゲート電圧が中間電圧ＶＭＬを大きく超えるところまで低下して出力トランジスタＭＮ１１のゲート電圧がさらに低い電圧まで低下しないように、出力トランジスタＭＰ１１のゲート電圧を中間電圧ＶＭＬに応じた電圧レベルにクランプしている。それにより、出力トランジスタＭＰ１１のゲート電圧と相関関係がある出力トランジスタＭＮ１１のゲート電圧が過渡的に中間電圧ＶＭＬを大きく下回るところまで変動しなくなるため、立ち下がりの出力波形に付加される遅延時間の増大が抑制される。   Therefore, the output circuit 11 according to the present embodiment includes the clamping transistor MP12 between the gate of the output transistor MP11 and the low potential side power supply terminal of the output circuit 11, and the gate voltage of the output transistor MP11 is set to the intermediate voltage VML. The gate voltage of the output transistor MP11 is clamped to a voltage level corresponding to the intermediate voltage VML so that the gate voltage of the output transistor MN11 does not drop to a much lower voltage due to a significant drop. As a result, the gate voltage of the output transistor MN11 having a correlation with the gate voltage of the output transistor MP11 does not fluctuate transiently below the intermediate voltage VML, so that the delay time added to the falling output waveform is increased. Is suppressed.

具体的には、出力トランジスタＭＰ１１のゲート電圧が、中間電圧ＶＭＬよりも、負の値であるクランプ用トランジスタＭＰ１２の閾値電圧Ｖｔｐの絶対値分以下に低下した場合、クランプ用トランジスタＭＰ１２は導通状態になる。これは、クランプ用トランジスタＭＰ１２の第１の端子（出力トランジスタＭＰ１１のゲートと接続）の電位がクランプ用トランジスタＭＰ１２の第２の端子（出力回路１１の低電位側電源端子と接続）の電位より低くなるため、第１の端子がドレイン、第２の端子がソースになり、当該クランプ用トランジスタＭＰ１２の、ソースを基準とした負の値であるゲート−ソース間電圧が閾値電圧Ｖｔｐ以下になるからである。換言すると、当該クランプ用トランジスタＭＰ１２のゲート−ソース間電圧の絶対値が閾値電圧Ｖｔｐの絶対値以上になるからである。このとき、クランプ用トランジスタＭＰ１２は、出力回路１１の低電位側電源端子から出力トランジスタＭＰ１１のゲートに向けて順方向にダイオード接続された状態となっている。   Specifically, when the gate voltage of the output transistor MP11 falls below the absolute value of the threshold voltage Vtp of the clamping transistor MP12, which is a negative value, than the intermediate voltage VML, the clamping transistor MP12 becomes conductive. Become. This is because the potential of the first terminal of the clamping transistor MP12 (connected to the gate of the output transistor MP11) is lower than the potential of the second terminal of the clamping transistor MP12 (connected to the low potential side power supply terminal of the output circuit 11). Therefore, the first terminal is the drain and the second terminal is the source, and the gate-source voltage of the clamping transistor MP12, which is a negative value with respect to the source, is equal to or lower than the threshold voltage Vtp. is there. In other words, the absolute value of the gate-source voltage of the clamping transistor MP12 is equal to or greater than the absolute value of the threshold voltage Vtp. At this time, the clamping transistor MP12 is diode-connected in the forward direction from the low potential side power supply terminal of the output circuit 11 toward the gate of the output transistor MP11.

このようにして、出力トランジスタＭＰ１１のゲート電圧は、中間電圧ＶＭＬに応じた電圧によってクランプされる。より具体的には、出力トランジスタＭＰ１１のゲート電圧は、中間電圧ＶＭＬよりクランプ用トランジスタＭＰ１２の閾値電圧Ｖｔｐの絶対値分低い電圧レベルにクランプされる。それにより、出力トランジスタＭＰ１１のゲート電圧は過渡的に中間電圧ＶＭＬを大きく下回る電圧まで変動しなくなり、それに応じて出力トランジスタＭＮ１１のゲート電圧が中間電圧ＶＭＬをさらに下回る電圧になることを防ぐ。その結果、その後に出力トランジスタＭＮ１１をオンさせるまでの時間が短くなるため、立ち下がりの出力波形に付加される遅延の増大が抑制される。   In this way, the gate voltage of the output transistor MP11 is clamped by a voltage corresponding to the intermediate voltage VML. More specifically, the gate voltage of the output transistor MP11 is clamped to a voltage level that is lower than the intermediate voltage VML by the absolute value of the threshold voltage Vtp of the clamping transistor MP12. As a result, the gate voltage of the output transistor MP11 does not fluctuate to a voltage that is significantly lower than the intermediate voltage VML, and accordingly, the gate voltage of the output transistor MN11 is prevented from further falling below the intermediate voltage VML. As a result, since the time until the output transistor MN11 is subsequently turned on is shortened, an increase in delay added to the falling output waveform is suppressed.

なお、クランプ回路を目的の出力トランジスタＭＮ１１のゲートでなく、出力トランジスタＭＮ１１のゲート電圧と相関関係がある出力トランジスタＭＰ１１のゲートに接続する理由は、主に出力トランジスタＭＰ１１による外部出力端子Ｖｏｕｔの立ち上げ時間を遅くなりすぎないように制御することが重要だからであり、主に出力トランジスタＭＮ１１による外部出力端子Ｖｏｕｔの立ち下げ時間とのバランスによる。   The reason why the clamp circuit is connected not to the gate of the target output transistor MN11 but to the gate of the output transistor MP11 having a correlation with the gate voltage of the output transistor MN11 is mainly the rise of the external output terminal Vout by the output transistor MP11. This is because it is important to control the time so that it does not become too late, mainly due to the balance with the fall time of the external output terminal Vout by the output transistor MN11.

また、出力トランジスタＭＰ１１のゲート電圧が中間電圧ＶＭＬに負の値である閾値電圧Ｖｔｐを加えた値より高い状態の場合、クランプ用トランジスタＭＰ１２は非導通状態になっている。このとき、クランプ用トランジスタＭＰ１２は、出力回路１１の低電位側電源端子から出力トランジスタＭＰ１１のゲートに向けて逆方向にダイオード接続された状態となっている。この状態では、クランプ用トランジスタＭＰ１２は、出力トランジスタＭＰ１１の動作に影響を与えることはほとんどない。   Further, when the gate voltage of the output transistor MP11 is higher than the value obtained by adding the negative threshold voltage Vtp to the intermediate voltage VML, the clamping transistor MP12 is non-conductive. At this time, the clamping transistor MP12 is diode-connected in the reverse direction from the low potential side power supply terminal of the output circuit 11 to the gate of the output transistor MP11. In this state, the clamping transistor MP12 hardly affects the operation of the output transistor MP11.

図１Ｂに示す負側増幅器２は、差動段回路２０及び出力回路２１を備える。出力回路２１は、出力トランジスタＭＰ２１と、出力トランジスタＭＮ２１と、クランプ用トランジスタ（クランプ回路）ＭＮ２２と、を有する。なお、本実施の形態では、出力トランジスタＭＰ２１がＰチャネルＭＯＳトランジスタであって、出力トランジスタＭＮ２１及びクランプ用トランジスタＭＮ２２がＮチャネルＭＯＳトランジスタである場合を例に説明する。   The negative amplifier 2 illustrated in FIG. 1B includes a differential stage circuit 20 and an output circuit 21. The output circuit 21 includes an output transistor MP21, an output transistor MN21, and a clamping transistor (clamp circuit) MN22. In the present embodiment, the case where the output transistor MP21 is a P-channel MOS transistor and the output transistor MN21 and the clamping transistor MN22 are N-channel MOS transistors will be described as an example.

出力回路２１では、高電位側電源端子に中間電圧ＶＭＨが供給され、低電位側電源端子に接地電圧ＶＳＳが供給される。なお、本実施の形態では、中間電圧ＶＭＨが電源電圧ＶＤＤの約半分の電圧レベルである場合を例に説明するが、これに限られない。中間電圧ＶＭＨは接地電圧ＶＳＳよりも高く電源電圧ＶＤＤより低い電圧レベルに適宜変更可能である。前段の差動段回路２０では、高電位側電源端子に電源電圧ＶＤＤが供給され、低電位側電源端子に接地電圧ＶＳＳが供給される。   In the output circuit 21, the intermediate voltage VMH is supplied to the high potential side power supply terminal, and the ground voltage VSS is supplied to the low potential side power supply terminal. In the present embodiment, the case where the intermediate voltage VMH is approximately half the power supply voltage VDD is described as an example, but the present invention is not limited to this. The intermediate voltage VMH can be appropriately changed to a voltage level higher than the ground voltage VSS and lower than the power supply voltage VDD. In the differential stage circuit 20 in the previous stage, the power supply voltage VDD is supplied to the high potential side power supply terminal, and the ground voltage VSS is supplied to the low potential side power supply terminal.

出力トランジスタＭＰ２１では、ソースに出力回路２１の高電位側電源端子が接続され、ドレインに外部出力端子Ｖｏｕｔが接続され、ゲートに差動段回路２０の一方の出力端子が接続される。出力トランジスタＭＮ２１では、ソースに出力回路２１の低電位側電源端子が接続され、ドレインに外部出力端子Ｖｏｕｔが接続され、ゲートに差動段回路２０の他方の出力端子が接続される。クランプ用トランジスタＭＮ２２では、第１の端子及びゲート（制御端子）に出力トランジスタＭＮ２１のゲートが共通接続され、第２の端子に出力回路２１の高電位側電源端子が接続される。すなわち、クランプ用トランジスタＭＮ２２の第２の端子には中間電圧ＶＭＨが供給される。なお、クランプ用トランジスタＭＮ２２の第１及び第２の端子は、一組のソース及びドレインであって、それぞれに供給される電圧レベルに応じてソース及びドレインが切り替わる。   In the output transistor MP21, the high potential side power supply terminal of the output circuit 21 is connected to the source, the external output terminal Vout is connected to the drain, and one output terminal of the differential stage circuit 20 is connected to the gate. In the output transistor MN21, the low potential side power supply terminal of the output circuit 21 is connected to the source, the external output terminal Vout is connected to the drain, and the other output terminal of the differential stage circuit 20 is connected to the gate. In the clamping transistor MN22, the gate of the output transistor MN21 is commonly connected to the first terminal and the gate (control terminal), and the high potential side power supply terminal of the output circuit 21 is connected to the second terminal. That is, the intermediate voltage VMH is supplied to the second terminal of the clamping transistor MN22. The first and second terminals of the clamping transistor MN22 are a pair of source and drain, and the source and drain are switched according to the voltage level supplied to each.

図１Ｂに示す負側増幅器２において、差動段回路２０は、入力端子ＩＮ＋、ＩＮ−に供給される入力信号の電位差に応じた一対の増幅信号を出力回路２１に対して出力する。出力回路２１において、出力トランジスタＭＰ２１のソース−ドレイン間に流れる電流は、当該出力トランジスタＭＰ２１のゲートに印加される一方の増幅信号に基づいて制御される。出力トランジスタＭＮ２１のソース−ドレイン間に流れる電流は、当該出力トランジスタＭＮ２１のゲートに印加される他方の増幅信号に基づいて制御される。ここで、出力トランジスタＭＰ２１のソースに中間電圧ＶＭＨが供給され、出力トランジスタＭＮ２１のソースに接地電圧ＶＳＳが供給されているため、中間電圧ＶＭＨの電圧がＶＤＤ／２の場合は、負側増幅器２はＶＳＳ〜ＶＤＤ／２の電圧範囲を振幅する出力波形を生成する。   In the negative amplifier 2 shown in FIG. 1B, the differential stage circuit 20 outputs a pair of amplified signals corresponding to the potential difference between the input signals supplied to the input terminals IN + and IN− to the output circuit 21. In the output circuit 21, the current flowing between the source and drain of the output transistor MP21 is controlled based on one amplified signal applied to the gate of the output transistor MP21. The current flowing between the source and drain of the output transistor MN21 is controlled based on the other amplified signal applied to the gate of the output transistor MN21. Here, since the intermediate voltage VMH is supplied to the source of the output transistor MP21 and the ground voltage VSS is supplied to the source of the output transistor MN21, when the voltage of the intermediate voltage VMH is VDD / 2, the negative side amplifier 2 is An output waveform that amplifies the voltage range of VSS to VDD / 2 is generated.

このように、何も対策しなければ、出力回路２１に供給される電源電圧の範囲は、差動段回路２０に供給される電源電圧の範囲の約半分である。この場合、出力回路２１に設けられた２つの出力トランジスタＭＰ２１，ＭＮ２１のゲート電圧の有効動作範囲が互いに異なってしまう。   Thus, if no countermeasure is taken, the range of the power supply voltage supplied to the output circuit 21 is about half of the range of the power supply voltage supplied to the differential stage circuit 20. In this case, the effective operation ranges of the gate voltages of the two output transistors MP21 and MN21 provided in the output circuit 21 are different from each other.

具体的には、出力トランジスタＭＮ２１のゲート電圧の有効動作範囲は、最大でＶＤＤ〜ＶＳＳとなる。一方、出力トランジスタＭＰ２１のゲート電圧の有効動作範囲は、最大でＶＭＨ〜ＶＳＳとなる。同時に、出力トランジスタＭＰ２１のゲートをドライブする差動段回路２０の一方の増幅信号と、出力トランジスタＭＮ２１のゲートをドライブする差動段回路２０の他方の増幅信号とには、一定の関係があり、一方の増幅信号つまり出力トランジスタＭＰ２１のゲート電圧より、他方の増幅信号つまり出力トランジスタＭＮ２１のゲート電圧の方が低くなる。そのため、トランジスタＭＮ２１のゲート電圧が過渡的に中間電圧ＶＭＨより高く変動してしまうとトランジスタＭＰ２１のゲート電圧も中間電圧ＶＭＨよりさらに高く変動してしまい、その後入力電圧が変化して出力トランジスタＭＮ２１のゲート電圧が下がっても、出力トランジスタＭＰ２１のゲート電圧が中間電圧ＶＭＨを下回るレベルに戻って出力トランジスタＭＰ２１がオンできるようになるまでに長い時間を要してしまう。その結果、外部出力端子Ｖｏｕｔに接続する容量性負荷に電荷を供給できるようになるまでに長い時間を要してしまい、立ち上がりの出力波形に付加される遅延時間が増大してしまう。   Specifically, the effective operation range of the gate voltage of the output transistor MN21 is VDD to VSS at the maximum. On the other hand, the effective operation range of the gate voltage of the output transistor MP21 is VMH to VSS at the maximum. At the same time, there is a certain relationship between one amplified signal of the differential stage circuit 20 that drives the gate of the output transistor MP21 and the other amplified signal of the differential stage circuit 20 that drives the gate of the output transistor MN21. The other amplified signal, that is, the gate voltage of the output transistor MN21 is lower than one amplified signal, that is, the gate voltage of the output transistor MP21. Therefore, if the gate voltage of the transistor MN21 changes transiently higher than the intermediate voltage VMH, the gate voltage of the transistor MP21 also changes higher than the intermediate voltage VMH, and then the input voltage changes and the gate of the output transistor MN21 changes. Even if the voltage decreases, it takes a long time for the gate voltage of the output transistor MP21 to return to a level lower than the intermediate voltage VMH so that the output transistor MP21 can be turned on. As a result, it takes a long time before the charge can be supplied to the capacitive load connected to the external output terminal Vout, and the delay time added to the rising output waveform increases.

そこで、本実施の形態にかかる出力回路２１は、出力トランジスタＭＮ２１のゲートと出力回路２１の高電位側電源端子との間にクランプ用トランジスタＭＮ２２を備え、出力トランジスタＭＮ２１のゲート電圧が中間電圧ＶＭＨを大きく超えるところまで上昇して出力トランジスタＭＰ２１のゲート電圧がさらに高い電圧まで上昇しないように、出力トランジスタＭＮ２１のゲート電圧を中間電圧ＶＭＨに応じた電圧レベルにクランプしている。それにより、出力トランジスタＭＰ２１のゲート電圧が過渡的に中間電圧ＶＭＨを大きく上回るところまで変動しなくなるため、立ち上がりの出力波形に付加される遅延時間の増大が抑制される。   Therefore, the output circuit 21 according to the present embodiment includes a clamping transistor MN22 between the gate of the output transistor MN21 and the high-potential-side power supply terminal of the output circuit 21, and the gate voltage of the output transistor MN21 reduces the intermediate voltage VMH. The gate voltage of the output transistor MN21 is clamped to a voltage level corresponding to the intermediate voltage VMH so that the gate voltage of the output transistor MP21 does not rise to a much higher voltage. As a result, the gate voltage of the output transistor MP21 does not fluctuate until it transiently exceeds the intermediate voltage VMH, so that an increase in delay time added to the rising output waveform is suppressed.

具体的には、出力トランジスタＭＮ２１のゲート電圧が、中間電圧ＶＭＨよりも、正の値であるクランプ用トランジスタＭＮ２２の閾値電圧Ｖｔｎ分以上に上昇した場合、クランプ用トランジスタＭＮ２２は導通状態になる。これは、クランプ用トランジスタＭＮ２２の第１の端子（出力トランジスタＭＮ２１のゲートと接続）の電位がクランプ用トランジスタＭＮ２２の第２の端子（出力回路２１の高電位側電源端子と接続）の電位より高くなるため、第１の端子がドレイン、第２の端子がソースになり、当該クランプ用トランジスタＭＮ２２のゲート−ソース間電圧が閾値電圧Ｖｔｎ以上になるからである。このとき、クランプ用トランジスタＭＮ２２は、出力トランジスタＭＮ２１のゲートから出力回路２１の高電位側電源端子に向けて順方向にダイオード接続された状態となっている。   Specifically, when the gate voltage of the output transistor MN21 is higher than the intermediate voltage VMH by the threshold voltage Vtn of the clamping transistor MN22, which is a positive value, the clamping transistor MN22 becomes conductive. This is because the potential of the first terminal of the clamping transistor MN22 (connected to the gate of the output transistor MN21) is higher than the potential of the second terminal of the clamping transistor MN22 (connected to the high potential side power supply terminal of the output circuit 21). Therefore, the first terminal is the drain and the second terminal is the source, and the gate-source voltage of the clamping transistor MN22 is equal to or higher than the threshold voltage Vtn. At this time, the clamping transistor MN22 is diode-connected in the forward direction from the gate of the output transistor MN21 toward the high potential side power supply terminal of the output circuit 21.

このようにして、出力トランジスタＭＮ２１のゲート電圧は、中間電圧ＶＭＨに応じた電圧によってクランプされる。より具体的には、出力トランジスタＭＮ２１のゲート電圧は、中間電圧ＶＭＨよりクランプ用トランジスタＭＮ２２の閾値電圧Ｖｔｎ分高い電圧レベルにクランプされる。それにより、出力トランジスタＭＮ２１のゲート電圧は過渡的に中間電圧ＶＭＨを大きく上回る電圧まで変動しなくなり、それに応じて出力トランジスタＭＰ２１のゲート電圧が中間電圧ＶＭＨをさらに上回る電圧になることを防ぐ。その結果、その後に出力トランジスタＭＰ２１をオンさせるまでの時間が短くなるため、立ち上がりの出力波形に付加される遅延の増大が抑制される。   In this way, the gate voltage of the output transistor MN21 is clamped by a voltage corresponding to the intermediate voltage VMH. More specifically, the gate voltage of the output transistor MN21 is clamped to a voltage level that is higher than the intermediate voltage VMH by the threshold voltage Vtn of the clamping transistor MN22. As a result, the gate voltage of the output transistor MN21 does not change transiently to a voltage that greatly exceeds the intermediate voltage VMH, and accordingly, the gate voltage of the output transistor MP21 is prevented from further exceeding the intermediate voltage VMH. As a result, since the time until the output transistor MP21 is subsequently turned on is shortened, an increase in delay added to the rising output waveform is suppressed.

なお、クランプ回路を目的の出力トランジスタＭＰ２１のゲートでなく、出力トランジスタＭＰ２１のゲート電圧と相関関係がある出力トランジスタＭＮ２１のゲートに接続する理由は、主に出力トランジスタＭＮ２１による外部出力端子Ｖｏｕｔの立ち下げ時間を遅くなりすぎないように制御することが重要だからであり、主に出力トランジスタＭＰ２１による外部出力端子Ｖｏｕｔの立ち上げ時間とのバランスによる。   The reason why the clamp circuit is connected not to the gate of the target output transistor MP21 but to the gate of the output transistor MN21 having a correlation with the gate voltage of the output transistor MP21 is mainly due to the fall of the external output terminal Vout by the output transistor MN21. This is because it is important to control the time so as not to be too late, mainly due to a balance with the rise time of the external output terminal Vout by the output transistor MP21.

また、出力トランジスタＭＮ２１のゲート電圧が中間電圧ＶＭＨに閾値電圧Ｖｔｎを加えた値より低い状態の場合、クランプ用トランジスタＭＮ２２は非導通状態になっている。このとき、クランプ用トランジスタＭＮ２２は、出力トランジスタＭＮ２１のゲートから出力回路２１の高電位側電源端子に向けて逆方向にダイオード接続された状態になっている。この状態では、クランプ用トランジスタＭＮ２２は、出力トランジスタＭＮ２１の動作に影響を与えることはほとんどない。   On the other hand, when the gate voltage of the output transistor MN21 is lower than the value obtained by adding the threshold voltage Vtn to the intermediate voltage VMH, the clamping transistor MN22 is non-conductive. At this time, the clamping transistor MN22 is diode-connected in the reverse direction from the gate of the output transistor MN21 toward the high potential side power supply terminal of the output circuit 21. In this state, the clamping transistor MN22 hardly affects the operation of the output transistor MN21.

このように、本実施の形態にかかる出力回路は、中間電圧の供給される電源端子と、当該電源端子に接続される出力トランジスタとは異なる出力トランジスタのゲートと、の間にクランプ用トランジスタを備える。それにより、本実施の形態にかかる出力回路は、当該出力トランジスタのゲート電圧の変動幅を小さくすることができるため、出力波形に付加される遅延時間の増大を抑制することができる。   As described above, the output circuit according to this embodiment includes the clamping transistor between the power supply terminal to which the intermediate voltage is supplied and the gate of the output transistor different from the output transistor connected to the power supply terminal. . Thereby, since the output circuit according to the present embodiment can reduce the fluctuation range of the gate voltage of the output transistor, an increase in delay time added to the output waveform can be suppressed.

なお、本実施の形態にかかる出力回路は、出力波形に付加される遅延時間の増大を抑制するために、１つのクランプ用ＭＯＳトランジスタを追加するだけで良い。したがって、チップサイズへのインパクトはほとんど無視できるレベルである。   In the output circuit according to the present embodiment, only one clamping MOS transistor needs to be added in order to suppress an increase in delay time added to the output waveform. Therefore, the impact on the chip size is almost negligible.

さらに、出力回路１１は、クランプ用トランジスタＭＰ１２を用いることにより出力トランジスタＭＰ１１のゲート−ソース間電圧を出力トランジスタＭＮ１１のゲート−ソース間電圧と同等程度に制限している。それにより、出力回路１１は、出力トランジスタＭＰ１１の駆動能力を、等条件で同じ駆動能力になるように設計した出力トランジスタＭＮ１１の駆動能力と同等程度に制限することができる。そのため、出力回路１１は、外部出力端子Ｖｏｕｔの負荷容量が大きい場合等において立ち上がりの出力波形に生じ得るオーバーシュートを抑制することができる。同様に、出力回路２１は、クランプ用トランジスタＭＮ２２を用いることにより出力トランジスタＭＮ２１のゲート−ソース間電圧を出力トランジスタＭＰ２１のゲート−ソース間電圧と同等程度に制限している。それにより、出力回路２１は、出力トランジスタＭＮ２１の駆動能力を、等条件で同じ駆動能力になるように設計した出力トランジスタＭＰ２１の駆動能力と同等程度に制限することができる。そのため、出力回路２１は、外部出力端子Ｖｏｕｔの負荷容量が大きい場合等において立ち下がりの出力波形に生じ得るアンダーシュートを抑制することができる。   Further, the output circuit 11 limits the gate-source voltage of the output transistor MP11 to the same level as the gate-source voltage of the output transistor MN11 by using the clamping transistor MP12. As a result, the output circuit 11 can limit the drive capability of the output transistor MP11 to the same level as the drive capability of the output transistor MN11 designed to have the same drive capability under equal conditions. Therefore, the output circuit 11 can suppress overshoot that may occur in the rising output waveform when the load capacity of the external output terminal Vout is large. Similarly, the output circuit 21 limits the gate-source voltage of the output transistor MN21 to the same level as the gate-source voltage of the output transistor MP21 by using the clamping transistor MN22. Thereby, the output circuit 21 can limit the driving capability of the output transistor MN21 to the same level as the driving capability of the output transistor MP21 designed to have the same driving capability under the same conditions. Therefore, the output circuit 21 can suppress undershoot that may occur in the falling output waveform when the load capacity of the external output terminal Vout is large.

次に、本実施の形態にかかる出力回路の効果を、図２を参照して説明する。図２は、従来技術の出力回路を備えた増幅器と、本実施の形態にかかる出力回路を備えた増幅器と、の動作を示す波形図である。図２に示す波形図では、紙面の上から順に、ストローブ信号ＳＴＢ、各正側増幅器（１００，１）の出力波形、各負側増幅器（２００，２）の出力波形、各正側増幅器に設けられた出力トランジスタ（ＭＰ１０３，ＭＰ１１）のゲート電圧、及び、各負側増幅器に設けられた出力トランジスタ（ＭＮ２０４，ＭＮ２１）のゲート電圧が示されている。また、図２に示す波形図では、破線が従来技術の増幅器のものを示し、実線が本発明の増幅器のものを示す。さらに、図２の出力波形は、差動段回路（１０、２０、１０１、２０１）が出力回路（１１、２１、１０２、２０２）をＡＢ級動作させる増幅信号を出力する場合の例を示す。   Next, the effect of the output circuit according to the present embodiment will be described with reference to FIG. FIG. 2 is a waveform diagram showing operations of an amplifier having a conventional output circuit and an amplifier having an output circuit according to the present embodiment. In the waveform diagram shown in FIG. 2, the strobe signal STB, the output waveform of each positive amplifier (100, 1), the output waveform of each negative amplifier (200, 2), and the positive amplifier are provided in this order from the top of the page. The gate voltages of the output transistors (MP103, MP11) and the gate voltages of the output transistors (MN204, MN21) provided in each negative amplifier are shown. In the waveform diagram shown in FIG. 2, the broken line indicates that of the conventional amplifier, and the solid line indicates that of the amplifier of the present invention. Furthermore, the output waveform of FIG. 2 shows an example in which the differential stage circuit (10, 20, 101, 201) outputs an amplified signal that causes the output circuit (11, 21, 102, 202) to perform class AB operation.

なお、各正側増幅器（１００，１）及び各負側増幅器（２００，２）は、それぞれストローブ信号ＳＴＢの立ち上がりに同期して、出力波形の立ち上げ又は立ち下げを開始する。図２の例では、時刻ｔ１におけるストローブ信号ＳＴＢの立ち上がりに同期して、各正側増幅器（１００，１）が出力波形の立ち上げを開始し、各負側増幅器（２００，２）が出力波形の立ち上げを開始する。また、時刻ｔ２におけるストローブ信号ＳＴＢの立ち上がりに同期して、各正側増幅器（１００，１）が出力波形の立ち下げを開始し、各負側増幅器（２００，２）が出力波形の立ち下げを開始する。   Each of the positive side amplifiers (100, 1) and each of the negative side amplifiers (200, 2) starts rising or falling of the output waveform in synchronization with the rising of the strobe signal STB. In the example of FIG. 2, in synchronization with the rise of the strobe signal STB at time t1, each positive amplifier (100, 1) starts rising of the output waveform, and each negative amplifier (200, 2) outputs a waveform. Start of launching. Further, in synchronization with the rise of the strobe signal STB at time t2, each positive-side amplifier (100, 1) starts falling of the output waveform, and each negative-side amplifier (200, 2) starts falling of the output waveform. Start.

まず、従来技術の正側増幅器１００及び本発明の正側増幅器１の動作について説明する。図２に示すように、従来技術の正側増幅器１００に設けられた出力トランジスタＭＰ１０３のゲート電圧は、ストローブ信号ＳＴＢの立ち上がりに同期して低下し始める（時刻ｔ１）。同様に、本発明の正側増幅器１に設けられた出力トランジスタＭＰ１１のゲート電圧は、ストローブ信号ＳＴＢの立ち上がりに同期して低下し始める（時刻ｔ１）。それに応じて、各正側増幅器は出力波形を立ち上げる。   First, operations of the conventional positive amplifier 100 and the positive amplifier 1 of the present invention will be described. As shown in FIG. 2, the gate voltage of the output transistor MP103 provided in the conventional positive amplifier 100 starts to decrease in synchronization with the rise of the strobe signal STB (time t1). Similarly, the gate voltage of the output transistor MP11 provided in the positive side amplifier 1 of the present invention starts to decrease in synchronization with the rise of the strobe signal STB (time t1). In response, each positive amplifier raises its output waveform.

ここで、出力トランジスタＭＰ１０３のゲート電圧は、過渡的に中間電圧ＶＭＬを下回り、接地電圧ＶＳＳ付近まで低下している。これに応じて、出力トランジスタＭＮ１０４のゲート電圧（不図示）も接地電圧ＶＳＳ付近まで低下する。一方、出力トランジスタＭＰ１１のゲート電圧は、クランプ回路によってクランプされることにより、過渡的に接地電圧ＶＳＳ付近まで低下することなく、接地電圧ＶＳＳよりも高い中間電圧ＶＭＬ付近までしか低下していない。これに応じて、出力トランジスタＭＮ１１のゲート電圧（不図示）も中間電圧ＶＭＬ付近までしか低下しない。   Here, the gate voltage of the output transistor MP103 is transiently lower than the intermediate voltage VML and drops to near the ground voltage VSS. In response to this, the gate voltage (not shown) of the output transistor MN104 also decreases to near the ground voltage VSS. On the other hand, the gate voltage of the output transistor MP11 is clamped by the clamp circuit, so that it does not drop transiently to near the ground voltage VSS, but only to the vicinity of the intermediate voltage VML higher than the ground voltage VSS. In response to this, the gate voltage (not shown) of the output transistor MN11 also decreases only to the vicinity of the intermediate voltage VML.

その後、出力トランジスタＭＰ１０３のゲート電圧は、次のストローブ信号の立ち上がりに同期して上昇し始める（時刻ｔ２）と同時に出力トランジスタＭＮ１０４のゲート電圧も上昇し始める。同様に、出力トランジスタＭＰ１１のゲート電圧は、次のストローブ信号の立ち上がりに同期して上昇し始める（時刻ｔ２）と同時に出力トランジスタＭＮ１1のゲート電圧（不図示）も上昇し始める。そのゲート電圧の変化に応じてＰチャンネルＭＯＳ出力トランジスタのドレイン電流が減少し、ＮチャンネルＭＯＳ出力トランジスタのドレイン電流が増加し、ＮチャンネルＭＯＳ出力トランジスタのドレイン電流値がＰチャンネルＭＯＳ出力トランジスタのドレイン電流値を上回ったところから、各正側増幅器は出力波形を立ち下げ始める。   Thereafter, the gate voltage of the output transistor MP103 starts to rise in synchronization with the rise of the next strobe signal (time t2), and simultaneously, the gate voltage of the output transistor MN104 also starts to rise. Similarly, the gate voltage of the output transistor MP11 begins to rise in synchronization with the rise of the next strobe signal (time t2) and simultaneously the gate voltage (not shown) of the output transistor MN11 begins to rise. In accordance with the change in the gate voltage, the drain current of the P channel MOS output transistor decreases, the drain current of the N channel MOS output transistor increases, and the drain current value of the N channel MOS output transistor becomes the drain current of the P channel MOS output transistor. From above the value, each positive-side amplifier starts to drop the output waveform.

ここで、出力トランジスタＭＰ１１のゲート電圧が中間電圧ＶＭＬ付近から電源電圧ＶＤＤ付近まで上昇してオフに近い状態になり、出力トランジスタＭＮ１１のゲート電圧（不図示）が中間電圧ＶＭＬ付近から中間電圧ＶＭＬを超えて上昇してオンし、出力トランジスタＭＮ１１のドレイン電流値が出力トランジスタＭＰ１１のドレイン電流値の絶対値より十分に大きくなるのに要する時間は、出力トランジスタＭＰ１０３のゲート電圧が接地電圧ＶＳＳ付近から電源電圧ＶＤＤ付近まで上昇してオフに近い状態になり、出力トランジスタＭＮ１０４のゲート電圧（不図示）が接地電圧ＶＳＳ付近から中間電圧ＶＭＬを超えて上昇してオンし、出力トランジスタＭＮ１０４のドレイン電流値が出力トランジスタＭＰ１０３のドレイン電流値の絶対値より十分に大きくなるのに要する時間よりも短い。つまり、本発明の正側増幅器１の出力信号（Ｖｏｕｔ）が立ち下がり始めるまでの時間は、従来技術の正側増幅器１００の出力信号（Ｖｏｕｔ）が立ち下がり始めるまでの時間よりも短い。したがって、図２を見ても明らかなように、本発明の正側増幅器１では、従来技術の正側増幅器１００の場合と比較して、立ち下がりの出力波形に付加される遅延の増大が抑制されている。   Here, the gate voltage of the output transistor MP11 rises from the vicinity of the intermediate voltage VML to the vicinity of the power supply voltage VDD so that the gate voltage (not shown) of the output transistor MN11 changes from the vicinity of the intermediate voltage VML to the intermediate voltage VML. The time it takes for the drain current value of the output transistor MN11 to become sufficiently larger than the absolute value of the drain current value of the output transistor MP11 is the power source from the vicinity of the ground voltage VSS. The voltage rises to near the voltage VDD and becomes nearly off, and the gate voltage (not shown) of the output transistor MN104 rises from the vicinity of the ground voltage VSS over the intermediate voltage VML to turn on, and the drain current value of the output transistor MN104 becomes Drain current value of output transistor MP103 Absolute shorter than the time required to become sufficiently larger than the value. That is, the time until the output signal (Vout) of the positive side amplifier 1 of the present invention starts to fall is shorter than the time until the output signal (Vout) of the positive side amplifier 100 of the prior art starts to fall. Therefore, as is apparent from FIG. 2, in the positive side amplifier 1 of the present invention, an increase in delay added to the falling output waveform is suppressed as compared with the case of the positive side amplifier 100 of the prior art. Has been.

次に、従来技術の負側増幅器２００及び本発明の負側増幅器２の動作について説明する。図２に示すように、従来技術の負側増幅器２００に設けられた出力トランジスタＭＮ２０４のゲート電圧は、ストローブ信号ＳＴＢの立ち上がりに同期して低下し始める（時刻ｔ１）。同様に、本発明の負側増幅器２に設けられた出力トランジスタＭＮ２１のゲート電圧は、ストローブ信号ＳＴＢの立ち上がりに同期して低下し始める（時刻ｔ１）。それに応じて、各負側増幅器は出力波形を立ち上げる。   Next, the operations of the negative side amplifier 200 of the prior art and the negative side amplifier 2 of the present invention will be described. As shown in FIG. 2, the gate voltage of the output transistor MN204 provided in the negative amplifier 200 of the prior art starts to decrease in synchronization with the rise of the strobe signal STB (time t1). Similarly, the gate voltage of the output transistor MN21 provided in the negative amplifier 2 of the present invention starts to decrease in synchronization with the rise of the strobe signal STB (time t1). In response, each negative amplifier raises its output waveform.

ここで、出力トランジスタＭＮ２０４のゲート電圧は、時刻ｔ１の前のストローブ信号ＳＴＢ（不図示）の立ち上がりに同期して過渡的に中間電圧ＶＭＨを上回り、電源電圧ＶＤＤ付近まで上昇している。これに応じて、出力トランジスタＭＰ２０３のゲート電圧（不図示）も電源電圧ＶＤＤ付近まで上昇している。一方、出力トランジスタＭＮ２１のゲート電圧は、クランプ回路によってクランプされることにより、過渡的に電源電圧ＶＤＤ付近まで上昇することなく、電源電圧ＶＤＤよりも低い中間電圧ＶＭＨ付近までしか上昇していない。これに応じて、出力トランジスタＭＰ２１のゲート電圧（不図示）も中間電圧ＶＭＨ付近までしか上昇していない。   Here, the gate voltage of the output transistor MN204 transiently exceeds the intermediate voltage VMH in synchronization with the rise of the strobe signal STB (not shown) before time t1, and rises to near the power supply voltage VDD. In response to this, the gate voltage (not shown) of the output transistor MP203 also rises to near the power supply voltage VDD. On the other hand, the gate voltage of the output transistor MN21 is clamped by the clamp circuit, so that it does not rise transiently to near the power supply voltage VDD but rises only to the vicinity of the intermediate voltage VMH lower than the power supply voltage VDD. Accordingly, the gate voltage (not shown) of the output transistor MP21 also rises only to the vicinity of the intermediate voltage VMH.

この状態で、出力トランジスタＭＮ２１のゲート電圧が中間電圧ＶＭＨ付近から接地電圧ＶＳＳ付近まで低下してオフに近い状態になり、出力トランジスタＭＰ２１のゲート電圧（不図示）が中間電圧ＶＭＨ付近から中間電圧ＶＭＨを超えて低下してオンし、出力トランジスタＭＰ２１のドレイン電流値の絶対値が出力トランジスタＭＮ２１のドレイン電流値より十分に大きくなるのに要する時間は、出力トランジスタＭＮ２０４のゲート電圧が電源電圧ＶＤＤ付近から接地電圧ＶＳＳ付近まで低下してオフに近い状態になり、出力トランジスタＭＰ２０３のゲート電圧（不図示）が下降してオンし、出力トランジスタＭＮ２０３のドレイン電流値の絶対値が出力トランジスタＭＮ２０４のドレイン電流値より十分に大きくなるのに要する時間よりも短い。つまり、本発明の負側増幅器２の出力信号（Ｖｏｕｔ）が立ち上がり始めるまでの時間は、従来技術の負側増幅器２００の出力信号（Ｖｏｕｔ）が立ち上がり始めるまでの時間よりも短い。したがって、図２を見ても明らかなように、本発明の負側増幅器２では、従来技術の負側増幅器２００の場合と比較して、立ち上がりの出力波形に付加される遅延の増大が抑制されている。   In this state, the gate voltage of the output transistor MN21 decreases from the vicinity of the intermediate voltage VMH to the vicinity of the ground voltage VSS, so that the gate voltage (not shown) of the output transistor MP21 changes from the vicinity of the intermediate voltage VMH to the intermediate voltage VMH. The time required for the absolute value of the drain current value of the output transistor MP21 to become sufficiently larger than the drain current value of the output transistor MN21 is the time required for the gate voltage of the output transistor MN204 to be from around the power supply voltage VDD. The voltage drops to near ground voltage VSS and becomes nearly off, the gate voltage (not shown) of output transistor MP203 drops and turns on, and the absolute value of the drain current value of output transistor MN203 is the drain current value of output transistor MN204. When it takes to get bigger Shorter than. That is, the time until the output signal (Vout) of the negative side amplifier 2 of the present invention starts to rise is shorter than the time until the output signal (Vout) of the negative side amplifier 200 of the prior art starts to rise. Therefore, as apparent from FIG. 2, in the negative amplifier 2 of the present invention, an increase in delay added to the rising output waveform is suppressed as compared with the case of the negative amplifier 200 of the prior art. ing.

次に、本実施の形態にかかる出力回路が出力波形のオーバーシュートやアンダーシュートを抑制する場合の動作について、図３Ａ及び図３Ｂを用いて説明する。図３Ａは、従来技術の出力回路を備えた増幅器と、本実施の形態にかかる出力回路を備えた増幅器と、の動作を示す波形図である。また、図３Ｂは、図３Ａに示す範囲Ｘ及びＹ付近を拡大した図である。なお、図３Ａ及び図３Ｂに示す波形図は、図２に示す波形図の場合と比較して、外部出力端子Ｖｏｕｔの負荷容量が大きい。   Next, the operation when the output circuit according to this embodiment suppresses overshoot and undershoot of the output waveform will be described with reference to FIGS. 3A and 3B. FIG. 3A is a waveform diagram showing the operation of an amplifier having a conventional output circuit and an amplifier having an output circuit according to the present embodiment. FIG. 3B is an enlarged view of the vicinity of the ranges X and Y shown in FIG. 3A. Note that the waveform diagrams shown in FIGS. 3A and 3B have a larger load capacity at the external output terminal Vout than the waveform diagram shown in FIG.

図３Ａ及び図３Ｂの波形図では、紙面の上から順に、各正側増幅器（１００，１）の出力波形、各負側増幅器（２００，２）の出力波形、各正側増幅器に設けられた出力トランジスタ（ＭＰ１０３，ＭＰ１１）のゲート電圧、及び、各負側増幅器に設けられた出力トランジスタ（ＭＮ２０４，ＭＮ２１）のゲート電圧が示されている。また、図３Ａの波形図では、破線が従来技術の増幅器のものを示し、実線が本発明の増幅器のものを示す。   In the waveform diagrams of FIGS. 3A and 3B, the output waveforms of the positive amplifiers (100, 1), the output waveforms of the negative amplifiers (200, 2), and the positive amplifiers are provided in this order from the top of the page. The gate voltage of the output transistor (MP103, MP11) and the gate voltage of the output transistor (MN204, MN21) provided in each negative side amplifier are shown. Also, in the waveform diagram of FIG. 3A, the broken line indicates that of the prior art amplifier, and the solid line indicates that of the amplifier of the present invention.

図３Ａ及び図３Ｂにおいても、基本的には図２の場合と同様の動作を示している。しかしながら、従来技術の正側増幅器１００では、出力トランジスタＭＰ１０３の駆動能力が大きいため出力波形にオーバーシュートが発生している。同様に、従来技術の負側増幅器２００では、出力トランジスタＭＮ２０４の駆動能力が大きいため出力波形にアンダーシュートが発生している。一方、本発明の正側増幅器１では、クランプ回路を用いることにより出力トランジスタＭＰ１１の駆動能力が、等条件で同じ駆動能力になるように設計した出力トランジスタＭＮ１１と同等程度に制限されるため、出力波形のオーバーシュートが抑制されている。同様に、本発明の負側増幅器２では、クランプ回路を用いることにより出力トランジスタＭＮ２１の駆動能力が、等条件で同じ駆動能力になるように設計した出力トランジスタＭＰ２１と同等程度に制限されるため、出力波形のアンダーシュートが抑制されている。   3A and 3B also show basically the same operation as in FIG. However, in the conventional positive side amplifier 100, since the output transistor MP103 has a large driving capability, an overshoot occurs in the output waveform. Similarly, in the negative-side amplifier 200 of the conventional technique, the output transistor MN204 has a large driving capability, and therefore an undershoot occurs in the output waveform. On the other hand, in the positive side amplifier 1 of the present invention, the drive capability of the output transistor MP11 is limited to the same level as the output transistor MN11 designed to have the same drive capability under the same conditions by using the clamp circuit. Waveform overshoot is suppressed. Similarly, in the negative side amplifier 2 of the present invention, the driving capability of the output transistor MN21 is limited to the same level as the output transistor MP21 designed to have the same driving capability under equal conditions by using a clamp circuit. The output waveform undershoot is suppressed.

実施の形態２
図４Ａ及び図４Ｂに、本発明の実施の形態２にかかる出力回路を備えた正側増幅器１ａ及び負側増幅器２ａを示す。図４Ａに示す正側増幅器１ａは、図１Ａに示す正側増幅器１と比較して、出力回路に設けられたクランプ用トランジスタの構成が異なる。図４Ｂに示す負側増幅器２ａは、図１Ｂに示す負側増幅器２と比較して、出力回路に設けられたクランプ用トランジスタの構成が異なる。 Embodiment 2
4A and 4B show a positive-side amplifier 1a and a negative-side amplifier 2a that include the output circuit according to the second embodiment of the present invention. The positive amplifier 1a shown in FIG. 4A is different from the positive amplifier 1 shown in FIG. 1A in the configuration of the clamping transistor provided in the output circuit. 4B is different from the negative amplifier 2 shown in FIG. 1B in the configuration of the clamping transistor provided in the output circuit.

図４Ａに示す正側増幅器１ａは、差動段回路１０及び出力回路１１ａを備える。出力回路１１ａは、出力トランジスタＭＰ１１と、出力トランジスタＭＮ１１と、クランプ用トランジスタ（クランプ回路）ＭＮ１２と、を有する。なお、本実施の形態では、出力トランジスタＭＰ１１がＰチャネルＭＯＳトランジスタであって、出力トランジスタＭＮ１１及びクランプ用トランジスタＭＮ１２がＮチャネルＭＯＳトランジスタである場合を例に説明する。   A positive amplifier 1a shown in FIG. 4A includes a differential stage circuit 10 and an output circuit 11a. The output circuit 11a includes an output transistor MP11, an output transistor MN11, and a clamping transistor (clamp circuit) MN12. In the present embodiment, the case where the output transistor MP11 is a P-channel MOS transistor and the output transistor MN11 and the clamping transistor MN12 are N-channel MOS transistors will be described as an example.

出力回路１１ａでは、高電位側電源端子に電源電圧ＶＤＤが供給され、低電位側電源端子に中間電圧ＶＭＬが供給される。なお、本実施の形態では、中間電圧ＶＭＬが電源電圧ＶＤＤの約半分の電圧レベルである場合を例に説明するが、これに限られない。中間電圧ＶＭＬは電源電圧ＶＤＤよりも低く接地電圧ＶＳＳより高い電圧レベルに適宜変更可能である。前段の差動段回路１０では、高電位側電源端子に電源電圧ＶＤＤが供給され、低電位側電源端子に接地電圧ＶＳＳが供給される。   In the output circuit 11a, the power supply voltage VDD is supplied to the high potential side power supply terminal, and the intermediate voltage VML is supplied to the low potential side power supply terminal. In the present embodiment, the case where the intermediate voltage VML is approximately half the power supply voltage VDD is described as an example, but the present invention is not limited to this. Intermediate voltage VML can be appropriately changed to a voltage level lower than power supply voltage VDD and higher than ground voltage VSS. In the differential stage circuit 10 in the previous stage, the power supply voltage VDD is supplied to the high potential power supply terminal, and the ground voltage VSS is supplied to the low potential power supply terminal.

出力トランジスタＭＰ１１では、ソースに出力回路１１ａの高電位側電源端子が接続され、ドレインに外部出力端子Ｖｏｕｔが接続され、ゲートに差動段回路１０の一方の出力端子が接続される。出力トランジスタＭＮ１１では、ソースに出力回路１１ａの低電位側電源端子が接続され、ドレインに外部出力端子Ｖｏｕｔが接続され、ゲートに差動段回路１０の他方の出力端子が接続される。クランプ用トランジスタＭＮ１２では、第１の端子に出力トランジスタＭＰ１１のゲートが接続され、第２の端子及びゲート（制御端子）に出力回路１１ａの低電位側電源端子が共通接続される。すなわち、クランプ用トランジスタＭＮ１２の第２の端子及びゲートには中間電圧ＶＭＬが供給される。なお、クランプ用トランジスタＭＮ１２の第１及び第２の端子は、一組のソース及びドレインであって、それぞれに供給される電圧レベルに応じてソース及びドレインが切り替わる。   In the output transistor MP11, the high-potential-side power supply terminal of the output circuit 11a is connected to the source, the external output terminal Vout is connected to the drain, and one output terminal of the differential stage circuit 10 is connected to the gate. In the output transistor MN11, the low-potential-side power supply terminal of the output circuit 11a is connected to the source, the external output terminal Vout is connected to the drain, and the other output terminal of the differential stage circuit 10 is connected to the gate. In the clamping transistor MN12, the gate of the output transistor MP11 is connected to the first terminal, and the low potential side power supply terminal of the output circuit 11a is commonly connected to the second terminal and the gate (control terminal). That is, the intermediate voltage VML is supplied to the second terminal and the gate of the clamping transistor MN12. The first and second terminals of the clamping transistor MN12 are a pair of source and drain, and the source and drain are switched according to the voltage level supplied to each.

図４Ａに示す正側増幅器１ａにおいて、差動段回路１０は、入力端子ＩＮ＋、ＩＮ−に供給される入力信号の電位差に応じた一対の増幅信号を出力回路１１ａに対して出力する。出力回路１１ａにおいて、出力トランジスタＭＰ１１のソース−ドレイン間に流れる電流は、当該出力トランジスタＭＰ１１のゲートに印加される一方の増幅信号に基づいて制御される。出力トランジスタＭＮ１１のソース−ドレイン間に流れる電流は、当該出力トランジスタＭＮ１１のゲートに印加される他方の増幅信号に基づいて制御される。ここで、出力トランジスタＭＰ１１のソースに電源電圧ＶＤＤが供給され、出力トランジスタＭＮ１１のソースに中間電圧ＶＭＬが供給されているため、中間電圧ＶＭＬの電圧がＶＤＤ／２の場合は、正側増幅器１ａはＶＤＤ／２〜ＶＤＤの電圧範囲を振幅する出力波形を生成する。   In the positive side amplifier 1a shown in FIG. 4A, the differential stage circuit 10 outputs a pair of amplified signals corresponding to the potential difference between the input signals supplied to the input terminals IN + and IN− to the output circuit 11a. In the output circuit 11a, the current flowing between the source and drain of the output transistor MP11 is controlled based on one amplified signal applied to the gate of the output transistor MP11. The current flowing between the source and drain of the output transistor MN11 is controlled based on the other amplified signal applied to the gate of the output transistor MN11. Here, since the power supply voltage VDD is supplied to the source of the output transistor MP11 and the intermediate voltage VML is supplied to the source of the output transistor MN11, when the voltage of the intermediate voltage VML is VDD / 2, the positive side amplifier 1a An output waveform that amplifies the voltage range of VDD / 2 to VDD is generated.

このように、何も対策しなければ、出力回路１１ａに供給される電源電圧の範囲は、差動段回路１０に供給される電源電圧の範囲の約半分である。この場合、出力回路１１ａに設けられた２つの出力トランジスタＭＰ１１，ＭＮ１１のゲート電圧の有効動作範囲が互いに異なってしまう。   Thus, if no countermeasure is taken, the range of the power supply voltage supplied to the output circuit 11a is about half of the range of the power supply voltage supplied to the differential stage circuit 10. In this case, the effective operation ranges of the gate voltages of the two output transistors MP11 and MN11 provided in the output circuit 11a are different from each other.

具体的には、出力トランジスタＭＰ１１のゲート電圧の有効動作範囲は、最大でＶＤＤ〜ＶＳＳとなる。一方、出力トランジスタＭＮ１１のゲート電圧の有効動作範囲は、最大でＶＤＤ〜ＶＭＬとなる。同時に、出力トランジスタＭＰ１１のゲートをドライブする差動段回路１０の一方の増幅信号と、出力トランジスタＭＮ１１のゲートをドライブする差動段回路１０の他方の増幅信号とには、一定の関係があり、一方の増幅信号つまり出力トランジスタＭＰ１１のゲート電圧より、他方の増幅信号つまり出力トランジスタＭＮ１１のゲート電圧の方が低くなる。そのため、トランジスタＭＰ１１のゲート電圧が過渡的に中間電圧ＶＭＬより低く変動してしまうと、その後、入力電圧が変化して出力トランジスタＭＰ１１のゲート電圧が上がっても、出力トランジスタＭＮ１１のゲート電圧が中間電圧ＶＭＬを超えるレベルに戻って出力トランジスタＭＮ１１がオンできるようになるまでに長い時間を要してしまう。その結果、外部出力端子Ｖｏｕｔに接続する容量性負荷から電荷を引き抜けるようになるまでに長い時間を要してしまい、立ち下がりの出力波形に付加される遅延が増大してしまう。   Specifically, the effective operation range of the gate voltage of the output transistor MP11 is VDD to VSS at the maximum. On the other hand, the effective operation range of the gate voltage of the output transistor MN11 is VDD to VML at the maximum. At the same time, there is a certain relationship between one amplified signal of the differential stage circuit 10 that drives the gate of the output transistor MP11 and the other amplified signal of the differential stage circuit 10 that drives the gate of the output transistor MN11. The other amplified signal, that is, the gate voltage of the output transistor MN11 is lower than one amplified signal, that is, the gate voltage of the output transistor MP11. Therefore, if the gate voltage of the transistor MP11 fluctuates transiently lower than the intermediate voltage VML, then the gate voltage of the output transistor MN11 is changed to the intermediate voltage even if the input voltage changes and the gate voltage of the output transistor MP11 increases. It takes a long time before the output transistor MN11 can be turned on by returning to a level exceeding VML. As a result, it takes a long time for the charge to be extracted from the capacitive load connected to the external output terminal Vout, and the delay added to the falling output waveform increases.

そこで、本実施の形態にかかる出力回路１１ａは、出力トランジスタＭＰ１１のゲートと出力回路１１ａの低電位側電源端子との間にクランプ用トランジスタＭＮ１２を備え、出力トランジスタＭＰ１１のゲート電圧が中間電圧ＶＭＬを大きく超えるところまで低下して出力トランジスタＭＮ１１のゲート電圧がさらに低い電圧まで低下しないように、出力トランジスタＭＰ１１のゲート電圧を中間電圧ＶＭＬに応じた電圧レベルにクランプしている。それにより、出力トランジスタＭＰ１１のゲート電圧と相関関係がある出力トランジスタＭＮ１１のゲート電圧が過渡的に中間電圧ＶＭＬを大きく下回るところまで変動しなくなるため、立ち下がりの出力波形に付加される遅延の増大が抑制される。   Therefore, the output circuit 11a according to the present embodiment includes a clamping transistor MN12 between the gate of the output transistor MP11 and the low potential side power supply terminal of the output circuit 11a, and the gate voltage of the output transistor MP11 is set to the intermediate voltage VML. The gate voltage of the output transistor MP11 is clamped to a voltage level corresponding to the intermediate voltage VML so that the gate voltage of the output transistor MN11 does not drop to a much lower voltage due to a significant drop. As a result, the gate voltage of the output transistor MN11 having a correlation with the gate voltage of the output transistor MP11 does not fluctuate transiently below the intermediate voltage VML, so that the delay added to the falling output waveform is increased. It is suppressed.

具体的には、出力トランジスタＭＰ１１のゲート電圧が、中間電圧ＶＭＬよりも、正の値であるクランプ用トランジスタＭＮ１２の閾値電圧Ｖｔｎ分以下に低下した場合、クランプ用トランジスタＭＮ１２は導通状態になる。これは、クランプ用トランジスタＭＮ１２の第１の端子（出力トランジスタＭＰ１１のゲートと接続）の電位がクランプ用トランジスタＭＮ１２の第２の端子（出力回路１１ａの低電位側電源端子と接続）の電位より低くなるため、第１の端子がソース、第２の端子がドレインになり、当該クランプ用トランジスタＭＮ１２のゲート−ソース間電圧が閾値電圧Ｖｔｎ以上になるからである。このとき、クランプ用トランジスタＭＮ１２は、出力回路１１ａの低電位側電源端子から出力トランジスタＭＰ１１のゲートに向けて順方向にダイオード接続された状態となっている。   Specifically, when the gate voltage of the output transistor MP11 is lower than the threshold voltage Vtn of the clamping transistor MN12, which is a positive value, than the intermediate voltage VML, the clamping transistor MN12 becomes conductive. This is because the potential of the first terminal of the clamping transistor MN12 (connected to the gate of the output transistor MP11) is lower than the potential of the second terminal of the clamping transistor MN12 (connected to the low potential side power supply terminal of the output circuit 11a). Therefore, the first terminal becomes the source and the second terminal becomes the drain, and the gate-source voltage of the clamping transistor MN12 becomes equal to or higher than the threshold voltage Vtn. At this time, the clamping transistor MN12 is diode-connected in the forward direction from the low potential side power supply terminal of the output circuit 11a toward the gate of the output transistor MP11.

このようにして、出力トランジスタＭＰ１１のゲート電圧は、中間電圧ＶＭＬに応じた電圧によってクランプされる。より具体的には、出力トランジスタＭＰ１１のゲート電圧は、中間電圧ＶＭＬよりクランプ用トランジスタＭＮ１２の閾値電圧Ｖｔｐ分低い電圧レベルにクランプされる。それにより、出力トランジスタＭＰ１１のゲート電圧は過渡的に中間電圧ＶＭＬを大きく下回る電圧まで変動しなくなり、それに応じて出力トランジスタＭＮ１１のゲート電圧が中間電圧ＶＭＬをさらに下回る電圧になることを防ぐ。その結果、その後に出力トランジスタＭＮ１１をオンさせるまでの時間が短くなるため、立ち下がりの出力波形に付加される遅延の増大が抑制される。   In this way, the gate voltage of the output transistor MP11 is clamped by a voltage corresponding to the intermediate voltage VML. More specifically, the gate voltage of the output transistor MP11 is clamped to a voltage level that is lower than the intermediate voltage VML by the threshold voltage Vtp of the clamping transistor MN12. As a result, the gate voltage of the output transistor MP11 does not fluctuate to a voltage that is significantly lower than the intermediate voltage VML, and accordingly, the gate voltage of the output transistor MN11 is prevented from further falling below the intermediate voltage VML. As a result, since the time until the output transistor MN11 is subsequently turned on is shortened, an increase in delay added to the falling output waveform is suppressed.

なお、クランプ回路を目的の出力トランジスタＭＮ１１のゲートでなく、出力トランジスタＭＮ１１のゲート電圧と相関関係がある出力トランジスタＭＰ１１のゲートに接続する理由は、主に出力トランジスタＭＰ１１による外部出力端子Ｖｏｕｔの立ち上げ時間を遅くなりすぎないように制御することが重要だからであり、主に出力トランジスタＭＮ１１による外部出力端子Ｖｏｕｔの立ち下げ時間とのバランスによる。   The reason why the clamp circuit is connected not to the gate of the target output transistor MN11 but to the gate of the output transistor MP11 having a correlation with the gate voltage of the output transistor MN11 is mainly the rise of the external output terminal Vout by the output transistor MP11. This is because it is important to control the time so that it does not become too late, mainly due to the balance with the fall time of the external output terminal Vout by the output transistor MN11.

また、出力トランジスタＭＰ１１のゲート電圧が中間電圧ＶＭＬに負の値である閾値電圧Ｖｔｐを加えた値より高い状態の場合、クランプ用トランジスタＭＮ１２は非導通状態になっている。このとき、クランプ用トランジスタＭＮ１２は、出力回路１１ａの低電位側電源端子から出力トランジスタＭＰ１１のゲートに向けて逆方向にダイオード接続された状態となっている。この状態では、クランプ用トランジスタＭＮ１２は、出力トランジスタＭＰ１１の動作に影響を与えることはほとんどない。   When the gate voltage of the output transistor MP11 is higher than the value obtained by adding the negative threshold voltage Vtp to the intermediate voltage VML, the clamping transistor MN12 is in a non-conductive state. At this time, the clamping transistor MN12 is diode-connected in the reverse direction from the low potential side power supply terminal of the output circuit 11a to the gate of the output transistor MP11. In this state, the clamping transistor MN12 hardly affects the operation of the output transistor MP11.

図４Ｂに示す負側増幅器２ａは、差動段回路２０及び出力回路２１ａを備える。出力回路２１ａは、出力トランジスタＭＰ２１と、出力トランジスタＭＮ２１と、クランプ用トランジスタ（クランプ回路）ＭＰ２２と、を有する。なお、本実施の形態では、出力トランジスタＭＰ２１及びクランプ用トランジスタＭＰ２２がＰチャネルＭＯＳトランジスタであって、出力トランジスタＭＮ２１がＮチャネルＭＯＳトランジスタである場合を例に説明する。   The negative side amplifier 2a shown in FIG. 4B includes a differential stage circuit 20 and an output circuit 21a. The output circuit 21a includes an output transistor MP21, an output transistor MN21, and a clamping transistor (clamp circuit) MP22. In the present embodiment, the case where the output transistor MP21 and the clamping transistor MP22 are P-channel MOS transistors and the output transistor MN21 is an N-channel MOS transistor will be described as an example.

出力回路２１ａでは、高電位側電源端子に中間電圧ＶＭＨが供給され、低電位側電源端子に接地電圧ＶＳＳが供給される。なお、本実施の形態では、中間電圧ＶＭＨが電源電圧ＶＤＤの約半分の電圧レベルである場合を例に説明するが、これに限られない。中間電圧ＶＭＨは接地電圧ＶＳＳよりも高く電源電圧ＶＤＤより低い電圧レベルに適宜変更可能である。前段の差動段回路２０では、高電位側電源端子に電源電圧ＶＤＤが供給され、低電位側電源端子に接地電圧ＶＳＳが供給される。   In the output circuit 21a, the intermediate voltage VMH is supplied to the high potential side power supply terminal, and the ground voltage VSS is supplied to the low potential side power supply terminal. In the present embodiment, the case where the intermediate voltage VMH is approximately half the power supply voltage VDD is described as an example, but the present invention is not limited to this. The intermediate voltage VMH can be appropriately changed to a voltage level higher than the ground voltage VSS and lower than the power supply voltage VDD. In the differential stage circuit 20 in the previous stage, the power supply voltage VDD is supplied to the high potential side power supply terminal, and the ground voltage VSS is supplied to the low potential side power supply terminal.

出力トランジスタＭＰ２１では、ソースに出力回路２１ａの高電位側電源端子が接続され、ドレインに外部出力端子Ｖｏｕｔが接続され、ゲートに差動段回路２０の一方の出力端子が接続される。出力トランジスタＭＮ２１では、ソースに出力回路２１ａの低電位側電源端子が接続され、ドレインに外部出力端子Ｖｏｕｔが接続され、ゲートに差動段回路２０の他方の出力端子が接続される。クランプ用トランジスタＭＰ２２では、第１の端子に出力トランジスタＭＮ２１のゲートが接続され、第２の端子及びゲート（制御端子）に出力回路２１ａの高電位側電源端子が共通接続される。すなわち、クランプ用トランジスタＭＰ２２の第２の端子及びゲートには中間電圧ＶＭＨが供給される。なお、クランプ用トランジスタＭＰ２２の第１及び第２の端子は、一組のソース及びドレインであって、それぞれに供給される電圧レベルに応じてソース及びドレインが切り替わる。   In the output transistor MP21, the high-potential-side power supply terminal of the output circuit 21a is connected to the source, the external output terminal Vout is connected to the drain, and one output terminal of the differential stage circuit 20 is connected to the gate. In the output transistor MN21, the low potential side power supply terminal of the output circuit 21a is connected to the source, the external output terminal Vout is connected to the drain, and the other output terminal of the differential stage circuit 20 is connected to the gate. In the clamping transistor MP22, the gate of the output transistor MN21 is connected to the first terminal, and the high potential side power supply terminal of the output circuit 21a is commonly connected to the second terminal and the gate (control terminal). That is, the intermediate voltage VMH is supplied to the second terminal and the gate of the clamping transistor MP22. The first and second terminals of the clamping transistor MP22 are a pair of source and drain, and the source and drain are switched according to the voltage level supplied to each.

図４Ｂに示す負側増幅器２ａにおいて、差動段回路２０は、入力端子ＩＮ＋、ＩＮ−に供給される入力信号の電位差に応じた一対の増幅信号を出力回路２１ａに対して出力する。出力回路２１ａにおいて、出力トランジスタＭＰ２１のソース−ドレイン間に流れる電流は、当該出力トランジスタＭＰ２１のゲートに印加される一方の増幅信号に基づいて制御される。出力トランジスタＭＮ２１のソース−ドレイン間に流れる電流は、当該出力トランジスタＭＮ２１のゲートに印加される他方の増幅信号に基づいて制御される。ここで、出力トランジスタＭＰ２１のソースに中間電圧ＶＭＨが供給され、出力トランジスタＭＮ２１のソースに接地電圧ＶＳＳが供給されているため、中間電圧ＶＭＨの電圧がＶＤＤ／２の場合は、負側増幅器２ａはＶＳＳ〜ＶＤＤ／２の電圧範囲を振幅する出力波形を生成する。   In the negative amplifier 2a shown in FIG. 4B, the differential stage circuit 20 outputs a pair of amplified signals corresponding to the potential difference between the input signals supplied to the input terminals IN + and IN− to the output circuit 21a. In the output circuit 21a, the current flowing between the source and drain of the output transistor MP21 is controlled based on one amplified signal applied to the gate of the output transistor MP21. The current flowing between the source and drain of the output transistor MN21 is controlled based on the other amplified signal applied to the gate of the output transistor MN21. Here, since the intermediate voltage VMH is supplied to the source of the output transistor MP21 and the ground voltage VSS is supplied to the source of the output transistor MN21, when the voltage of the intermediate voltage VMH is VDD / 2, the negative side amplifier 2a An output waveform that amplifies the voltage range of VSS to VDD / 2 is generated.

このように、何も対策しなければ、出力回路２１ａに供給される電源電圧の範囲は、差動段回路２０に供給される電源電圧の範囲の約半分である。この場合、出力回路２１ａに設けられた２つの出力トランジスタＭＰ２１，ＭＮ２１のゲート電圧の有効動作範囲が互いに異なってしまう。   Thus, if no countermeasure is taken, the range of the power supply voltage supplied to the output circuit 21a is about half of the range of the power supply voltage supplied to the differential stage circuit 20. In this case, the effective operation ranges of the gate voltages of the two output transistors MP21 and MN21 provided in the output circuit 21a are different from each other.

具体的には、出力トランジスタＭＮ２１のゲート電圧の有効動作範囲は、最大でＶＤＤ〜ＶＳＳとなる。一方、出力トランジスタＭＰ２１のゲート電圧の有効動作範囲は、最大でＶＭＨ〜ＶＳＳとなる。同時に、出力トランジスタＭＰ２１のゲートをドライブする差動段回路２０の一方の増幅信号と、出力トランジスタＭＮ２１のゲートをドライブする差動段回路２０の他方の増幅信号とには、一定の関係があり、一方の増幅信号つまり出力トランジスタＭＰ２１のゲート電圧より、他方の増幅信号つまり出力トランジスタＭＮ２１のゲート電圧の方が低くなる。そのため、トランジスタＭＮ２１のゲート電圧が過渡的に中間電圧ＶＭＨより高く変動してしまうとトランジスタＭＰ２１のゲート電圧も中間電圧ＶＭＨよりさらに高く変動してしまい、その後入力電圧が変化して出力トランジスタＭＮ２１のゲート電圧が下がっても、出力トランジスタＭＰ２１のゲート電圧が中間電圧ＶＭＨを下回るレベルに戻って出力トランジスタＭＰ２１がオンできるようになるまでに長い時間を要してしまう。その結果、外部出力端子Ｖｏｕｔに接続する容量性負荷に電荷を供給できるようになるまでに長い時間を要してしまい、立ち上がりの出力波形に付加される遅延が増大してしまう。   Specifically, the effective operation range of the gate voltage of the output transistor MN21 is VDD to VSS at the maximum. On the other hand, the effective operation range of the gate voltage of the output transistor MP21 is VMH to VSS at the maximum. At the same time, there is a certain relationship between one amplified signal of the differential stage circuit 20 that drives the gate of the output transistor MP21 and the other amplified signal of the differential stage circuit 20 that drives the gate of the output transistor MN21. The other amplified signal, that is, the gate voltage of the output transistor MN21 is lower than one amplified signal, that is, the gate voltage of the output transistor MP21. Therefore, if the gate voltage of the transistor MN21 changes transiently higher than the intermediate voltage VMH, the gate voltage of the transistor MP21 also changes higher than the intermediate voltage VMH, and then the input voltage changes and the gate of the output transistor MN21 changes. Even if the voltage decreases, it takes a long time for the gate voltage of the output transistor MP21 to return to a level lower than the intermediate voltage VMH so that the output transistor MP21 can be turned on. As a result, it takes a long time before the charge can be supplied to the capacitive load connected to the external output terminal Vout, and the delay added to the rising output waveform increases.

そこで、本実施の形態にかかる出力回路２１ａは、出力トランジスタＭＮ２１のゲートと出力回路２１ａの高電位側電源端子との間にクランプ用トランジスタＭＰ２２を備え、出力トランジスタＭＮ２１のゲート電圧が中間電圧ＶＭＨを大きく超えるところまで上昇して出力トランジスタＭＰ２１のゲート電圧がさらに高い電圧まで上昇しないように、出力トランジスタＭＮ２１のゲート電圧を中間電圧ＶＭＨに応じた電圧レベルにクランプしている。それにより、出力トランジスタＭＰ２１のゲート電圧が過渡的に中間電圧ＶＭＨを大きく上回るところまで変動しなくなるため、立ち上がりの出力波形に付加される遅延の増大が抑制される。   Therefore, the output circuit 21a according to the present embodiment includes a clamping transistor MP22 between the gate of the output transistor MN21 and the high-potential side power supply terminal of the output circuit 21a, and the gate voltage of the output transistor MN21 is set to the intermediate voltage VMH. The gate voltage of the output transistor MN21 is clamped to a voltage level corresponding to the intermediate voltage VMH so that the gate voltage of the output transistor MP21 does not rise to a much higher voltage. As a result, the gate voltage of the output transistor MP21 does not fluctuate until it transiently exceeds the intermediate voltage VMH, so that an increase in delay added to the rising output waveform is suppressed.

具体的には、出力トランジスタＭＮ２１のゲート電圧が、中間電圧ＶＭＨよりも、負の値であるクランプ用トランジスタＭＰ２２の閾値電圧Ｖｔｐの絶対値分以上に上昇した場合、クランプ用トランジスタＭＰ２２は導通状態になる。これは、クランプ用トランジスタＭＰ２２の第１の端子（出力トランジスタＭＮ２１のゲートと接続）の電位がクランプ用トランジスタＭＰ２２の第２の端子（出力回路２１ａの高電位側電源端子と接続）の電位より高くなるため、第１の端子がソース、第２の端子がドレインになり、当該クランプ用トランジスタＭＰ２２のゲート−ソース間電圧が閾値電圧Ｖｔｐの絶対値以上になるからである。このとき、クランプ用トランジスタＭＰ２２は、出力トランジスタＭＮ２１のゲートから出力回路２１ａの高電位側電源端子に向けて順方向にダイオード接続された状態となっている。   Specifically, when the gate voltage of the output transistor MN21 is higher than the absolute value of the threshold voltage Vtp of the clamping transistor MP22, which is a negative value, than the intermediate voltage VMH, the clamping transistor MP22 becomes conductive. Become. This is because the potential of the first terminal of the clamping transistor MP22 (connected to the gate of the output transistor MN21) is higher than the potential of the second terminal of the clamping transistor MP22 (connected to the high potential side power supply terminal of the output circuit 21a). This is because the first terminal is the source and the second terminal is the drain, and the gate-source voltage of the clamping transistor MP22 is equal to or greater than the absolute value of the threshold voltage Vtp. At this time, the clamping transistor MP22 is diode-connected in the forward direction from the gate of the output transistor MN21 toward the high potential side power supply terminal of the output circuit 21a.

このようにして、出力トランジスタＭＮ２１のゲート電圧は、中間電圧ＶＭＨに応じた電圧によってクランプされる。より具体的には、出力トランジスタＭＮ２１のゲート電圧は、中間電圧ＶＭＨよりクランプ用トランジスタＭＰ２２の閾値電圧Ｖｔｐの絶対値分高い電圧レベルにクランプされる。それにより、出力トランジスタＭＮ２１のゲート電圧は過渡的に中間電圧ＶＭＨを大きく上回る電圧まで変動しなくなり、それに応じて出力トランジスタＭＰ２１のゲート電圧が中間電圧ＶＭＨをさらに上回る電圧になることを防ぐ。その結果、その後に出力トランジスタＭＰ２１をオンさせるまでの時間が短くなるため、立ち上がりの出力波形に付加される遅延の増大が抑制される。   In this way, the gate voltage of the output transistor MN21 is clamped by a voltage corresponding to the intermediate voltage VMH. More specifically, the gate voltage of the output transistor MN21 is clamped to a voltage level that is higher than the intermediate voltage VMH by the absolute value of the threshold voltage Vtp of the clamping transistor MP22. As a result, the gate voltage of the output transistor MN21 does not change transiently to a voltage that greatly exceeds the intermediate voltage VMH, and accordingly, the gate voltage of the output transistor MP21 is prevented from further exceeding the intermediate voltage VMH. As a result, since the time until the output transistor MP21 is subsequently turned on is shortened, an increase in delay added to the rising output waveform is suppressed.

なお、クランプ回路を目的の出力トランジスタＭＰ２１のゲートでなく、出力トランジスタＭＰ２１のゲート電圧と相関関係がある出力トランジスタＭＮ２１のゲートに接続する理由は、主に出力トランジスタＭＮ２１による外部出力端子Ｖｏｕｔの立ち下げ時間を遅くなりすぎないように制御することが重要だからであり、主に出力トランジスタＭＰ２１による外部出力端子Ｖｏｕｔの立ち上げ時間とのバランスによる。   The reason why the clamp circuit is connected not to the gate of the target output transistor MP21 but to the gate of the output transistor MN21 having a correlation with the gate voltage of the output transistor MP21 is mainly due to the fall of the external output terminal Vout by the output transistor MN21. This is because it is important to control the time so as not to be too late, mainly due to a balance with the rise time of the external output terminal Vout by the output transistor MP21.

また、出力トランジスタＭＮ２１のゲート電圧が中間電圧ＶＭＨに閾値電圧Ｖｔｐの絶対値を加えた値より低い状態の場合、クランプ用トランジスタＭＰ２２は非導通状態になっている。このとき、クランプ用トランジスタＭＰ２２は、出力トランジスタＭＮ２１のゲートから出力回路２１ａの高電位側電源端子に向けて逆方向にダイオード接続された状態になっている。この状態では、クランプ用トランジスタＭＰ２２は、出力トランジスタＭＮ２１の動作に影響を与えることはほとんどない。   On the other hand, when the gate voltage of the output transistor MN21 is lower than the value obtained by adding the absolute value of the threshold voltage Vtp to the intermediate voltage VMH, the clamping transistor MP22 is non-conductive. At this time, the clamping transistor MP22 is diode-connected in the reverse direction from the gate of the output transistor MN21 toward the high potential side power supply terminal of the output circuit 21a. In this state, the clamping transistor MP22 hardly affects the operation of the output transistor MN21.

このように、本実施の形態にかかる出力回路は、中間電圧の供給される電源端子と、当該電源端子に接続される出力トランジスタとは異なる出力トランジスタのゲートと、の間にクランプ用トランジスタを備える。それにより、本実施の形態にかかる出力回路は、当該出力トランジスタのゲート電圧の変動幅を小さくすることができるため、実施の形態１の場合と同様の効果を奏することができる。つまり、本実施の形態にかかる出力回路は、出力波形に付加される遅延の増大を抑制することができる。   As described above, the output circuit according to this embodiment includes the clamping transistor between the power supply terminal to which the intermediate voltage is supplied and the gate of the output transistor different from the output transistor connected to the power supply terminal. . As a result, the output circuit according to the present embodiment can reduce the variation width of the gate voltage of the output transistor, and thus can achieve the same effect as that of the first embodiment. That is, the output circuit according to the present embodiment can suppress an increase in delay added to the output waveform.

なお、本実施の形態にかかる出力回路は、出力波形に付加される遅延の増大を抑制するために、１つのクランプ用ＭＯＳトランジスタを追加するだけで良い。したがって、チップサイズへのインパクトはほとんど無視できるレベルである。   In the output circuit according to the present embodiment, only one clamping MOS transistor needs to be added in order to suppress an increase in delay added to the output waveform. Therefore, the impact on the chip size is almost negligible.

また、実施の形態１にかかる出力回路と本実施の形態にかかる出力回路とではクランプ用トランジスタの導電型が異なるが、何れの導電型のクランプ用トランジスタを用いた場合でも同様の効果を奏することができる。ただし、何れの場合においても、閾値電圧Ｖｔの小さいクランプ用トランジスタを用いた方が、出力回路に設けられた２つの出力トランジスタの駆動能力を同等程度に近づけることができるため、より効果的である。また、レイアウト上の空き領域に応じた導電型のトランジスタを選択してもよい。   In addition, the conductivity type of the clamping transistor differs between the output circuit according to the first embodiment and the output circuit according to the present embodiment, but the same effect can be obtained when any type of clamping transistor is used. Can do. However, in any case, it is more effective to use a clamping transistor having a small threshold voltage Vt because the driving capability of the two output transistors provided in the output circuit can be brought to the same level. . In addition, a conductive type transistor may be selected according to an empty area on the layout.

さらに、出力回路１１ａは、クランプ用トランジスタＭＮ１２を用いることにより出力トランジスタＭＰ１１のゲート−ソース間電圧を出力トランジスタＭＮ１１のゲート−ソース間電圧と同等程度に制限している。それにより、出力回路１１ａは、出力トランジスタＭＰ１１の駆動能力を、等条件で同じ駆動能力になるように設計した出力トランジスタＭＮ１１の駆動能力と同等程度に制限することができる。そのため、出力回路１１ａは、外部出力端子Ｖｏｕｔの負荷容量が大きい場合等において立ち上がりの出力波形に生じ得るオーバーシュートを抑制することができる。同様に、出力回路２１ａは、クランプ用トランジスタＭＰ２２を用いることにより出力トランジスタＭＮ２１のゲート−ソース間電圧を出力トランジスタＭＰ２１のゲート−ソース間電圧と同等程度に制限している。それにより、出力回路２１ａは、出力トランジスタＭＮ２１の駆動能力を、等条件で同じ駆動能力になるように設計した出力トランジスタＭＰ２１の駆動能力と同等程度に制限することができる。そのため、出力回路２１ａは、外部出力端子Ｖｏｕｔの負荷容量が大きい場合等において立ち下がりの出力波形に生じ得るアンダーシュートを抑制することができる。   Further, the output circuit 11a limits the gate-source voltage of the output transistor MP11 to the same level as the gate-source voltage of the output transistor MN11 by using the clamping transistor MN12. As a result, the output circuit 11a can limit the drive capability of the output transistor MP11 to the same level as the drive capability of the output transistor MN11 designed to have the same drive capability under equal conditions. Therefore, the output circuit 11a can suppress overshoot that may occur in the rising output waveform when the load capacity of the external output terminal Vout is large. Similarly, the output circuit 21a limits the gate-source voltage of the output transistor MN21 to the same level as the gate-source voltage of the output transistor MP21 by using the clamping transistor MP22. Thereby, the output circuit 21a can limit the driving capability of the output transistor MN21 to the same level as the driving capability of the output transistor MP21 designed to have the same driving capability under the same conditions. Therefore, the output circuit 21a can suppress undershoot that may occur in the falling output waveform when the load capacity of the external output terminal Vout is large.

実施の形態３
図５Ａ及び図５Ｂに、本発明の実施の形態３にかかる出力回路を備えた正側増幅器１ｂ及び負側増幅器２ｂを示す。図５Ａに示す正側増幅器１ｂは、図１Ａに示す正側増幅器１と比較して、出力回路に設けられたクランプ回路の構成が異なる。図５Ｂに示す負側増幅器２ｂは、図１Ｂに示す負側増幅器２と比較して、出力回路に設けられたクランプ回路の構成が異なる。 Embodiment 3
5A and 5B show a positive-side amplifier 1b and a negative-side amplifier 2b that include the output circuit according to the third embodiment of the present invention. The positive side amplifier 1b shown in FIG. 5A is different from the positive side amplifier 1 shown in FIG. 1A in the configuration of the clamp circuit provided in the output circuit. The negative amplifier 2b shown in FIG. 5B is different from the negative amplifier 2 shown in FIG. 1B in the configuration of the clamp circuit provided in the output circuit.

図５Ａに示す正側増幅器１ｂは、差動段回路１０及び出力回路１１ｂを備える。出力回路１１ｂは、出力トランジスタＭＰ１１と、出力トランジスタＭＮ１１と、ＰＮ接合のダイオード（クランプ回路）Ｄ１と、を有する。なお、本実施の形態では、出力トランジスタＭＰ１１がＰチャネルＭＯＳトランジスタであって、出力トランジスタＭＮ１１がＮチャネルＭＯＳトランジスタである場合を例に説明する。   A positive side amplifier 1b shown in FIG. 5A includes a differential stage circuit 10 and an output circuit 11b. The output circuit 11b includes an output transistor MP11, an output transistor MN11, and a PN junction diode (clamp circuit) D1. In the present embodiment, the case where the output transistor MP11 is a P-channel MOS transistor and the output transistor MN11 is an N-channel MOS transistor will be described as an example.

出力回路１１ｂでは、高電位側電源端子に電源電圧ＶＤＤが供給され、低電位側電源端子に中間電圧ＶＭＬが供給される。なお、本実施の形態では、中間電圧ＶＭＬが電源電圧ＶＤＤの約半分の電圧レベルである場合を例に説明するが、これに限られない。中間電圧ＶＭＬは電源電圧ＶＤＤよりも低く接地電圧ＶＳＳより高い電圧レベルに適宜変更可能である。前段の差動段回路１０では、高電位側電源端子に電源電圧ＶＤＤが供給され、低電位側電源端子に接地電圧ＶＳＳが供給される。   In the output circuit 11b, the power supply voltage VDD is supplied to the high potential side power supply terminal, and the intermediate voltage VML is supplied to the low potential side power supply terminal. In the present embodiment, the case where the intermediate voltage VML is approximately half the power supply voltage VDD is described as an example, but the present invention is not limited to this. Intermediate voltage VML can be appropriately changed to a voltage level lower than power supply voltage VDD and higher than ground voltage VSS. In the differential stage circuit 10 in the previous stage, the power supply voltage VDD is supplied to the high potential power supply terminal, and the ground voltage VSS is supplied to the low potential power supply terminal.

出力トランジスタＭＰ１１では、ソースに出力回路１１ｂの高電位側電源端子が接続され、ドレインに外部出力端子Ｖｏｕｔが接続され、ゲートに差動段回路１０の一方の出力端子が接続される。出力トランジスタＭＮ１１では、ソースに出力回路１１ｂの低電位側電源端子が接続され、ドレインに外部出力端子Ｖｏｕｔが接続され、ゲートに差動段回路１０の他方の出力端子が接続される。ダイオードＤ１のアノードは、出力回路１１ｂの低電位側電源端子に接続され、ダイオードＤ１のカソードは、出力トランジスタＭＰ１１のゲートに接続される。即ち、ダイオードＤ１のアノードには、中間電圧ＶＭＬが供給される。   In the output transistor MP11, the high-potential side power supply terminal of the output circuit 11b is connected to the source, the external output terminal Vout is connected to the drain, and one output terminal of the differential stage circuit 10 is connected to the gate. In the output transistor MN11, the low-potential-side power supply terminal of the output circuit 11b is connected to the source, the external output terminal Vout is connected to the drain, and the other output terminal of the differential stage circuit 10 is connected to the gate. The anode of the diode D1 is connected to the low potential side power supply terminal of the output circuit 11b, and the cathode of the diode D1 is connected to the gate of the output transistor MP11. That is, the intermediate voltage VML is supplied to the anode of the diode D1.

図５Ａに示す正側増幅器１ｂにおいて、差動段回路１０は、入力端子ＩＮ＋、ＩＮ−に供給される入力信号の電位差に応じた一対の増幅信号を出力回路１１ｂに対して出力する。出力回路１１ｂにおいて、出力トランジスタＭＰ１１のソース−ドレイン間に流れる電流は、当該出力トランジスタＭＰ１１のゲートに印加される一方の増幅信号に基づいて制御される。出力トランジスタＭＮ１１のソース−ドレイン間に流れる電流は、当該出力トランジスタＭＮ１１のゲートに印加される他方の増幅信号に基づいて制御される。ここで、出力トランジスタＭＰ１１のソースに電源電圧ＶＤＤが供給され、出力トランジスタＭＮ１１のソースに中間電圧ＶＭＬが供給されているため、中間電圧ＶＭＬの電圧がＶＤＤ／２の場合は、正側増幅器１ｂはＶＤＤ／２〜ＶＤＤの電圧範囲を振幅する出力波形を生成する。   In the positive amplifier 1b shown in FIG. 5A, the differential stage circuit 10 outputs a pair of amplified signals corresponding to the potential difference between the input signals supplied to the input terminals IN + and IN− to the output circuit 11b. In the output circuit 11b, the current flowing between the source and drain of the output transistor MP11 is controlled based on one amplified signal applied to the gate of the output transistor MP11. The current flowing between the source and drain of the output transistor MN11 is controlled based on the other amplified signal applied to the gate of the output transistor MN11. Here, since the power supply voltage VDD is supplied to the source of the output transistor MP11 and the intermediate voltage VML is supplied to the source of the output transistor MN11, when the voltage of the intermediate voltage VML is VDD / 2, the positive side amplifier 1b An output waveform that amplifies the voltage range of VDD / 2 to VDD is generated.

このように、何も対策しなければ、出力回路１１ｂに供給される電源電圧の範囲は、差動段回路１０に供給される電源電圧の範囲の約半分である。この場合、出力回路１１ｂに設けられた２つの出力トランジスタＭＰ１１，ＭＮ１１のゲート電圧の有効動作範囲が互いに異なってしまう。   Thus, if no countermeasure is taken, the range of the power supply voltage supplied to the output circuit 11b is about half of the range of the power supply voltage supplied to the differential stage circuit 10. In this case, the effective operation ranges of the gate voltages of the two output transistors MP11 and MN11 provided in the output circuit 11b are different from each other.

具体的には、出力トランジスタＭＰ１１のゲート電圧の有効動作範囲は、最大でＶＤＤ〜ＶＳＳとなる。一方、出力トランジスタＭＮ１１のゲート電圧の有効動作範囲は、最大でＶＤＤ〜ＶＭＬとなる。同時に、出力トランジスタＭＰ１１のゲートをドライブする差動段回路１０の一方の増幅信号と、出力トランジスタＭＮ１１のゲートをドライブする差動段回路１０の他方の増幅信号とには、一定の関係があり、一方の増幅信号つまり出力トランジスタＭＰ１１のゲート電圧より、他方の増幅信号つまり出力トランジスタＭＮ１１のゲート電圧の方が低くなる。そのため、トランジスタＭＰ１１のゲート電圧が過渡的に中間電圧ＶＭＬより低く変動してしまうと、トランジスタＭＮ１１のゲート電圧も中間電圧ＶＭＬよりさらに低く変動してしまい、その後、入力電圧が変化して出力トランジスタＭＰ１１のゲート電圧が上がっても、出力トランジスタＭＮ１１のゲート電圧が中間電圧ＶＭＬを超えるレベルに戻って出力トランジスタＭＮ１１がオンできるようになるまでに長い時間を要してしまう。その結果、外部出力端子Ｖｏｕｔに接続する容量性負荷から電荷を引き抜けるようになるまでに長い時間を要してしまい、立ち下がりの出力波形に付加される遅延が増大してしまう。   Specifically, the effective operation range of the gate voltage of the output transistor MP11 is VDD to VSS at the maximum. On the other hand, the effective operation range of the gate voltage of the output transistor MN11 is VDD to VML at the maximum. At the same time, there is a certain relationship between one amplified signal of the differential stage circuit 10 that drives the gate of the output transistor MP11 and the other amplified signal of the differential stage circuit 10 that drives the gate of the output transistor MN11. The other amplified signal, that is, the gate voltage of the output transistor MN11 is lower than one amplified signal, that is, the gate voltage of the output transistor MP11. Therefore, when the gate voltage of the transistor MP11 transiently fluctuates below the intermediate voltage VML, the gate voltage of the transistor MN11 also fluctuates further below the intermediate voltage VML, and then the input voltage changes and the output transistor MP11 changes. Even when the gate voltage of the output transistor MN11 increases, it takes a long time for the output transistor MN11 to return to a level exceeding the intermediate voltage VML and to turn on the output transistor MN11. As a result, it takes a long time for the charge to be extracted from the capacitive load connected to the external output terminal Vout, and the delay added to the falling output waveform increases.

そこで、本実施の形態にかかる出力回路１１ｂは、出力トランジスタＭＰ１１のゲートと出力回路１１ｂの低電位側電源端子との間にダイオードＤ１を備え、出力トランジスタＭＰ１１のゲート電圧が中間電圧ＶＭＬを大きく超えるところまで低下して出力トランジスタＭＮ１１のゲート電圧がさらに低い電圧まで低下しないように、出力トランジスタＭＰ１１のゲート電圧を中間電圧ＶＭＬに応じた電圧レベルにクランプしている。それにより、出力トランジスタＭＰ１１のゲート電圧と相関関係がある出力トランジスタＭＮ１１のゲート電圧が過渡的に中間電圧ＶＭＬを大きく下回るところまで変動しなくなるため、立ち下がりの出力波形に付加される遅延の増大が抑制される。   Therefore, the output circuit 11b according to the present embodiment includes a diode D1 between the gate of the output transistor MP11 and the low potential side power supply terminal of the output circuit 11b, and the gate voltage of the output transistor MP11 greatly exceeds the intermediate voltage VML. The gate voltage of the output transistor MP11 is clamped to a voltage level corresponding to the intermediate voltage VML so that the gate voltage of the output transistor MN11 does not drop to a lower voltage. As a result, the gate voltage of the output transistor MN11 having a correlation with the gate voltage of the output transistor MP11 does not fluctuate transiently below the intermediate voltage VML, so that the delay added to the falling output waveform is increased. It is suppressed.

具体的には、出力トランジスタＭＰ１１のゲート電圧が中間電圧ＶＭＬよりもダイオードＤ１の順方向電圧降下ＶＦ（半導体の主材質がＳｉの場合は０．６〜０．７Ｖ程度）分以上低下した場合、当該ダイオードＤ１が導通状態になる。   Specifically, when the gate voltage of the output transistor MP11 is lower than the intermediate voltage VML by the forward voltage drop VF of the diode D1 (about 0.6 to 0.7 V when the main material of the semiconductor is Si) or more, The diode D1 becomes conductive.

それにより、出力トランジスタＭＰ１１のゲート電圧は、中間電圧ＶＭＬに応じた電圧によってクランプされる。より具体的には、出力トランジスタＭＰ１１のゲート電圧は、中間電圧ＶＭＬよりダイオードＤ１の順方向電圧降下分低い電圧レベルにクランプされる。それにより、出力トランジスタＭＰ１１のゲート電圧は過渡的に中間電圧ＶＭＬを大きく下回る電圧まで変動しなくなり、それに応じて出力トランジスタＭＮ１１のゲート電圧が中間電圧ＶＭＬをさらに下回る電圧になることを防ぐ。その結果、その後に出力トランジスタＭＮ１１をオンさせるまでの時間が短くなるため、立ち下がりの出力波形に付加される遅延の増大が抑制される。   Thereby, the gate voltage of the output transistor MP11 is clamped by a voltage according to the intermediate voltage VML. More specifically, the gate voltage of the output transistor MP11 is clamped to a voltage level lower than the intermediate voltage VML by the forward voltage drop of the diode D1. As a result, the gate voltage of the output transistor MP11 does not fluctuate to a voltage that is significantly lower than the intermediate voltage VML, and accordingly, the gate voltage of the output transistor MN11 is prevented from further falling below the intermediate voltage VML. As a result, since the time until the output transistor MN11 is subsequently turned on is shortened, an increase in delay added to the falling output waveform is suppressed.

なお、クランプ回路を目的の出力トランジスタＭＮ１１のゲートでなく、出力トランジスタＭＮ１１のゲート電圧と相関関係がある出力トランジスタＭＰ１１のゲートに接続する理由は、主に出力トランジスタＭＰ１１による外部出力端子Ｖｏｕｔの立ち上げ時間を遅くなりすぎないように制御することが重要だからであり、主に出力トランジスタＭＮ１１による外部出力端子Ｖｏｕｔの立ち下げ時間とのバランスによる。   The reason why the clamp circuit is connected not to the gate of the target output transistor MN11 but to the gate of the output transistor MP11 having a correlation with the gate voltage of the output transistor MN11 is mainly the rise of the external output terminal Vout by the output transistor MP11. This is because it is important to control the time so that it does not become too late, mainly due to the balance with the fall time of the external output terminal Vout by the output transistor MN11.

また、出力トランジスタＭＰ１１のゲート電圧が中間電圧ＶＭＬからダイオードＤ１の順方向電圧降下分を引いた値より高い状態の場合、ダイオードＤ１は非導通状態になっている。この状態では、ダイオードＤ１は、出力トランジスタＭＰ１１の動作に影響を与えることはほとんどない。   When the gate voltage of the output transistor MP11 is higher than the value obtained by subtracting the forward voltage drop of the diode D1 from the intermediate voltage VML, the diode D1 is in a non-conductive state. In this state, the diode D1 hardly affects the operation of the output transistor MP11.

図５Ｂに示す負側増幅器２ｂは、差動段回路２０及び出力回路２１ｂを備える。出力回路２１ｂは、出力トランジスタＭＰ２１と、出力トランジスタＭＮ２１と、ＰＮ接合のダイオード（クランプ回路）Ｄ２と、を有する。なお、本実施の形態では、出力トランジスタＭＰ２１がＰチャネルＭＯＳトランジスタであって、出力トランジスタＭＮ２１がＮチャネルＭＯＳトランジスタである場合を例に説明する。   A negative amplifier 2b shown in FIG. 5B includes a differential stage circuit 20 and an output circuit 21b. The output circuit 21b includes an output transistor MP21, an output transistor MN21, and a PN junction diode (clamp circuit) D2. In the present embodiment, the case where the output transistor MP21 is a P-channel MOS transistor and the output transistor MN21 is an N-channel MOS transistor will be described as an example.

出力回路２１ｂでは、高電位側電源端子に中間電圧ＶＭＨが供給され、低電位側電源端子に接地電圧ＶＳＳが供給される。なお、本実施の形態では、中間電圧ＶＭＨが電源電圧ＶＤＤの約半分の電圧レベルである場合を例に説明するが、これに限られない。中間電圧ＶＭＨは接地電圧ＶＳＳよりも高く電源電圧ＶＤＤより低い電圧レベルに適宜変更可能である。前段の差動段回路２０では、高電位側電源端子に電源電圧ＶＤＤが供給され、低電位側電源端子に接地電圧ＶＳＳが供給される。   In the output circuit 21b, the intermediate voltage VMH is supplied to the high potential side power supply terminal, and the ground voltage VSS is supplied to the low potential side power supply terminal. In the present embodiment, the case where the intermediate voltage VMH is approximately half the power supply voltage VDD is described as an example, but the present invention is not limited to this. The intermediate voltage VMH can be appropriately changed to a voltage level higher than the ground voltage VSS and lower than the power supply voltage VDD. In the differential stage circuit 20 in the previous stage, the power supply voltage VDD is supplied to the high potential side power supply terminal, and the ground voltage VSS is supplied to the low potential side power supply terminal.

出力トランジスタＭＰ２１では、ソースに出力回路２１ｂの高電位側電源端子が接続され、ドレインに外部出力端子Ｖｏｕｔが接続され、ゲートに差動段回路２０の一方の出力端子が接続される。出力トランジスタＭＮ２１では、ソースに出力回路２１ｂの低電位側電源端子が接続され、ドレインに外部出力端子Ｖｏｕｔが接続され、ゲートに差動段回路２０の他方の出力端子が接続される。ダイオードＤ２のアノードは、出力トランジスタＭＮ２１のゲートに接続され、ダイオードＤ２のカソードは、出力回路２１ｂの高電位側電源端子に接続される。即ち、ダイオードＤ２のカソードには、中間電圧ＶＭＨが供給される。   In the output transistor MP21, the high potential side power supply terminal of the output circuit 21b is connected to the source, the external output terminal Vout is connected to the drain, and one output terminal of the differential stage circuit 20 is connected to the gate. In the output transistor MN21, the low potential side power supply terminal of the output circuit 21b is connected to the source, the external output terminal Vout is connected to the drain, and the other output terminal of the differential stage circuit 20 is connected to the gate. The anode of the diode D2 is connected to the gate of the output transistor MN21, and the cathode of the diode D2 is connected to the high potential side power supply terminal of the output circuit 21b. That is, the intermediate voltage VMH is supplied to the cathode of the diode D2.

図５Ｂに示す負側増幅器２ｂにおいて、差動段回路２０は、入力端子ＩＮ＋、ＩＮ−に供給される入力信号の電位差に応じた一対の増幅信号を出力回路２１ｂに対して出力する。出力回路２１ｂにおいて、出力トランジスタＭＰ２１のソース−ドレイン間に流れる電流は、当該出力トランジスタＭＰ２１のゲートに印加される一方の増幅信号に基づいて制御される。出力トランジスタＭＮ２１のソース−ドレイン間に流れる電流は、当該出力トランジスタＭＮ２１のゲートに印加される他方の増幅信号に基づいて制御される。ここで、出力トランジスタＭＰ２１のソースに中間電圧ＶＭＨが供給され、出力トランジスタＭＮ２１のソースに接地電圧ＶＳＳが供給されているため、中間電圧ＶＭＨの電圧がＶＤＤ／２の場合は、負側増幅器２ｂはＶＳＳ〜ＶＤＤ／２の電圧範囲を振幅する出力波形を生成する。   In the negative amplifier 2b shown in FIG. 5B, the differential stage circuit 20 outputs a pair of amplified signals corresponding to the potential difference between the input signals supplied to the input terminals IN + and IN− to the output circuit 21b. In the output circuit 21b, the current flowing between the source and drain of the output transistor MP21 is controlled based on one amplified signal applied to the gate of the output transistor MP21. The current flowing between the source and drain of the output transistor MN21 is controlled based on the other amplified signal applied to the gate of the output transistor MN21. Here, since the intermediate voltage VMH is supplied to the source of the output transistor MP21 and the ground voltage VSS is supplied to the source of the output transistor MN21, when the voltage of the intermediate voltage VMH is VDD / 2, the negative side amplifier 2b An output waveform that amplifies the voltage range of VSS to VDD / 2 is generated.

このように、何も対策しなければ、出力回路２１ｂに供給される電源電圧の範囲は、差動段回路２０に供給される電源電圧の範囲の約半分である。この場合、出力回路２１ｂに設けられた２つの出力トランジスタＭＰ２１，ＭＮ２１のゲート電圧の有効動作範囲が互いに異なってしまう。   Thus, if no countermeasure is taken, the range of the power supply voltage supplied to the output circuit 21b is about half of the range of the power supply voltage supplied to the differential stage circuit 20. In this case, the effective operation ranges of the gate voltages of the two output transistors MP21 and MN21 provided in the output circuit 21b are different from each other.

具体的には、出力トランジスタＭＮ２１のゲート電圧の有効動作範囲は、最大でＶＤＤ〜ＶＳＳとなる。一方、出力トランジスタＭＰ２１のゲート電圧の有効動作範囲は、最大でＶＭＨ〜ＶＳＳとなる。同時に、出力トランジスタＭＰ２１のゲートをドライブする差動段回路２０の一方の増幅信号と、出力トランジスタＭＮ２１のゲートをドライブする差動段回路２０の他方の増幅信号とには、一定の関係があり、一方の増幅信号つまり出力トランジスタＭＰ２１のゲート電圧より、他方の増幅信号つまり出力トランジスタＭＮ２１のゲート電圧の方が低くなる。そのため、トランジスタＭＮ２１のゲート電圧が過渡的に中間電圧ＶＭＨより高く変動してしまうとトランジスタＭＰ２１のゲート電圧も中間電圧ＶＭＨよりさらに高く変動してしまい、その後入力電圧が変化して出力トランジスタＭＮ２１のゲート電圧が下がっても、出力トランジスタＭＰ２１のゲート電圧が中間電圧ＶＭＨを下回るレベルに戻って出力トランジスタＭＰ２１がオンできるようになるまでに長い時間を要してしまう。その結果、外部出力端子Ｖｏｕｔに接続する容量性負荷に電荷を供給できるようになるまでに長い時間を要してしまい、立ち上がりの出力波形に付加される遅延が増大してしまう。   Specifically, the effective operation range of the gate voltage of the output transistor MN21 is VDD to VSS at the maximum. On the other hand, the effective operation range of the gate voltage of the output transistor MP21 is VMH to VSS at the maximum. At the same time, there is a certain relationship between one amplified signal of the differential stage circuit 20 that drives the gate of the output transistor MP21 and the other amplified signal of the differential stage circuit 20 that drives the gate of the output transistor MN21. The other amplified signal, that is, the gate voltage of the output transistor MN21 is lower than one amplified signal, that is, the gate voltage of the output transistor MP21. Therefore, if the gate voltage of the transistor MN21 changes transiently higher than the intermediate voltage VMH, the gate voltage of the transistor MP21 also changes higher than the intermediate voltage VMH, and then the input voltage changes and the gate of the output transistor MN21 changes. Even if the voltage decreases, it takes a long time for the gate voltage of the output transistor MP21 to return to a level lower than the intermediate voltage VMH so that the output transistor MP21 can be turned on. As a result, it takes a long time before the charge can be supplied to the capacitive load connected to the external output terminal Vout, and the delay added to the rising output waveform increases.

そこで、本実施の形態にかかる出力回路２１ｂは、出力トランジスタＭＮ２１のゲートと出力回路２１ｂの高電位側電源端子との間にダイオードＤ２を備え、出力トランジスタＭＮ２１のゲート電圧が中間電圧ＶＭＨを大きく超えるところまで上昇して出力トランジスタＭＰ２１のゲート電圧がさらに高い電圧まで上昇しないように、出力トランジスタＭＮ２１のゲート電圧を中間電圧ＶＭＨに応じた電圧レベルにクランプしている。それにより、出力トランジスタＭＰ２１のゲート電圧が過渡的に中間電圧ＶＭＨを大きく上回るところまで変動しなくなるため、立ち上がりの出力波形に付加される遅延の増大が抑制される。   Therefore, the output circuit 21b according to the present embodiment includes a diode D2 between the gate of the output transistor MN21 and the high potential side power supply terminal of the output circuit 21b, and the gate voltage of the output transistor MN21 greatly exceeds the intermediate voltage VMH. The gate voltage of the output transistor MN21 is clamped to a voltage level corresponding to the intermediate voltage VMH so that the gate voltage of the output transistor MP21 does not rise to a higher voltage. As a result, the gate voltage of the output transistor MP21 does not fluctuate until it transiently exceeds the intermediate voltage VMH, so that an increase in delay added to the rising output waveform is suppressed.

具体的には、出力トランジスタＭＮ２１のゲート電圧が中間電圧ＶＭＨよりもダイオードＤ２の順方向電圧降下ＶＦ（半導体の主材質がＳｉの場合は０．６〜０．７Ｖ程度）分以上上昇した場合、当該ダイオードＤ２が導通状態になる。   Specifically, when the gate voltage of the output transistor MN21 is higher than the intermediate voltage VMH by a forward voltage drop VF of the diode D2 (about 0.6 to 0.7 V when the main material of the semiconductor is Si) or more, The diode D2 becomes conductive.

それにより、出力トランジスタＭＮ２１のゲート電圧は、中間電圧ＶＭＨに応じた電圧によってクランプされる。より具体的には、出力トランジスタＭＮ２１のゲート電圧は、中間電圧ＶＭＨよりダイオードＤ２の順方向電圧降下ＶＦ分高い電圧レベルにクランプされる。それにより、出力トランジスタＭＮ２１のゲート電圧は過渡的に中間電圧ＶＭＨを大きく上回る電圧まで変動しなくなり、それに応じて出力トランジスタＭＰ２１のゲート電圧が中間電圧ＶＭＨをさらに上回る電圧になることを防ぐ。その結果、その後に出力トランジスタＭＰ２１をオンさせるまでの時間が短くなるため、立ち上がりの出力波形に付加される遅延の増大が抑制される。   As a result, the gate voltage of the output transistor MN21 is clamped by a voltage corresponding to the intermediate voltage VMH. More specifically, the gate voltage of the output transistor MN21 is clamped to a voltage level that is higher than the intermediate voltage VMH by the forward voltage drop VF of the diode D2. As a result, the gate voltage of the output transistor MN21 does not change transiently to a voltage that greatly exceeds the intermediate voltage VMH, and accordingly, the gate voltage of the output transistor MP21 is prevented from further exceeding the intermediate voltage VMH. As a result, since the time until the output transistor MP21 is subsequently turned on is shortened, an increase in delay added to the rising output waveform is suppressed.

なお、クランプ回路を目的の出力トランジスタＭＰ２１のゲートでなく、出力トランジスタＭＰ２１のゲート電圧と相関関係がある出力トランジスタＭＮ２１のゲートに接続する理由は、主に出力トランジスタＭＮ２１による外部出力端子Ｖｏｕｔの立ち下げ時間を遅くなりすぎないように制御することが重要だからであり、主に出力トランジスタＭＰ２１による外部出力端子Ｖｏｕｔの立ち上げ時間とのバランスによる。   The reason why the clamp circuit is connected not to the gate of the target output transistor MP21 but to the gate of the output transistor MN21 having a correlation with the gate voltage of the output transistor MP21 is mainly due to the fall of the external output terminal Vout by the output transistor MN21. This is because it is important to control the time so as not to be too late, mainly due to a balance with the rise time of the external output terminal Vout by the output transistor MP21.

また、出力トランジスタＭＮ２１のゲート電圧が中間電圧ＶＭＨにダイオードＤ２の順方向電圧降下分を加えた値より低い状態の場合、ダイオードＤ２は非導通状態になっている。この状態では、ダイオードＤ２は、出力トランジスタＭＮ２１の動作に影響を与えることはほとんどない。   Further, when the gate voltage of the output transistor MN21 is lower than the value obtained by adding the forward voltage drop of the diode D2 to the intermediate voltage VMH, the diode D2 is in a non-conductive state. In this state, the diode D2 hardly affects the operation of the output transistor MN21.

このように、本実施の形態にかかる出力回路は、中間電圧の供給される電源端子と、当該電源端子に接続される出力トランジスタとは異なる出力トランジスタのゲートと、の間にクランプ用のＰＮ接合ダイオードを備える。それにより、本実施の形態にかかる出力回路は、当該出力トランジスタのゲート電圧の変動幅を小さくすることができるため、実施の形態１の場合と同様の効果を奏することができる。つまり、本実施の形態にかかる出力回路は、出力波形に付加される遅延の増大を抑制することができる。   As described above, the output circuit according to the present embodiment includes the PN junction for clamping between the power supply terminal to which the intermediate voltage is supplied and the gate of the output transistor different from the output transistor connected to the power supply terminal. Provide a diode. As a result, the output circuit according to the present embodiment can reduce the variation width of the gate voltage of the output transistor, and thus can achieve the same effect as that of the first embodiment. That is, the output circuit according to the present embodiment can suppress an increase in delay added to the output waveform.

なお、ＰＮ接合ダイオードの順方向電圧降下ＶＦは、ＭＯＳトランジスタの閾値電圧よりも低い。したがって、本実施の形態にかかる出力回路のようにクランプ回路としてＰＮ接合ダイオードを用いた方が、より効率良く出力トランジスタのゲート電圧をクランプさせることができる。   Note that the forward voltage drop VF of the PN junction diode is lower than the threshold voltage of the MOS transistor. Therefore, the gate voltage of the output transistor can be clamped more efficiently by using a PN junction diode as the clamp circuit as in the output circuit according to the present embodiment.

さらに、出力回路１１ｂは、ＰＮ接合ダイオードＤ１を用いることにより出力トランジスタＭＰ１１のゲート−ソース間電圧を出力トランジスタＭＮ１１のゲート−ソース間電圧と同等程度に制限している。それにより、出力回路１１ｂは、出力トランジスタＭＰ１１の駆動能力を、等条件で同じ駆動能力になるように設計した出力トランジスタＭＮ１１の駆動能力と同等程度に制限することができる。そのため、出力回路１１ｂは、外部出力端子Ｖｏｕｔの負荷容量が大きい場合等において立ち上がりの出力波形に生じ得るオーバーシュートを抑制することができる。同様に、出力回路２１ｂは、ＰＮ接合ダイオードＤ２を用いることにより出力トランジスタＭＮ２１のゲート−ソース間電圧を出力トランジスタＭＰ２１のゲート−ソース間電圧と同等程度に制限している。それにより、出力回路２１ｂは、出力トランジスタＭＮ２１の駆動能力を、等条件で同じ駆動能力になるように設計した出力トランジスタＭＰ２１の駆動能力と同等程度に制限することができる。そのため、出力回路２１ｂは、外部出力端子Ｖｏｕｔの負荷容量が大きい場合等において立ち下がりの出力波形に生じ得るアンダーシュートを抑制することができる。   Further, the output circuit 11b limits the gate-source voltage of the output transistor MP11 to the same level as the gate-source voltage of the output transistor MN11 by using the PN junction diode D1. Thereby, the output circuit 11b can limit the driving capability of the output transistor MP11 to the same level as the driving capability of the output transistor MN11 designed to have the same driving capability under the same conditions. Therefore, the output circuit 11b can suppress overshoot that may occur in the rising output waveform when the load capacitance of the external output terminal Vout is large. Similarly, the output circuit 21b limits the gate-source voltage of the output transistor MN21 to the same level as the gate-source voltage of the output transistor MP21 by using the PN junction diode D2. Thereby, the output circuit 21b can limit the driving capability of the output transistor MN21 to the same level as the driving capability of the output transistor MP21 designed to have the same driving capability under equal conditions. Therefore, the output circuit 21b can suppress undershoot that may occur in the falling output waveform when the load capacity of the external output terminal Vout is large.

以上のように、上記実施の形態１〜３にかかる出力回路は、中間電圧の供給される電源端子と、当該電源端子に接続される出力トランジスタとは異なる出力トランジスタのゲートと、の間にクランプ回路を備える。それにより、上記実施の形態１〜３にかかる出力回路は、当該出力トランジスタのゲート電圧の変動幅を小さくすることができるため、出力波形に付加される遅延の増大を抑制することができる。   As described above, the output circuits according to the first to third embodiments are clamped between the power supply terminal to which the intermediate voltage is supplied and the gate of the output transistor different from the output transistor connected to the power supply terminal. Provide a circuit. As a result, the output circuits according to the first to third embodiments can reduce the fluctuation range of the gate voltage of the output transistor, and thus can suppress an increase in delay added to the output waveform.

さらに、上記実施の形態１〜３にかかる出力回路は、クランプ回路を用いて２つの出力トランジスタの各駆動能力を同等程度に制限することができる。そのため、上記実施の形態１〜３にかかる出力回路は、外部出力端子Ｖｏｕｔの負荷容量が大きい場合等において、出力波形のオーバーシュートやアンダーシュートを抑制することができる。   Furthermore, the output circuits according to the first to third embodiments can limit the driving capabilities of the two output transistors to the same level using the clamp circuit. Therefore, the output circuits according to the first to third embodiments can suppress overshoot and undershoot of the output waveform when the load capacity of the external output terminal Vout is large.

また、クランプの基準電圧として、出力回路を駆動するために予め用意された中間電圧（ＶＭＬ，ＶＭＨ）が用いられる。そのため、クランプ用に別途バイアス回路を備える必要がない。したがって、コストアップを抑えることが可能である。また、クランプ回路としてＭＯＳトランジスタが用いられる場合、回路規模はほとんど増大しないため、コストアップはほとんどない。   Further, intermediate voltages (VML, VMH) prepared in advance for driving the output circuit are used as the clamp reference voltage. Therefore, it is not necessary to provide a separate bias circuit for clamping. Therefore, an increase in cost can be suppressed. Further, when a MOS transistor is used as the clamp circuit, the circuit scale is hardly increased, so that the cost is hardly increased.

ここで、特許文献２には、上述のように、クランプ回路を備えたトランジスタ出力回路が開示されているが、これは出力トランジスタのソースが外部出力端子に接続される構成である。そして、この回路に用いられるクランプ回路は、ソースフォロワ動作時の電流クランプ回路であって、出力トランジスタのゲート−ソース間に設けられている。一方、本実施の形態にかかる出力回路は、出力トランジスタのドレインが外部出力端子に接続される構成である。そして、この回路に用いられるクランプ回路は、出力トランジスタのゲート−ドレイン間に設けられている。したがって、本実施の形態にかかる出力回路と従来技術とでは、互いに回路構成が異なる。   Here, as described above, Patent Document 2 discloses a transistor output circuit including a clamp circuit. This is a configuration in which the source of the output transistor is connected to an external output terminal. The clamp circuit used in this circuit is a current clamp circuit during a source follower operation, and is provided between the gate and source of the output transistor. On the other hand, the output circuit according to this embodiment has a configuration in which the drain of the output transistor is connected to the external output terminal. A clamp circuit used in this circuit is provided between the gate and drain of the output transistor. Therefore, the circuit configuration of the output circuit according to the present embodiment is different from that of the prior art.

また、この従来技術では、クランプ電圧の基準が出力トランジスタのソースであり、ソース電圧を基準としてゲート電圧をクランプしている。この場合、出力電流を制限するためには、クランプ回路としてツェナーダイオードの特性のものが必要であり、クランプ回路としてＭＯＳトランジスタ等を用いた本願とは異なる。仮に、ツェナーダイオードの等価回路として、ＭＯＳトランジスタ及び抵抗により構成されるアクティブツェナー等をクランプ回路として用いた場合には、素子数が多くなり回路構成も複雑になる。その結果、チップサイズが大きくなり、ひいてはコストアップに繋がる。   In this prior art, the reference of the clamp voltage is the source of the output transistor, and the gate voltage is clamped based on the source voltage. In this case, in order to limit the output current, a clamp circuit having a characteristic of a Zener diode is required, which is different from the present application using a MOS transistor or the like as the clamp circuit. If an active Zener composed of a MOS transistor and a resistor is used as the clamp circuit as an equivalent circuit of the Zener diode, the number of elements increases and the circuit configuration becomes complicated. As a result, the chip size increases, which leads to an increase in cost.

別の観点から、本発明と特許文献２との違いを説明する。特許文献２ではクランプ回路の基準電圧は出力トランジスタのソース電圧であり、クランプ電圧は出力トランジスタのソース−ドレイン間に流れる電流Ｉｄが最大値になる時のゲート−ソース間電圧である。よってそのクランプ電圧値は出力トランジスタの増幅率（ｈｆｅ）と負荷の最大制限電流値とで決定し、そのゲート−ソース間電圧の値自体に意味はない。これに対して本発明のクランプ回路は、ゲート電圧の最大値を制限する点では同じだが、その制限値が出力電源電圧の片方である中間電圧そのものであるという点が異なる。本発明では、ゲート電圧をクランプされる出力トランジスタのソース電圧や増幅率に関わらず、その出力トランジスタのゲート電圧を中間電圧付近に制限すること自体が目的になる。この点で特許文献２と本発明とのクランプ回路の構成が異なることが分かる。   From another viewpoint, the difference between the present invention and Patent Document 2 will be described. In Patent Document 2, the reference voltage of the clamp circuit is the source voltage of the output transistor, and the clamp voltage is the gate-source voltage when the current Id flowing between the source and drain of the output transistor becomes the maximum value. Therefore, the clamp voltage value is determined by the amplification factor (hfe) of the output transistor and the maximum limit current value of the load, and the value of the gate-source voltage itself is meaningless. In contrast, the clamp circuit of the present invention is the same in that it limits the maximum value of the gate voltage, but differs in that the limit value is an intermediate voltage itself that is one of the output power supply voltages. An object of the present invention is to limit the gate voltage of the output transistor to the vicinity of the intermediate voltage, regardless of the source voltage or amplification factor of the output transistor whose gate voltage is clamped. In this respect, it can be seen that the configuration of the clamp circuit is different between Patent Document 2 and the present invention.

先に述べたように、アナログアンプの出力段回路の駆動方法で代表的なものに、Ａ級、Ｂ級、ＡＢ級の３つがあるが、本発明はこれら３種類の駆動方法を含むどの駆動方法でも有効に機能する。   As described above, there are three typical driving methods for the output stage circuit of the analog amplifier: Class A, Class B, and Class AB. The present invention includes any driving method including these three types of driving methods. The method works well.

なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。   Note that the present invention is not limited to the above-described embodiment, and can be changed as appropriate without departing from the spirit of the present invention.

１，１ａ，１ｂ 正側増幅器
１０ 差動段回路
１１，１１ａ，１１ｂ 出力回路
２，２ａ，２ｂ 負側増幅器
２０ 差動段回路
２１，２１ａ，２１ｂ 出力回路
ＭＰ１１，ＭＮ１１，ＭＰ１２，ＭＮ２２，ＭＮ１２，ＭＰ２２ トランジスタ
Ｄ１，Ｄ２ ダイオード 1, 1a, 1b Positive side amplifier 10 Differential stage circuit 11, 11a, 11b Output circuit 2, 2a, 2b Negative side amplifier 20 Differential stage circuit 21, 21a, 21b Output circuit MP11, MN11, MP12, MN22, MN12, MP22 transistor D1, D2 diode

Claims (10)

第１電源端子と外部出力端子との間に設けられ、第１及び第２電源電圧間の電圧範囲を振幅する一対の増幅信号の一方に基づいてソース−ドレイン間に流れる電流が制御される第１出力ＭＯＳトランジスタと、
第２電源端子と外部出力端子との間に設けられ、前記一対の増幅信号の他方に基づいてソース−ドレイン間に流れる電流が制御される第２出力ＭＯＳトランジスタと、
前記第１電源電圧より低く前記第２電源電圧より高い中間電圧が供給されている前記第２電源端子と、前記第１出力ＭＯＳトランジスタのゲートと、の間に設けられ、前記第１出力ＭＯＳトランジスタのゲート電圧と前記中間電圧との電圧差に基づいて前記第１出力ＭＯＳトランジスタのゲートをクランプするクランプ回路と、を備えた出力回路。 A current that is provided between the first power supply terminal and the external output terminal and that controls the current flowing between the source and the drain based on one of a pair of amplified signals that amplify the voltage range between the first and second power supply voltages is controlled. One output MOS transistor;
A second output MOS transistor provided between a second power supply terminal and an external output terminal, the current flowing between the source and drain being controlled based on the other of the pair of amplified signals;
The first output MOS transistor is provided between the second power supply terminal to which an intermediate voltage lower than the first power supply voltage and higher than the second power supply voltage is supplied, and the gate of the first output MOS transistor. And a clamp circuit that clamps the gate of the first output MOS transistor based on a voltage difference between the gate voltage of the first output MOS transistor and the intermediate voltage. 前記第１出力ＭＯＳトランジスタはＰチャネルＭＯＳトランジスタであって、
前記第２出力ＭＯＳトランジスタはＮチャネルＭＯＳトランジスタであって、
前記第１電源端子には、高電位側電源電圧である前記第１電源電圧が供給されていることを特徴とする請求項１に記載の出力回路。 The first output MOS transistor is a P-channel MOS transistor,
The second output MOS transistor is an N-channel MOS transistor,
The output circuit according to claim 1, wherein the first power supply terminal is supplied with the first power supply voltage that is a high-potential-side power supply voltage. 前記クランプ回路は、
前記第１出力ＭＯＳトランジスタのゲートに第１端子及び制御端子が接続され、前記第２電源端子に第２端子が接続されたＰチャネル型のクランプ用ＭＯＳトランジスタであることを特徴とする請求項２に記載の出力回路。 The clamp circuit is
3. A P-channel clamping MOS transistor having a first terminal and a control terminal connected to the gate of the first output MOS transistor and a second terminal connected to the second power supply terminal. The output circuit described in 1. 前記クランプ回路は、
前記第１出力ＭＯＳトランジスタのゲートに第１端子が接続され、前記第２電源端子に第２端子及び制御端子が接続されたＮチャネル型のクランプ用ＭＯＳトランジスタであることを特徴とする請求項２に記載の出力回路。 The clamp circuit is
3. The N-channel clamping MOS transistor having a first terminal connected to the gate of the first output MOS transistor and a second terminal and a control terminal connected to the second power supply terminal. The output circuit described in 1. 前記クランプ回路は、
前記第１出力ＭＯＳトランジスタのゲートにカソードが接続され、前記第２電源端子にアノードが接続されたＰＮ接合ダイオードであることを特徴とする請求項２に記載の出力回路。 The clamp circuit is
3. The output circuit according to claim 2, wherein the output circuit is a PN junction diode having a cathode connected to a gate of the first output MOS transistor and an anode connected to the second power supply terminal. 前記第１出力ＭＯＳトランジスタはＮチャネルＭＯＳトランジスタであって、
前記第２出力ＭＯＳトランジスタはＰチャネルＭＯＳトランジスタであって、
前記第１電源端子には、低電位側電源電圧である前記第２電源電圧が供給されていることを特徴とする請求項１に記載の出力回路。 The first output MOS transistor is an N-channel MOS transistor,
The second output MOS transistor is a P-channel MOS transistor,
2. The output circuit according to claim 1, wherein the first power supply terminal is supplied with the second power supply voltage which is a low potential side power supply voltage. 前記クランプ回路は、
前記第１出力ＭＯＳトランジスタのゲートに第１端子及び制御端子が接続され、前記第２電源端子に第２端子が接続されたＮチャネル型のクランプ用ＭＯＳトランジスタであることを特徴とする請求項６に記載の出力回路。 The clamp circuit is
7. An N-channel clamping MOS transistor having a first terminal and a control terminal connected to the gate of the first output MOS transistor and a second terminal connected to the second power supply terminal. The output circuit described in 1. 前記クランプ回路は、
前記第１出力ＭＯＳトランジスタのゲートに第１端子が接続され、前記第２電源端子に第２端子及び制御端子が接続されたＰチャネル型のクランプ用ＭＯＳトランジスタであることを特徴とする請求項６に記載の出力回路。 The clamp circuit is
7. A P-channel clamping MOS transistor having a first terminal connected to the gate of the first output MOS transistor and a second terminal and a control terminal connected to the second power supply terminal. The output circuit described in 1. 前記クランプ回路は、
前記第１出力ＭＯＳトランジスタのゲートにアノードが接続され、前記第２電源端子にカソードが接続されたＰＮ接合ダイオードであることを特徴とする請求項６に記載の出力回路。 The clamp circuit is
7. The output circuit according to claim 6, wherein the output circuit is a PN junction diode having an anode connected to a gate of the first output MOS transistor and a cathode connected to the second power supply terminal. 前記第１及び前記第２電源電圧によって駆動され、前記一対の増幅信号を出力する差動段回路と、
請求項１〜９のいずれか一項に記載の出力回路と、を備えた増幅器。 A differential stage circuit driven by the first and second power supply voltages and outputting the pair of amplified signals;
An amplifier comprising the output circuit according to claim 1.
JP2011247213A 2011-11-11 2011-11-11 Output circuit and amplifier having the same Pending JP2013104942A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2011247213A JP2013104942A (en) 2011-11-11 2011-11-11 Output circuit and amplifier having the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2011247213A JP2013104942A (en) 2011-11-11 2011-11-11 Output circuit and amplifier having the same

Publications (1)

Publication Number Publication Date
JP2013104942A true JP2013104942A (en) 2013-05-30

Family

ID=48624524

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2011247213A Pending JP2013104942A (en) 2011-11-11 2011-11-11 Output circuit and amplifier having the same

Country Status (1)

Country Link
JP (1) JP2013104942A (en)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103986430A (en) * 2014-04-15 2014-08-13 郑州宇通客车股份有限公司 Analog signal processing circuit for hybrid electric vehicle
CN112530338A (en) * 2020-10-22 2021-03-19 天钰科技股份有限公司 Amplifying circuit

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103986430A (en) * 2014-04-15 2014-08-13 郑州宇通客车股份有限公司 Analog signal processing circuit for hybrid electric vehicle
CN112530338A (en) * 2020-10-22 2021-03-19 天钰科技股份有限公司 Amplifying circuit
CN112530338B (en) * 2020-10-22 2024-04-16 天钰科技股份有限公司 Amplifying circuit

Similar Documents

Publication Publication Date Title
US8044950B2 (en) Driver circuit usable for display panel
US8963640B2 (en) Amplifier for output buffer and signal processing apparatus using the same
JP6683407B2 (en) Overcurrent protection circuit for row display circuit of display panel and its array substrate
US8604844B2 (en) Output circuit
US7863982B2 (en) Driving circuit capable of enhancing response speed and related method
JP2017215906A (en) Series regulator and semiconductor integrated circuit
US7868667B2 (en) Output driving device
KR20060112539A (en) Power amplifier with automatically switching facility
US8957708B2 (en) Output buffer and semiconductor device
JP2019007823A (en) Semiconductor integrated device and gate screening test method thereof
US9436023B2 (en) Operational amplifier
JP5977092B2 (en) Method and apparatus for biasing the output stage of a rail-to-rail DMOS amplifier
US9106189B2 (en) Operational amplifier circuit and method for enhancing driving capacity thereof
JP2013104942A (en) Output circuit and amplifier having the same
US20160173085A1 (en) I/o driving circuit and control signal generating circuit
US8860470B1 (en) Input/output line driver circuit
US8212762B2 (en) Output amplifier of a source driver with an amplifier circuit having an inverted and non-inverted output
JP2006025085A (en) Cmos driving circuit
KR100744028B1 (en) Differantial amplifier
KR102544166B1 (en) Pulse width compensation circuit and semiconductor apparatus using the same
CN110473505B (en) Output buffer and source driver
EP2757684A1 (en) Differential output stage of an amplification device, for driving a load
US20110241645A1 (en) Current source circuit
JP2017143473A (en) Differential amplifier circuit
JP2016181219A (en) Semiconductor device