JP2005311790A

JP2005311790A - Signal level conversion circuit and liquid crystal display device using this circuit

Info

Publication number: JP2005311790A
Application number: JP2004127131A
Authority: JP
Inventors: Kenji Harada; 賢治原田
Original assignee: Toshiba Matsushita Display Technology Co Ltd
Current assignee: Japan Display Central Inc
Priority date: 2004-04-22
Filing date: 2004-04-22
Publication date: 2005-11-04

Abstract

<P>PROBLEM TO BE SOLVED: To provide a signal level conversion circuit which has high operational reliability to the fluctuation of power supply voltage, has a high-speed response characteristic and operates by a single phase input signal with low power consumption and also provide a liquid display device using the circuit. <P>SOLUTION: When an input signal 9 of a high level is applied to the sources of an N channel transistor 17 and a second input transistor 2, a first input transistor 1 is turned on, drain current is caused to flow to a load transistor 3, a load transistor 4 is turned on, the second input transistor 2 is turned on, and an output signal 14 converted into high signal amplitude is outputted from the drain of the second input transistor 2. When the input signal 9 becomes a low level, the first input transistor 1 is turned off through the N channel transistor 17, the second input transistor 2 is turned on through an N channel transistor 18, and an output signal of a low level is outputted. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、低レベル入力信号を高レベル出力信号に変換する信号レベル変換回路に関し、例えば高レベル信号で駆動されるアクティブマトリックス型の液晶表示装置とこの液晶表示装置に低レベル制御信号を供給するコントローラとの間に設けられ、コントローラからの低レベル制御信号を高レベル信号に変換して液晶表示装置に供給するというように両者間のインタフェース回路として使用される信号レベル変換回路および該回路を用いた液晶表示装置に関する。 The present invention relates to a signal level conversion circuit for converting a low level input signal into a high level output signal, for example, an active matrix type liquid crystal display device driven by a high level signal and supplying a low level control signal to the liquid crystal display device. A signal level conversion circuit provided between the controller and used as an interface circuit between the two is used, such as converting a low level control signal from the controller into a high level signal and supplying it to the liquid crystal display device. The present invention relates to a liquid crystal display device.

この種の従来の信号レベル変換回路について図５を参照して説明する。図５に示す従来の信号レベル変換回路において、Ｎチャネル薄膜トランジスタからなる入力トランジスタ１および２は、それぞれドレインがＰチャネル薄膜トランジスタからなる負荷トランジスタ３および４を介して電源Ｖｄｄに接続され、負荷トランジスタ３および４のゲートは互いに接続されるとともに入力トランジスタ１のドレインに接続されている。また、入力トランジスタ２のドレインから出力信号２１４が外部に出力されるようになっている。なお、入力トランジスタ１，２および負荷トランジスタ３，４はカレントミラー回路を構成している。 This type of conventional signal level conversion circuit will be described with reference to FIG. In the conventional signal level conversion circuit shown in FIG. 5, input transistors 1 and 2 made of N-channel thin film transistors have their drains connected to power supply Vdd via load transistors 3 and 4 made of P-channel thin film transistors, respectively. 4 are connected to each other and to the drain of the input transistor 1. An output signal 214 is output from the drain of the input transistor 2 to the outside. Note that the input transistors 1 and 2 and the load transistors 3 and 4 constitute a current mirror circuit.

Ｐチャネル薄膜トランジスタ５のゲートには、低信号振幅（以下、低レベルと称する）の入力信号（ＩＮ）９が印加され、該Ｐチャネルトランジスタ５のソースは電流源７ａを介して電源Ｖｄｄに接続されるとともに、入力トランジスタ１のゲートに接続され、またドレインはグランドに接続されている。 An input signal (IN) 9 having a low signal amplitude (hereinafter referred to as a low level) is applied to the gate of the P-channel thin film transistor 5, and the source of the P-channel transistor 5 is connected to the power source Vdd via the current source 7a. In addition, the input transistor 1 is connected to the gate, and the drain is connected to the ground.

Ｐチャネル薄膜トランジスタ６のゲートには、前記入力信号を反転した入力反転信号（ＩＮＢ）１０が印加され、該Ｐチャネルトランジスタ６のソースは電流源８ａを介して電源Ｖｄｄに接続されるとともに、入力トランジスタ２のゲートに接続され、またドレインはグランドに接続されている。 An input inversion signal (INB) 10 obtained by inverting the input signal is applied to the gate of the P-channel thin film transistor 6, and the source of the P-channel transistor 6 is connected to the power source Vdd via the current source 8a. 2 and the drain is connected to the ground.

前記入力トランジスタ１のソースには前記入力反転信号１０が印加され、入力トランジスタ２のドレインには前記入力信号９が印加されている。 The input inverted signal 10 is applied to the source of the input transistor 1, and the input signal 9 is applied to the drain of the input transistor 2.

上記電流源７ａおよび電流源８ａは、電流源トランジスタやカレントミラー回路などで構成することができる。 The current source 7a and the current source 8a can be configured by a current source transistor, a current mirror circuit, or the like.

図６は、図５の電流源７ａおよび電流源８ａをそれぞれＰチャネルトランジスタからなる電流源トランジスタ７および８で構成した回路図である。図６に示すように、Ｐチャネルトランジスタ７および８は、ゲートがそれぞれグランドに接続され、ソースが電源Ｖｄｄに接続され、これにより常時オンとなって、電流源トランジスタ７および８を構成している。すなわち、電流源トランジスタ７および８は、それぞれＰチャネルトランジスタ５および６のソースに接続され、ソースフォロワ回路を構成している。 FIG. 6 is a circuit diagram in which the current source 7a and the current source 8a of FIG. 5 are configured by current source transistors 7 and 8 each composed of a P-channel transistor. As shown in FIG. 6, the P-channel transistors 7 and 8 have their gates connected to the ground and their sources connected to the power supply Vdd, so that they are always turned on to form current source transistors 7 and 8. . In other words, current source transistors 7 and 8 are connected to the sources of P-channel transistors 5 and 6, respectively, to form a source follower circuit.

図５および図６に示す信号レベル変換回路を構成する薄膜トランジスタは、約３Ｖのしきい値電圧を有し、この薄膜トランジスタを用いた集積回路である信号レベル変換回路の電源Ｖｄｄの電圧は、約９Ｖであり、またこの信号レベル変換回路に低レベルの制御信号である前記入力信号９を供給するコントローラの電源電圧は、約３〜５Ｖである。また、入力信号９と入力反転信号１０の電圧振幅は、コントローラの電源電圧と同程度の約３〜５Ｖであって、信号レベル変換回路を構成する薄膜トランジスタを用いた集積回路の電源Ｖｄｄの電圧に比較して小さい。 5 and 6 has a threshold voltage of about 3V, and the voltage of the power source Vdd of the signal level conversion circuit which is an integrated circuit using this thin film transistor is about 9V. The power supply voltage of the controller that supplies the input signal 9 which is a low level control signal to the signal level conversion circuit is about 3 to 5V. The voltage amplitude of the input signal 9 and the input inverted signal 10 is about 3 to 5 V, which is about the same as the power supply voltage of the controller, and is equal to the voltage of the power supply Vdd of the integrated circuit using the thin film transistors constituting the signal level conversion circuit. Small compared.

次に、上述した図５，６に示した従来の信号レベル変換回路の動作について説明する。 Next, the operation of the conventional signal level conversion circuit shown in FIGS.

入力信号９（入力反転信号１０）が、ソースフォロワのトランジスタ５（トランジスタ６）のゲートに与えられると、トランジスタ５（トランジスタ６）のゲート−ソース間には、トランジスタのしきい値電圧に相当する電圧が発生する。そして、入力信号にしきい値電圧をオフセット電圧として加算した信号が、トランジスタ５（トランジスタ６）のソースに発生し、入力トランジスタ１（入力トランジスタ２）のゲートに印加される。すなわち、ソースフォロワトランジスタ５（トランジスタ６）のソースに発生する信号電圧は、オフセット電圧Ｖａで入力信号９（入力反転信号１０）をバイアスした信号になる。なお、入力信号９、入力反転信号１０の信号電圧の、ローレベルの電圧をグランド電圧と等しい０Ｖとし、ハイレベルの電圧を入力振幅電圧ＶＩＨ（＞０）とする。 When the input signal 9 (input inverted signal 10) is applied to the gate of the transistor 5 (transistor 6) of the source follower, the voltage between the gate and the source of the transistor 5 (transistor 6) corresponds to the threshold voltage of the transistor. Voltage is generated. A signal obtained by adding the threshold voltage as an offset voltage to the input signal is generated at the source of the transistor 5 (transistor 6) and applied to the gate of the input transistor 1 (input transistor 2). That is, the signal voltage generated at the source of the source follower transistor 5 (transistor 6) is a signal obtained by biasing the input signal 9 (input inverted signal 10) with the offset voltage Va. Note that the low level voltage of the signal voltage of the input signal 9 and the input inverted signal 10 is set to 0 V equal to the ground voltage, and the high level voltage is set to the input amplitude voltage VIH (> 0).

すなわち、入力信号９（入力反転信号１０）がローレベルの場合には、入力トランジスタ１（入力トランジスタ２）のゲートにはオフセット電圧Ｖａが発生し、入力信号９（入力反転信号１０）がハイレベルの場合には、入力トランジスタ１（入力トランジスタ２）のゲートには入力ハイレベル電圧にオフセット電圧を加えたＶＩＨ＋Ｖａの電圧が発生する。 That is, when the input signal 9 (input inverted signal 10) is at a low level, an offset voltage Va is generated at the gate of the input transistor 1 (input transistor 2), and the input signal 9 (input inverted signal 10) is at a high level. In this case, a voltage of VIH + Va obtained by adding an offset voltage to the input high level voltage is generated at the gate of the input transistor 1 (input transistor 2).

したがって、入力信号９がハイレベルで入力反転信号１０がローレベルの場合には、Ｎチャネル入力トランジスタ１のゲート−ソース間には、Ｖｏｎ＝Ｖａ＋ＶＩＨの電圧が印加される。そして、ゲート−ソース間に印加された電圧ＶｏｎがＮチャネル入力トランジスタ１のしきい値電圧よりも大きくなるようにオフセット電圧Ｖａを設定することにより、入力トランジスタ１をオンし、負荷トランジスタ３にドレイン電流を流して、負荷トランジスタ４をオンさせる。 Therefore, when the input signal 9 is at a high level and the input inversion signal 10 is at a low level, a voltage of Von = Va + VIH is applied between the gate and source of the N-channel input transistor 1. Then, by setting the offset voltage Va so that the voltage Von applied between the gate and the source becomes larger than the threshold voltage of the N-channel input transistor 1, the input transistor 1 is turned on and the load transistor 3 is drained. A current is passed to turn on the load transistor 4.

このとき、他方のＮチャネル入力トランジスタ２のゲート−ソース間には、Ｖｏｆｆ＝Ｖａ−ＶＩＨの電圧が印加される。そこで、ゲート−ソース間に印加された電圧ＶｏｆｆがＮチャネル入力トランジスタ２のしきい値電圧かそれより小さくなるようにオフセット電圧Ｖａを設定することにより、入力トランジスタ２をオフする。 At this time, a voltage of Voff = Va−VIH is applied between the gate and source of the other N-channel input transistor 2. Therefore, the input transistor 2 is turned off by setting the offset voltage Va so that the voltage Voff applied between the gate and the source is equal to or lower than the threshold voltage of the N-channel input transistor 2.

出力信号２１４の電圧レベルは、このとき信号レベル変換回路の電源電圧にほぼ等しい最大電圧となる。なお、出力信号２１４の応答性は、負荷トランジスタ４のオン電流と入力トランジスタ２のオフ電流との比が大きいほど高速に動作する。 At this time, the voltage level of the output signal 214 becomes a maximum voltage substantially equal to the power supply voltage of the signal level conversion circuit. Note that the response of the output signal 214 operates faster as the ratio of the on-current of the load transistor 4 to the off-current of the input transistor 2 is larger.

また、入力信号９がローレベルで入力反転信号１０がハイレベルの場合には、入力トランジスタ１のゲート−ソース間には、Ｖｏｆｆ＝Ｖａ−ＶＩＨの電圧が印加されるため、入力トランジスタ１は、オフされる。そして、負荷トランジスタ３にはドレイン電流が流れず、負荷トランジスタ４はオフされる。 When the input signal 9 is low level and the input inversion signal 10 is high level, the voltage Voff = Va−VIH is applied between the gate and the source of the input transistor 1. Turned off. Then, no drain current flows through the load transistor 3, and the load transistor 4 is turned off.

このとき、他方の入力トランジスタ２のゲート−ソース間には、Ｖｏｎ＝Ｖａ＋ＶＩＨの電圧が印加され、入力トランジスタ２はオンされる。 At this time, a voltage of Von = Va + VIH is applied between the gate and source of the other input transistor 2, and the input transistor 2 is turned on.

出力信号２１４の電圧レベルは、このとき信号レベル変換回路のグランド電圧（０Ｖ）にほぼ等しい。なお、出力信号２１４の応答性は、負荷トランジスタ４のオフ電流と入力トランジスタ２のオン電流との比が大きいほど高速に動作する。 At this time, the voltage level of the output signal 214 is substantially equal to the ground voltage (0 V) of the signal level conversion circuit. Note that the response of the output signal 214 operates faster as the ratio of the off current of the load transistor 4 to the on current of the input transistor 2 is larger.

以上のようにして、従来の信号レベル変換回路は、低信号振幅の入力信号９とその反転信号１０とを利用して、薄膜トランジスタ集積回路の電源電圧ほどの高振幅を有する出力信号２１４を生成することができる。 As described above, the conventional signal level conversion circuit uses the low signal amplitude input signal 9 and its inverted signal 10 to generate the output signal 214 having a high amplitude equivalent to the power supply voltage of the thin film transistor integrated circuit. be able to.

つまり、従来の信号レベル変換回路の信号波形の説明図である図７に示されているように、出力信号２１４は、信号波形３３５のような信号波形を有し、薄膜トランジスタ集積回路の電源電圧ＶＤＤを信号振幅としている。なお、３１は入力信号９の信号波形を示し、３２は入力反転信号１０の信号波形を示す。また、３３３は入力信号９をバイアスした信号波形を示し、３３４は入力反転信号１０をバイアス下信号波形を示す。
特開２００２−２８０８９４号公報 That is, as shown in FIG. 7 which is an explanatory diagram of the signal waveform of the conventional signal level conversion circuit, the output signal 214 has a signal waveform such as a signal waveform 335, and the power supply voltage VDD of the thin film transistor integrated circuit. Is the signal amplitude. Reference numeral 31 denotes a signal waveform of the input signal 9, and 32 denotes a signal waveform of the input inverted signal 10. Reference numeral 333 denotes a signal waveform obtained by biasing the input signal 9, and reference numeral 334 denotes a signal waveform obtained when the input inverted signal 10 is biased.
JP 2002-280894 A

図６，７に示した従来例では互いに反対極性の二相入力信号９と１０を用いてレベル変換回路を動作させている。従って、信号インターフェイスとして一対の接続端子が必要になる。必要な内部信号の数が増加するにつれて、信号インターフェイスの接続端子数が増大し、結線作業が煩雑になるとともにデバイスのコンパクトな実装が阻害されるという問題があった。 In the conventional example shown in FIGS. 6 and 7, the level conversion circuit is operated using two-phase input signals 9 and 10 having opposite polarities. Therefore, a pair of connection terminals is required as a signal interface. As the number of necessary internal signals increases, the number of connection terminals of the signal interface increases, and there is a problem that the wiring work becomes complicated and the compact mounting of the device is hindered.

このような問題を解決するため、単相入力信号のみにより動作するレベル変換回路が提案されている。その例を図８に示す。基本的には図６に示した二相入力レベル変換回路と同様の構成を有しており、対応する構成要素には対応する同じ参照符号を付して理解を容易にしている。異なる点は、ソースフォロワのトランジスタ６のゲートと入力トランジスタ１のソースに対して反転入力信号に替え、固定の直流バイアス電圧ＶＧを印加している事である。 In order to solve such a problem, a level conversion circuit that operates only with a single-phase input signal has been proposed. An example is shown in FIG. Basically, it has a configuration similar to that of the two-phase input level conversion circuit shown in FIG. 6, and corresponding components are given the same reference numerals for easy understanding. The difference is that a fixed DC bias voltage VG is applied to the gate of the source follower transistor 6 and the source of the input transistor 1 instead of the inverted input signal.

図８に示した単相入力レベル変換回路の動作を簡潔に説明する。入力信号９がハイレベルになると、入力トランジスタ１及び負荷トランジスタ４がオン状態となり、パルス増幅された出力信号２１４が立ち上がる。次に、入力信号９がローレベルになると、負荷トランジスタ４がオフ状態になるとともに、入力トランジスタ２のゲートはソースフォロワトランジスタ６の作用により固定バイアス電圧ＶＧにオフセットが印加された電位となるためオン状態となり、出力信号２１４が立ち下がる。 The operation of the single-phase input level conversion circuit shown in FIG. 8 will be briefly described. When the input signal 9 becomes high level, the input transistor 1 and the load transistor 4 are turned on, and the pulse-amplified output signal 214 rises. Next, when the input signal 9 becomes low level, the load transistor 4 is turned off, and the gate of the input transistor 2 is turned on because the source follower transistor 6 acts as a potential obtained by applying an offset to the fixed bias voltage VG. The output signal 214 falls.

つまり、上記従来の単相信号レベル変換回路の信号波形を図１０に示すように、出力信号２１４は、信号波形３４５のような信号波形を有し、薄膜トランジスタ集積回路の電源電圧ＶＤＤを信号振幅としている。なお、４１は単相入力信号９の信号波形を示している。また、３４３は入力信号９をバイアスした信号波形を示している。 That is, as shown in FIG. 10, the signal waveform of the conventional single-phase signal level conversion circuit is such that the output signal 214 has a signal waveform 345, and the power supply voltage VDD of the thin film transistor integrated circuit is used as the signal amplitude. Yes. Reference numeral 41 denotes a signal waveform of the single-phase input signal 9. Reference numeral 343 denotes a signal waveform obtained by biasing the input signal 9.

しかしながら、以上のような動作を安定して行なう為には、入力信号９のハイレベル電位や入力トランジスタ２のしきい値電圧等に基き固定バイアス電圧ＶＧを適切に設定する必要がある。 However, in order to perform the above operation stably, it is necessary to appropriately set the fixed bias voltage VG based on the high level potential of the input signal 9, the threshold voltage of the input transistor 2, and the like.

固定バイアス電圧ＶＧの設定が不適切な場合、例えば固定バイアス電圧ＶＧが入力信号９のハイレベル電位に近い場合には、入力信号９がハイレベルである時において、また固定バイアス電圧ＶＧが入力信号９のローレベル電位に近い場合には、入力信号９がローレベルである時において、入力トランジスタ１と入力トランジスタ２のゲート電位はともに同電位となり、出力２１４の電位が不定になるか、あるいは電源電位ＶＤＤとＧＮＤ電位の中間レベルとなるといった誤動作が懸念されるという課題があった。 When the setting of the fixed bias voltage VG is inappropriate, for example, when the fixed bias voltage VG is close to the high level potential of the input signal 9, when the input signal 9 is at the high level, the fixed bias voltage VG is also input to the input signal 9. When the input signal 9 is at a low level, the gate potentials of the input transistor 1 and the input transistor 2 are both the same potential, and the potential of the output 214 becomes indefinite, There has been a problem that there is a concern of malfunction such as an intermediate level between the potential VDD and the GND potential.

特に、回路動作中の電源電圧変動などにより入力信号９のハイレベル電位が変動する場合などにおいては、動作上の信頼性低下が懸念された。 In particular, when the high-level potential of the input signal 9 fluctuates due to fluctuations in the power supply voltage during circuit operation, there is a concern that the operational reliability may be reduced.

また、半導体製造工程上のばらつきなどにより、レベル変換回路を構成するＰチャネルトランジスタのしきい値特性とＮチャネルトランジスタのしきい値特性に偏りが生じた場合、例えばＰチャネルトランジスタが深いしきい値特性をもち、同時にＮチャネルトランジスタが浅いしきい値特性をもつ場合においては、ソースフォロワトランジスタ５，６のオフセットバイアス電圧が大きくなると同時に入力トランジスタ１，２はわずかな電位差でオン状態になるため上記のような誤動作が発生しやすいという問題があった。 Further, when deviation occurs in the threshold characteristics of the P-channel transistor and the N-channel transistor constituting the level conversion circuit due to variations in the semiconductor manufacturing process, for example, the P-channel transistor has a deep threshold value. In the case where the N channel transistor has a shallow threshold characteristic at the same time, the offset bias voltage of the source follower transistors 5 and 6 is increased and the input transistors 1 and 2 are turned on with a slight potential difference. There is a problem that malfunctions such as are likely to occur.

以上のようなレベル変換動作の誤動作の懸念を鑑みて、図９に示されるような補助トランジスタを追加したレベル変換回路の構成が提案されている。 In view of the concern about the malfunction of the level conversion operation as described above, a configuration of a level conversion circuit to which an auxiliary transistor as shown in FIG. 9 is added has been proposed.

図９において、１５と１６が新たに追加した補助トランジスタであり、その他の構成は図８と同じであり、同じ構成要素には同じ符号を付している。入力信号の論理レベル状態に応じて、補助トランジスタ１５，１６は入力トランジスタ１および２のゲート電位を適切に確定し、入力トランジスタ１がオン状態の時は入力トランジスタ２をオフ状態に、入力トランジスタ２がオン状態の時は入力トランジスタ１をオフ状態にすることで出力２１４の誤動作を防止している。 In FIG. 9, 15 and 16 are newly added auxiliary transistors, the other configurations are the same as those in FIG. 8, and the same components are denoted by the same reference numerals. The auxiliary transistors 15 and 16 appropriately determine the gate potentials of the input transistors 1 and 2 according to the logic level state of the input signal. When the input transistor 1 is in the on state, the input transistor 2 is in the off state. When is turned on, the input transistor 1 is turned off to prevent the output 214 from malfunctioning.

しかしながら、図９の構成は、動作信頼性が確保される一方で、出力２１４のディレイが大きく、充電能力が低下するという問題がある。 However, the configuration of FIG. 9 has a problem that the operational reliability is ensured, but the delay of the output 214 is large and the charging capability is lowered.

例えば、入力信号９がハイレベルの場合について考える。この場合、補助トランジスタ１５の漏れ電流の存在によってソースフォロワトランジスタ５のオフセットバイアス印加作用を十分に得ることができない。したがって、入力トランジスタ１のゲート電位をＶＩＨ＋Ｖａに上昇させることができず、入力トランジスタ１のオン電流を大きくすることができないために、負荷トランジスタ４を十分にオン状態にできず、出力２１４をレベル変換後のハイレベル電位（ＶＤＤ）に高速に充電することができない。 For example, consider the case where the input signal 9 is at a high level. In this case, the offset bias application action of the source follower transistor 5 cannot be sufficiently obtained due to the presence of the leakage current of the auxiliary transistor 15. Therefore, the gate potential of the input transistor 1 cannot be raised to VIH + Va, and the on-current of the input transistor 1 cannot be increased. Therefore, the load transistor 4 cannot be sufficiently turned on, and the output 214 is level-converted. The subsequent high level potential (VDD) cannot be charged at high speed.

特に、液晶表示装置を大画面化すると信号配線の負荷容量が大きくなるが、図９のレベル変換回路では出力波形の鈍りが大きくなり、回路の応答が遅くなる。また、液晶表示装置の表示容量が増えると走査線の本数が多くなり、また走査時間も短くなることから、ディレイの大きい信号波形では、十分な駆動を行うことができない。このように、充電能力が低く、ディレイが大きいレベル変換回路では、液晶表示装置の大画面化および表示容量の増大に対応できないという問題があった。 In particular, when the liquid crystal display device has a large screen, the load capacity of the signal wiring increases. However, in the level conversion circuit of FIG. 9, the output waveform becomes dull and the response of the circuit becomes slow. Further, when the display capacity of the liquid crystal display device is increased, the number of scanning lines is increased and the scanning time is shortened. Therefore, sufficient driving cannot be performed with a signal waveform having a large delay. As described above, the level conversion circuit having a low charging capability and a large delay has a problem that it cannot cope with an increase in screen size and an increase in display capacity of the liquid crystal display device.

以上のような理由から、高速応答が求められる信号については、単相レベル変換回路を適用することができず、反転信号と非反転信号の二相信号を用いたレベル変換回路が必要とされ、信号線数の増加および部材費用や実装に関わるコストの増大を招くこととなっていた。 For the reasons described above, a single-phase level conversion circuit cannot be applied to a signal that requires a high-speed response, and a level conversion circuit that uses a two-phase signal of an inverted signal and a non-inverted signal is required. This has led to an increase in the number of signal lines and an increase in member costs and mounting costs.

また、図９の構成は、図８の構成に比べて回路規模が増大するという問題がある。特に、画素を駆動するスイッチング素子を形成する同一のプロセスを用いて、液晶表示装置の駆動回路を同一ガラス基板上に形成する場合においては、十分な集積面積を確保するために表示部周辺の額縁を大きくしなければならないという問題があった。 Further, the configuration of FIG. 9 has a problem that the circuit scale increases compared to the configuration of FIG. In particular, when a driving circuit of a liquid crystal display device is formed on the same glass substrate using the same process for forming a switching element for driving a pixel, a frame around the display portion is provided to ensure a sufficient integration area. There was a problem that had to be increased.

本発明は、上記に鑑みてなされたもので、その目的とするところは、電源電圧の変動に対する動作信頼性が高く、高速応答特性を有し、低消費電力で単相入力信号により動作する信号レベル変換回路および該回路を用いた液晶表示装置を提供することにある。 The present invention has been made in view of the above, and an object of the present invention is to provide a signal that has high operational reliability with respect to fluctuations in power supply voltage, has high-speed response characteristics, and operates with a single-phase input signal with low power consumption. A level conversion circuit and a liquid crystal display device using the circuit are provided.

請求項１記載の本発明の信号レベル変換回路は、低信号振幅の入力信号を高信号振幅の出力信号に変換するための第１および第２の入力トランジスタを有する信号レベル変換手段と、第１の電流源に直列に接続され、前記入力信号に所定のオフセット電圧を加えて前記第１の入力トランジスタのゲートに印加する第１のオフセット手段と、第２の電流源に直列に接続され、所定のバイアス電圧に所定のオフセット電圧を加えて前記第２の入力トランジスタのゲートに印加する第２のオフセット手段とを有し、前記第１および第２の入力トランジスタと前記第１および第２のオフセット手段は同じ製造プロセスで形成される同極性チャネルのトランジスタで構成されることを要旨とする。 The signal level conversion circuit according to the first aspect of the present invention includes signal level conversion means having first and second input transistors for converting an input signal having a low signal amplitude into an output signal having a high signal amplitude, A first offset means for applying a predetermined offset voltage to the input signal and applying it to the gate of the first input transistor; and a second current source connected in series. Second offset means for applying a predetermined offset voltage to the bias voltage of the second input transistor and applying the offset voltage to the gate of the second input transistor, and the first and second input transistors and the first and second offsets The gist is that the means is composed of transistors of the same polarity channel formed by the same manufacturing process.

請求項２記載の本発明の信号レベル変換回路は、前記第１の入力トランジスタが、ソースに前記所定のバイアス電圧を印加され、前記第２の入力トランジスタが、ソースに前記入力信号を印加されることを要旨とする。 According to a second aspect of the present invention, in the signal level conversion circuit according to the present invention, the first input transistor is applied with the predetermined bias voltage to the source, and the second input transistor is applied with the input signal to the source. This is the gist.

請求項３記載の本発明の信号レベル変換回路は、前記信号レベル変換手段が、カレントミラー回路で構成されることを要旨とする。。 A signal level conversion circuit according to a third aspect of the present invention is characterized in that the signal level conversion means is constituted by a current mirror circuit. .

請求項４記載の本発明の信号レベル変換回路は、前記信号レベル変換手段が、フリップフロップ回路で構成されることを要旨とする。 A signal level conversion circuit according to a fourth aspect of the present invention is characterized in that the signal level conversion means is constituted by a flip-flop circuit.

請求項５記載の本発明の信号レベル変換回路は、前記入力信号の高レベル電圧の変動に追従して入力信号の高レベル電位と低レベル電位の中間電位に前記所定のバイアス電圧を設定するバイアス電圧設定手段を有することを要旨とする。 The signal level conversion circuit of the present invention according to claim 5, wherein the bias for setting the predetermined bias voltage to an intermediate potential between the high level potential and the low level potential of the input signal following the fluctuation of the high level voltage of the input signal. The gist is to have voltage setting means.

請求項６記載の本発明の信号レベル変換回路では、前記第１のトランジスタは、Ｎチャネルトランジスタであって、ソースに前記所定のバイアス電圧を印加され、ドレインが第１の負荷トランジスタを介して電源に接続され、前記第２のトランジスタは、Ｎチャネルトランジスタであって、ソースに前記入力信号が印加され、ドレインが第２の負荷トランジスタを介して電源に接続され、該第２の負荷トランジスタのゲートに前記第１のトランジスタのドレインが接続され、前記第１のオフセット手段は、ゲートがドレインに接続されたＮチャネルトランジスタを有し、該Ｎチャネルトランジスタのソースに前記入力信号が印加され、ドレインが前記第１の電流源を介して電源に接続され、前記第２のオフセット手段は、ゲートがドレインに接続されたＮチャネルトランジスタを有し、該Ｎチャネルトランジスタのソースに前記所定のバイアス電圧が印加され、ドレインが前記第１の電流源を介して電源に接続されることを要旨とする。 7. The signal level conversion circuit according to claim 6, wherein the first transistor is an N-channel transistor, the predetermined bias voltage is applied to a source, and a drain is supplied via a first load transistor. The second transistor is an N-channel transistor, the input signal is applied to the source, the drain is connected to the power supply via the second load transistor, and the gate of the second load transistor The drain of the first transistor is connected to the first channel, and the first offset means includes an N-channel transistor having a gate connected to the drain, the input signal is applied to the source of the N-channel transistor, The second offset means is connected to a power source via the first current source, and the gate is connected to the drain. Has a connection has been N-channel transistors, the N to channel the source of the transistor the predetermined bias voltage is applied, and summarized in that a drain connected to a power source through the first current source.

請求項７記載の本発明の信号レベル変換回路では、前記第１および第２の電流源は、ゲートがグランドに接続され、ソースが電源に接続されたＰチャネルの電流源トランジスタで構成されることを要旨とする。 8. The signal level conversion circuit according to claim 7, wherein each of the first and second current sources includes a P-channel current source transistor having a gate connected to the ground and a source connected to a power source. Is the gist.

請求項８記載の本発明の液晶表示装置は、請求項１乃至７のいずれか１項に記載の信号レベル変換回路を用いたことを要旨とする。 A liquid crystal display device according to an eighth aspect of the present invention is characterized by using the signal level conversion circuit according to any one of the first to seventh aspects.

本発明によれば、信号レベル変換手段を構成する第１および第２の入力トランジスタと第１および第２のオフセット手段を同じ製造プロセスで形成される同極性チャネルのトランジスタで構成しているので、トランジスタの特性変動および電源電圧の変動に対しても動作信頼性が高く、高速応答特性を有する信号レベル変換回路を提供することができる。 According to the present invention, the first and second input transistors constituting the signal level converting means and the first and second offset means are constituted by transistors of the same polarity channel formed by the same manufacturing process. It is possible to provide a signal level conversion circuit having high operation reliability with respect to transistor characteristic fluctuations and power supply voltage fluctuations and having high-speed response characteristics.

本発明によれば、入力信号の高レベル電圧の変動に追従して入力信号の高レベル電位と低レベル電位の中間電位に所定のバイアス電圧を設定するので、例えば従来のようにバイアス電圧が入力信号の高レベル電位に近い場合には入力信号が高レベルである時において、またバイアス電圧が入力信号の低レベル電位に近い場合には入力信号が低レベルである時において、両入力トランジスタのゲート電位がともに同電位となり、出力信号の電位が不安定になったり、または電源電圧とグランド電位の中間レベルになるといった誤動作を防止でき、高い動作信頼性を確保することができる。 According to the present invention, the predetermined bias voltage is set to the intermediate potential between the high level potential and the low level potential of the input signal following the fluctuation of the high level voltage of the input signal. The gates of both input transistors when the input signal is high when the signal is close to the high level potential, and when the input signal is low when the bias voltage is close to the low level potential of the input signal. Since both potentials are the same, the malfunction of the output signal potential becoming unstable or an intermediate level between the power supply voltage and the ground potential can be prevented, and high operational reliability can be ensured.

本発明によれば、請求項１乃至７のいずれか１項に記載の信号レベル変換回路を用いて液晶表示装置を構成するので、入力反転信号線が不要で信号線の数を低減することができ、補助トランジスタも不要で部品数が少なく、部品および実装に関わる価格を低減でき、更に表示部周辺の額縁を低減でき、高信頼性および高速応答特性を有する液晶表示装置を提供できる。 According to the present invention, since the liquid crystal display device is configured by using the signal level conversion circuit according to any one of claims 1 to 7, an input inversion signal line is unnecessary and the number of signal lines can be reduced. In addition, an auxiliary transistor is unnecessary, the number of components is small, the price related to components and mounting can be reduced, the frame around the display portion can be reduced, and a liquid crystal display device having high reliability and high-speed response characteristics can be provided.

本発明によれば、液晶表示装置とコントローラとの間の制御信号インタフェースの配線数を減少することができ、かつ液晶表示装置への供給は低信号振幅でよいことから、従来の構成に比べて不要輻射ノイズの低減した液晶表示装置を実現することができる。 According to the present invention, the number of control signal interface wirings between the liquid crystal display device and the controller can be reduced, and the supply to the liquid crystal display device may have a low signal amplitude. A liquid crystal display device with reduced unnecessary radiation noise can be realized.

以下、図面を用いて、本発明を実施するための最良の形態（以下、実施形態と称する）を説明する。 Hereinafter, the best mode for carrying out the present invention (hereinafter referred to as an embodiment) will be described with reference to the drawings.

図１は、本発明の一実施形態に係わる信号レベル変換回路の構成を示す回路図である。図１に示す本実施形態の信号レベル変換回路は、例えばコントローラなどから供給される例えば３〜５Ｖ程度の低レベル制御信号である入力信号９を例えば９Ｖ程度の高レベルの出力信号１４として出力するものであり、低レベルの入力信号９を高レベルの出力信号１４に変換するための信号レベル変換手段を構成するＮチャネル薄膜トランジスタからなる第１および第２の入力トランジスタ１および２を有することは図５，６に示した従来の回路と同じであるが、第１の入力トランジスタ１のソースに所定のバイアス電圧（ＶＲＥＦ）１９が印加されていることが異なる。なお、第２の入力トランジスタ２のソースには入力信号９が印加されている。 FIG. 1 is a circuit diagram showing a configuration of a signal level conversion circuit according to an embodiment of the present invention. The signal level conversion circuit of this embodiment shown in FIG. 1 outputs an input signal 9 that is a low level control signal of, for example, about 3 to 5 V supplied from a controller or the like as a high level output signal 14 of, for example, about 9 V. The first and second input transistors 1 and 2 comprising N-channel thin film transistors constituting signal level conversion means for converting the low level input signal 9 into the high level output signal 14 are shown in FIG. 5 and 6, except that a predetermined bias voltage (VREF) 19 is applied to the source of the first input transistor 1. An input signal 9 is applied to the source of the second input transistor 2.

また、第１および第２の入力トランジスタ１および２は、各々ドレインがＰチャネル薄膜トランジスタからなる負荷トランジスタ３および４を介して電源Ｖｄｄに接続され、また両負荷トランジスタ３および４のゲートは、互いに接続されるとともに、第１の入力トランジスタ１のドレインに接続されていることも図５，６に示した従来の回路と同じである。 The first and second input transistors 1 and 2 have their drains connected to the power supply Vdd via load transistors 3 and 4 each made of a P-channel thin film transistor, and the gates of both load transistors 3 and 4 are connected to each other. In addition, it is the same as the conventional circuit shown in FIGS. 5 and 6 that it is connected to the drain of the first input transistor 1.

第１の入力トランジスタ１のゲートには、第１のオフセット手段を構成するＮチャネルトランジスタ１７のドレインが接続され、該ドレインは同トランジスタのゲートに接続されるとともに第１の電流源７ａを介して電源Ｖｄｄに接続され、更にソースには入力信号９が印加され、これにより該Ｎチャネルトランジスタ１７のソースに入力信号９が印加されると、Ｎチャネルトランジスタ１７のソースとゲート間には該トランジスタのしきい値電圧に相当する電圧が発生し、入力信号９に該しきい値電圧をオフセット電圧として加算した電圧信号がＮチャネルトランジスタ１７のドレインに発生し、第１の入力トランジスタ１のゲートに印加される。 The drain of the N-channel transistor 17 constituting the first offset means is connected to the gate of the first input transistor 1, and the drain is connected to the gate of the transistor and via the first current source 7a. When the input signal 9 is applied to the source of the N-channel transistor 17 by being connected to the power source Vdd and further to the source, the input signal 9 is applied between the source and the gate of the N-channel transistor 17. A voltage corresponding to the threshold voltage is generated, and a voltage signal obtained by adding the threshold voltage to the input signal 9 as an offset voltage is generated at the drain of the N-channel transistor 17 and applied to the gate of the first input transistor 1. Is done.

同様に、第２の入力トランジスタ２のゲートには、第２のオフセット手段を構成するＮチャネルトランジスタ１８のドレインが接続され、該ドレインは同トランジスタのゲートに接続されるとともに第１の電流源７ａを介して電源Ｖｄｄに接続され、更にソースにはバイアス電圧１９が印加され、これによりＮチャネルトランジスタ１８のソースとゲート間には該トランジスタのしきい値電圧に相当する電圧が発生し、バイアス電圧１９に該しきい値電圧をオフセット電圧として加算した電圧信号がＮチャネルトランジスタ１８のドレインに発生し、第２の入力トランジスタ２のゲートに印加される。 Similarly, the drain of the N-channel transistor 18 constituting the second offset means is connected to the gate of the second input transistor 2, and the drain is connected to the gate of the transistor and the first current source 7a. And a bias voltage 19 is applied to the source, whereby a voltage corresponding to the threshold voltage of the N-channel transistor 18 is generated between the source and gate of the N-channel transistor 18, and the bias voltage A voltage signal obtained by adding the threshold voltage to 19 as an offset voltage is generated at the drain of the N-channel transistor 18 and applied to the gate of the second input transistor 2.

上述したように、本実施形態では、第１、第２のオフセット手段を構成するトランジスタとして、Ｎチャネルトランジスタ１７，１８を使用している点が従来のソースフォロワを構成しているＰチャネルトランジスタ５，６と異なるものである。 As described above, in this embodiment, the P-channel transistor 5 constituting the conventional source follower is that the N-channel transistors 17 and 18 are used as the transistors constituting the first and second offset means. , 6 is different.

このように本実施形態の信号レベル変換回路においては、オフセット手段を構成するトランジスタ１７，１８をＮチャネルとして、第１、第２の入力トランジスタ１，２と同じＮチャネルとするとともに、第１、第２の入力トランジスタ１，２およびオフセット手段を構成するＮチャネルトランジスタ１７，１８を同じ製造プロセスで形成し、これによりプロセスのばらつきによるトランジスタの特性の変動の影響を信号レベル変換回路が受けないようにしている。 As described above, in the signal level conversion circuit according to the present embodiment, the transistors 17 and 18 constituting the offset means are set as the N channel, and the same N channel as the first and second input transistors 1 and 2 is used. The second input transistors 1 and 2 and the N-channel transistors 17 and 18 constituting the offset means are formed by the same manufacturing process, so that the signal level conversion circuit is not affected by the variation in transistor characteristics due to process variations. I have to.

なお、電流源７ａおよび８ａは、例えば図６に示すようにゲートをグランドに接続し、ソースを電源Ｖｄｄに接続したＰチャネルトランジスタからなる電流源トランジスタで構成してもよいし、またはカレントミラー回路で構成してもよい。 Note that the current sources 7a and 8a may be configured by a current source transistor including a P-channel transistor having a gate connected to the ground and a source connected to the power source Vdd, as shown in FIG. 6, or a current mirror circuit. You may comprise.

次に、以上のように構成される本実施形態の中の動作について説明する。なお、この説明において、入力信号９の低レベル電圧をグランド電圧とほぼ等しい０Ｖとし、高レベル電圧を入力振幅電圧ＶＩＨとし、また定常的に出力されているバイアス電圧１９をＶＲＥＦとし、前記オフセット電圧をＶａとする。 Next, the operation in the present embodiment configured as described above will be described. In this description, the low level voltage of the input signal 9 is set to 0 V which is substantially equal to the ground voltage, the high level voltage is set to the input amplitude voltage VIH, the bias voltage 19 which is constantly output is set to VREF, and the offset voltage Is Va.

図１の信号レベル変換回路において、まず高レベルの入力信号９がＮチャネルトランジスタ１７のソースおよび第２の入力トランジスタ２のソースに印加されると、Ｎチャネルトランジスタ１７のソースとゲート間には該ドレインのしきい値電圧に相当する電圧が発生し、入力信号９の高レベル電圧ＶＩＨにしきい値電圧をオフセット電圧Ｖａとして加算した電圧（ＶＩＨ＋Ｖａ）がＮチャネルトランジスタ１７のドレインに発生し、第１の入力トランジスタ１のゲートに印加される。 In the signal level conversion circuit of FIG. 1, when a high level input signal 9 is first applied to the source of the N-channel transistor 17 and the source of the second input transistor 2, the N-channel transistor 17 is not connected between the source and gate. A voltage corresponding to the threshold voltage of the drain is generated, and a voltage (VIH + Va) obtained by adding the threshold voltage to the high level voltage VIH of the input signal 9 as the offset voltage Va is generated at the drain of the N-channel transistor 17, and the first Is applied to the gate of the input transistor 1.

この時、第１の入力トランジスタ１のソースにはバイアス電圧１９の電圧ＶＲＥＦが印加されているので、第１の入力トランジスタ１のソースとゲート間に印加される電圧Ｖｏｎは、
Ｖｏｎ＝ＶＩＨ＋Ｖａ−ＶＲＥＦ
となる。従って、ここで、電圧Ｖｏｎが第１の入力トランジスタ１のしきい値電圧よりも大きくなるようにバイアス電圧１９の電圧ＶＲＥＦを設定することにより、第１の入力トランジスタ１は、オンとなり、負荷トランジスタ３にドレイン電流が流れ、負荷トランジスタ４がオンとなる。 At this time, since the voltage VREF of the bias voltage 19 is applied to the source of the first input transistor 1, the voltage Von applied between the source and gate of the first input transistor 1 is
Von = VIH + Va-VREF
It becomes. Accordingly, here, by setting the voltage VREF of the bias voltage 19 so that the voltage Von is larger than the threshold voltage of the first input transistor 1, the first input transistor 1 is turned on, and the load transistor 3, a drain current flows, and the load transistor 4 is turned on.

一方、バイアス電圧１９をソースに印加されているＮチャネルトランジスタ１８のドレインには、上述したように、バイアス電圧１９の電圧ＶＲＥＦに該しきい値電圧をオフセット電圧Ｖａとして加算した電圧信号（ＶＲＥＦ＋Ｖａ）が発生し、第２の入力トランジスタ２のゲートに印加されているが、第２の入力トランジスタ２のソースには高レベルの入力信号９の電圧ＶＩＨが印加されているので、第２の入力トランジスタ２のゲートとソース間に印加される電圧Ｖｏｆｆは、
Ｖｏｆｆ＝ＶＲＥＦ＋Ｖａ−ＶＩＨ
となる。 On the other hand, as described above, a voltage signal (VREF + Va) obtained by adding the threshold voltage as the offset voltage Va to the voltage VREF of the bias voltage 19 is applied to the drain of the N-channel transistor 18 to which the bias voltage 19 is applied to the source. Is generated and applied to the gate of the second input transistor 2, but since the voltage VIH of the high-level input signal 9 is applied to the source of the second input transistor 2, the second input transistor 2 The voltage Voff applied between the gate and source of
Voff = VREF + Va-VIH
It becomes.

従って、ここで、電圧Ｖｏｆｆが第２の入力トランジスタ２のしきい値電圧よりも小さくなるようにバイアス電圧１９の電圧ＶＲＥＦを設定することにより、第２の入力トランジスタ２は、オフとなる。 Therefore, here, by setting the voltage VREF of the bias voltage 19 so that the voltage Voff becomes smaller than the threshold voltage of the second input transistor 2, the second input transistor 2 is turned off.

すなわち、前記電圧Ｖｏｎが第１の入力トランジスタ１のしきい値電圧よりも大きくなるようにバイアス電圧１９の電圧ＶＲＥＦを設定するとともに、電圧Ｖｏｆｆが第２の入力トランジスタ２のしきい値電圧よりも小さくなるようにバイアス電圧１９の電圧ＶＲＥＦを設定することにより、図１に示す信号レベル変換回路に高レベルの入力信号９が印加されると、第１の入力トランジスタ１がオンとなって、負荷トランジスタ３に電流が流れ、負荷トランジスタ４がオンとなると同時に、第２の入力トランジスタ２がオフとなり、これにより第２の入力トランジスタ２のドレインの電圧は、オンとなった負荷トランジスタ４を介した電源Ｖｄｄの電圧にほぼ等しい最大電圧となり、この最大電圧が出力信号１４として出力される。 That is, the voltage VREF of the bias voltage 19 is set so that the voltage Von is higher than the threshold voltage of the first input transistor 1, and the voltage Voff is higher than the threshold voltage of the second input transistor 2. By setting the voltage VREF of the bias voltage 19 to be small, when the high-level input signal 9 is applied to the signal level conversion circuit shown in FIG. 1, the first input transistor 1 is turned on, and the load A current flows through the transistor 3 and the load transistor 4 is turned on. At the same time, the second input transistor 2 is turned off, so that the drain voltage of the second input transistor 2 passes through the load transistor 4 that is turned on. The maximum voltage is approximately equal to the voltage of the power supply Vdd, and this maximum voltage is output as the output signal 14.

すなわち、図１０に示す信号波形図を参照すると、本実施形態において、出力信号１４は、符号３４５で示すように薄膜トランジスタ集積回路の電源Ｖｄｄの電圧ＶＤＤを振幅とする出力信号となる。なお、入力信号９の高レベル電圧ＶＩＨは、符号４１で示すような信号波形となり、この入力信号９の高レベル電圧ＶＩＨに対してオフセット電圧Ｖａを印加した電圧の信号波形は、符号３４３で示すようになる。 That is, referring to the signal waveform diagram shown in FIG. 10, in this embodiment, the output signal 14 is an output signal whose amplitude is the voltage VDD of the power supply Vdd of the thin film transistor integrated circuit as indicated by reference numeral 345. The high level voltage VIH of the input signal 9 has a signal waveform as indicated by reference numeral 41. The signal waveform of the voltage obtained by applying the offset voltage Va to the high level voltage VIH of the input signal 9 is indicated by reference numeral 343. It becomes like this.

なお、出力信号１４の応答性は、負荷トランジスタ４のオン電流と第２の入力トランジスタ２のオフ電流との比によって決まる。ところで、従来の例えば図６に示すような回路構成では、プロセスばらつきによるトランジスタ特性の変動によっては、第２の入力トランジスタ２のオフ電流を十分に小さくすることができず、オン電流とオフ電流の比を大きくできない場合があったが、図１に示す本発明では、上述したように、第１、第２の入力トランジスタ１，２とオフセット手段を構成するＮチャネルトランジスタ１７，１８を同じ製造プロセスで形成できる同極性のＮチャネルのトランジスタで構成することにより、入力トランジスタ１，２のしきい値が小さい場合には、オフセット手段を構成するＮチャネルトランジスタ１７，１８のしきい値も同様に小さくなるため、オフセットバイアスが自動的に抑制され、これにより第２の入力トランジスタ２を適切にオフ状態にすることができる。この結果、プロセス変動に対する出力信号１４の応答性は、従来の信号レベル変換回路に比較して良くなり、高速な動作を実現することができる。 The responsiveness of the output signal 14 is determined by the ratio between the on-current of the load transistor 4 and the off-current of the second input transistor 2. By the way, in the conventional circuit configuration as shown in FIG. 6, for example, the off current of the second input transistor 2 cannot be made sufficiently small due to variations in transistor characteristics due to process variations. In some cases, the ratio cannot be increased. However, in the present invention shown in FIG. 1, as described above, the first and second input transistors 1 and 2 and the N-channel transistors 17 and 18 constituting the offset means are manufactured in the same manufacturing process. If the threshold values of the input transistors 1 and 2 are small, the threshold values of the N-channel transistors 17 and 18 constituting the offset means are similarly small. Therefore, the offset bias is automatically suppressed, thereby appropriately turning off the second input transistor 2 It is possible to state. As a result, the responsiveness of the output signal 14 with respect to process variations is better than that of the conventional signal level conversion circuit, and high-speed operation can be realized.

次に、低レベルの入力信号９が入力された場合には、第１の入力トランジスタ１のゲートとソース間に印加される電圧Ｖｏｆｆは、
Ｖｏｆｆ＝Ｖａ−ＶＲＥＦ
となり、これにより第１の入力トランジスタ１はオフとなり、負荷トランジスタ３にはドレイン電流が流れず、負荷トランジスタ４はオフとなる。この時、第２の入力トランジスタ２のゲートとソース間に印加される電圧Ｖｏｎは、
Ｖｏｎ＝ＶＲＥＦ＋Ｖａ−０
となるため、第２の入力トランジスタ２は、オンとなる。第２の入力トランジスタ２のドレインからの出力信号１４は、信号レベル変換回路のグランド電圧にほぼ等しい０Ｖの電圧となる。 Next, when the low-level input signal 9 is input, the voltage Voff applied between the gate and the source of the first input transistor 1 is
Voff = Va-VREF
Thus, the first input transistor 1 is turned off, no drain current flows through the load transistor 3, and the load transistor 4 is turned off. At this time, the voltage Von applied between the gate and source of the second input transistor 2 is
Von = VREF + Va-0
Therefore, the second input transistor 2 is turned on. The output signal 14 from the drain of the second input transistor 2 becomes a voltage of 0V which is substantially equal to the ground voltage of the signal level conversion circuit.

すなわち、電圧Ｖｏｎ（＝ＶＲＥＦ＋Ｖａ−０）が第２の入力トランジスタ２のしきい値電圧よりも大きくなるようにバイアス電圧１９の電圧ＶＲＥＦを設定するとともに、電圧Ｖｏｆｆ（＝Ｖａ−ＶＲＥＦ）が第１の入力トランジスタ１のしきい値電圧よりも小さくなるようにバイアス電圧１９の電圧ＶＲＥＦを設定することにより、低レベルの入力信号９が印加されると、第１の入力トランジスタ１がオフとなって、負荷トランジスタ３に電流が流れず、負荷トランジスタ４がオフとなると同時に、第２の入力トランジスタ２がオンとなり、これにより第２の入力トランジスタ２のドレインの電位は、グランド電圧にほぼ等しい０Ｖとなり、この０Ｖの電圧が出力信号１４として出力される。 That is, the voltage VREF of the bias voltage 19 is set so that the voltage Von (= VREF + Va-0) is larger than the threshold voltage of the second input transistor 2, and the voltage Voff (= Va-VREF) is the first voltage. By setting the voltage VREF of the bias voltage 19 to be smaller than the threshold voltage of the input transistor 1, the first input transistor 1 is turned off when the low level input signal 9 is applied. The current does not flow through the load transistor 3 and the load transistor 4 is turned off. At the same time, the second input transistor 2 is turned on. As a result, the potential of the drain of the second input transistor 2 becomes 0 V substantially equal to the ground voltage. The voltage of 0V is output as the output signal 14.

なお、この場合の出力信号１４の応答性は、負荷トランジスタ４のオフ電流と第２の入力トランジスタ２のオン電流の比によって決まる。この場合においても、上述したと同様に、従来の回路構成では、プロセスばらつきによるトランジスタ特性の変動によっては、第２の入力トランジスタ２のオン電流を十分に大きくすることができず、オン電流とオフ電流の比を大きくできない場合があったが、本発明では、上述したように、第１，第２の入力トランジスタ１，２とオフセット手段を構成するＮチャネルトランジスタ１７，１８を同じ製造プロセスで形成できる同極性のＮチャネルのトランジスタで構成することにより、入力トランジスタ１，２のしきい値が大きい場合においても、オフセット手段を構成するＮチャネルトランジスタ１７，１８のしきい値も同様に大きくなるため、オフセットバイアスを自動的に大きくすることができ、これにより第２の入力トランジスタ２を十分にオン状態にすることができる。この結果、出力信号１４が低レベル出力になる場合においても、高レベル出力の場合と同様に、プロセス変動に対する出力信号１４の応答性は、従来の信号レベル変換回路に比較して良くなり、高速な動作を実現することができる。 In this case, the response of the output signal 14 is determined by the ratio of the off current of the load transistor 4 and the on current of the second input transistor 2. Also in this case, as described above, in the conventional circuit configuration, the on-current of the second input transistor 2 cannot be sufficiently increased due to the variation in transistor characteristics due to process variations, and the on-current and off-state In some cases, the current ratio cannot be increased. However, in the present invention, as described above, the first and second input transistors 1 and 2 and the N-channel transistors 17 and 18 constituting the offset means are formed by the same manufacturing process. By configuring the N-channel transistors with the same polarity as possible, even when the threshold values of the input transistors 1 and 2 are large, the threshold values of the N-channel transistors 17 and 18 constituting the offset means are also increased. The offset bias can be automatically increased, thereby allowing the second input transistor The can be sufficiently turned on. As a result, even when the output signal 14 becomes a low level output, the responsiveness of the output signal 14 to the process variation is better than that of the conventional signal level conversion circuit, as in the case of the high level output. Can be realized.

次に、バイアス電圧１９の電圧ＶＲＥＦの設定方法について説明する。 Next, a method for setting the voltage VREF of the bias voltage 19 will be described.

このバイアス電圧１９の設定は、上述したように、入力信号９が高レベルの場合には、電圧Ｖｏｎ（＝ＶＩＨ＋Ｖａ−ＶＲＥＦ）が第１の入力トランジスタ１のしきい値電圧よりも大きくなるようにバイアス電圧１９の電圧ＶＲＥＦを設定し、電圧Ｖｏｆｆ（＝ＶＲＥＦ＋Ｖａ−ＶＩＨ）が第２の入力トランジスタ２のしきい値電圧よりも小さくなるようにバイアス電圧１９の電圧ＶＲＥＦを設定し、また入力信号９が低レベルの場合には、電圧Ｖｏｎ（＝ＶＲＥＦ＋Ｖａ−０）が第２の入力トランジスタ２のしきい値電圧よりも大きくなるようにバイアス電圧１９の電圧ＶＲＥＦを設定し、電圧Ｖｏｆｆ（＝Ｖａ−ＶＲＥＦ）が第１の入力トランジスタ１のしきい値電圧よりも小さくなるようにバイアス電圧１９の電圧ＶＲＥＦを設定すればよいものである。 As described above, the bias voltage 19 is set so that the voltage Von (= VIH + Va−VREF) is larger than the threshold voltage of the first input transistor 1 when the input signal 9 is at a high level. The voltage VREF of the bias voltage 19 is set, the voltage VREF of the bias voltage 19 is set so that the voltage Voff (= VREF + Va−VIH) is smaller than the threshold voltage of the second input transistor 2, and the input signal 9 Is low, the voltage VREF of the bias voltage 19 is set so that the voltage Von (= VREF + Va-0) is larger than the threshold voltage of the second input transistor 2, and the voltage Voff (= Va- The voltage VREF of the bias voltage 19 is set so that (VREF) becomes smaller than the threshold voltage of the first input transistor 1. It is a good thing.

従って、上記を整理すると、次式のようになる。 Therefore, to summarize the above, the following equation is obtained.

Ｖｏｎ＝ＶＩＨ＋Ｖａ−ＶＲＥＦ＞Ｖｔ
Ｖｏｆｆ＝ＶＲＥＦ＋Ｖａ−ＶＩＨ＜Ｖｔ
Ｖｏｎ＝ＶＲＥＦ＋Ｖａ−０＞Ｖｔ
Ｖｏｆｆ＝Ｖａ−ＶＲＥＦ＜Ｖｔ
ここで、第１、第２の入力トランジスタ１，２のしきい値電圧をＶｔとすると、本発明では第１，第２の入力トランジスタ１，２および第１，第２のオフセット手段のＮチャネルトランジスタ１７，１８が同極性のＮチャネルトランジスタで形成されているため、Ｎチャネルトランジスタ１７，１８によって印加されるオフセット電圧Ｖａは、しきい値電圧Ｖｔに等しい、すなわちＶａ＝Ｖｔである。従って、このＶａ＝Ｖｔを上記式に代入して整理すると、次式のようになる。 Von = VIH + Va-VREF> Vt
Voff = VREF + Va−VIH <Vt
Von = VREF + Va-0> Vt
Voff = Va−VREF <Vt
Here, when the threshold voltage of the first and second input transistors 1 and 2 is Vt, in the present invention, the N channels of the first and second input transistors 1 and 2 and the first and second offset means Since the transistors 17 and 18 are N-channel transistors having the same polarity, the offset voltage Va applied by the N-channel transistors 17 and 18 is equal to the threshold voltage Vt, that is, Va = Vt. Therefore, when this Va = Vt is substituted into the above equation and rearranged, the following equation is obtained.

０＜ＶＲＥＦ＜ＶＩＨ
従って、この式を満たすようにバイアス電圧１９の電位ＶＲＥＦを設定すればよく、これは、概ね
ＶＲＥＦ＝ＶＩＨ×１／２
となるようにＶＲＥＦを設定することにより安定した動作を得ることができる。 0 <VREF <VIH
Therefore, it is sufficient to set the potential VREF of the bias voltage 19 so as to satisfy this equation.
VREF = VIH × 1/2
Stable operation can be obtained by setting VREF so that

上述したように、本実施形態では、バイアス電圧１９の電位ＶＲＥＦを適切に設定することにより、具体的には、概ね入力信号９の高レベル電圧ＶＩＨの半分の値に設定することにより、低信号振幅の単相入力信号９を高信号振幅の出力信号１４を生成することができるとともに、信号レベル変換手段を構成する第１、第２の入力トランジスタ１，２の特性が製造プロセスによるばらつきにより変動した場合などにおいても、応答が高速な出力信号１４を生成することができる。 As described above, in the present embodiment, by appropriately setting the potential VREF of the bias voltage 19, specifically, by setting the potential VREF to approximately half the high level voltage VIH of the input signal 9, the low signal A single-phase input signal 9 having an amplitude can generate an output signal 14 having a high signal amplitude, and the characteristics of the first and second input transistors 1 and 2 constituting the signal level conversion means vary due to variations due to manufacturing processes. In such a case, the output signal 14 having a high response can be generated.

また、本実施形態では、第１、第２のオフセット手段を構成するＮチャネルトランジスタ１７，１８が従来のように接地を必要とするソースフォロワ構成ではなく、従って電源Ｖｄｄからグランドに向けて定常的な電流経路がないため、従来の比較して消費電力を低減することができる。 In the present embodiment, the N-channel transistors 17 and 18 constituting the first and second offset means do not have a source follower configuration that requires grounding as in the prior art, and are therefore steady from the power supply Vdd to the ground. Since there is no simple current path, power consumption can be reduced compared to the conventional case.

図２は、本発明の他の実施形態に係わる信号レベル変換回路の回路構成を示す回路図である。 FIG. 2 is a circuit diagram showing a circuit configuration of a signal level conversion circuit according to another embodiment of the present invention.

同図に示す実施形態の信号レベル変換回路は、図１に示した実施形態の信号レベル変換回路において信号レベル変換手段を構成する第１、第２の入力トランジスタ１，２と負荷トランジスタ３，４からなるカレントミラー回路の代わりにフリップフロップ回路を使用した点が異なるのみであり、その他の構成および作用は同じであり、同じ構成要素には同じ符号を付している。 The signal level conversion circuit of the embodiment shown in the figure includes first and second input transistors 1 and 2 and load transistors 3 and 4 that constitute signal level conversion means in the signal level conversion circuit of the embodiment shown in FIG. The only difference is that a flip-flop circuit is used in place of the current mirror circuit, and the other configurations and operations are the same, and the same components are denoted by the same reference numerals.

なお、上記フリップフロップ回路においては、図１の負荷トランジスタ３，４の代わりに符号を変えた負荷トランジスタ２０，２１を用い、負荷トランジスタ２０のゲートを第２の入力トランジスタ２のドレインに接続し、負荷トランジスタ２１のゲートを第１の入力トランジスタ１のドレインに接続してフリップフロップ回路を構成している。そして、上述したように、第１の入力トランジスタ１が高レベルの入力信号９によりオンとなると、負荷トランジスタ２１がオンとなり、これにより負荷トランジスタ２０がオフとなるとともに、また高レベルの入力信号９により第２の入力トランジスタ２がオフとなり、第２の入力トランジスタ２のドレインから高レベルの出力信号１４が出力される。 In the flip-flop circuit, load transistors 20 and 21 having different signs are used instead of the load transistors 3 and 4 in FIG. 1, and the gate of the load transistor 20 is connected to the drain of the second input transistor 2, A flip-flop circuit is configured by connecting the gate of the load transistor 21 to the drain of the first input transistor 1. As described above, when the first input transistor 1 is turned on by the high level input signal 9, the load transistor 21 is turned on, thereby the load transistor 20 is turned off, and the high level input signal 9 is also turned on. As a result, the second input transistor 2 is turned off, and a high-level output signal 14 is output from the drain of the second input transistor 2.

また、第２の入力トランジスタ２が低レベルの入力信号９によりオンとなると、負荷トランジスタ２０がオンとなり、これにより負荷トランジスタ２１がオフとなるとともに、また低レベルの入力信号９により第１の入力トランジスタ１がオフとなり、第２の入力トランジスタ２のドレインから出力される出力信号１４は低レベルになる。 When the second input transistor 2 is turned on by the low level input signal 9, the load transistor 20 is turned on, whereby the load transistor 21 is turned off, and the low level input signal 9 causes the first input. The transistor 1 is turned off, and the output signal 14 output from the drain of the second input transistor 2 becomes low level.

本実施形態における出力信号１４の応答性は、負荷トランジスタ２１のオフ電流と第２の入力トランジスタ２のオン電流の比によって決まる。この場合においても、上述したと同様に、従来の回路構成では、プロセスばらつきによるトランジスタ特性の変動によっては、第２の入力トランジスタ２のオフ電流を十分に大きくすることができず、オン電流とオフ電流の比を大きくできない場合があったが、本発明では、上述したように、第１、第２の入力トランジスタ１、２とオフセット手段を構成するＮチャネルトランジスタ１７、１８を同じ製造プロセスで形成できる同極性のＮチャネルのトランジスタで構成することにより、入力トランジスタ１、２のしきい値が大きい場合においても、オフセット手段を構成するＮチャネルトランジスタ１７，１８のしきい値も同様に大きくなるため、オフセットバイアスを自動的に大きくすることができ、これにより第２の入力トランジスタ２を十分にオン状態にすることができる。この結果、出力信号１４が低レベル出力になる場合においても、高レベル出力の場合と同様に、プロセス変動に対する出力信号１４の応答性は、従来の信号レベル変換回路に比較して良くなり、高速な動作を実現することができる。 The response of the output signal 14 in this embodiment is determined by the ratio of the off current of the load transistor 21 and the on current of the second input transistor 2. Also in this case, as described above, in the conventional circuit configuration, the off-state current of the second input transistor 2 cannot be sufficiently increased due to variations in transistor characteristics due to process variations. In some cases, the current ratio cannot be increased. In the present invention, as described above, the first and second input transistors 1 and 2 and the N-channel transistors 17 and 18 constituting the offset means are formed by the same manufacturing process. By configuring the N-channel transistors with the same polarity as possible, even when the threshold values of the input transistors 1 and 2 are large, the threshold values of the N-channel transistors 17 and 18 constituting the offset means are also increased. The offset bias can be automatically increased, thereby allowing the second input transistor The can be sufficiently turned on. As a result, even when the output signal 14 becomes a low level output, the responsiveness of the output signal 14 to the process variation is better than that of the conventional signal level conversion circuit, as in the case of the high level output. Can be realized.

次に、図３を参照して、前記バイアス電圧１９を入力信号９の高レベル電圧の変動に追従して入力信号の高レベル電位と低レベル電位の中間電位に設定するバイアス電圧設定手段を構成するバイアス電圧設定回路について説明する。 Next, referring to FIG. 3, the bias voltage setting means for setting the bias voltage 19 to an intermediate potential between the high level potential and the low level potential of the input signal following the fluctuation of the high level voltage of the input signal 9 is constituted. A bias voltage setting circuit to be described will be described.

図３において、３３は、単相の入力信号９を出力するバッファアンプ３３であり、このバッファアンプ３３は、低レベルの制御信号を入力信号として供給する例えばコントローラに内蔵されているものであり、このバッファアンプ３３の電源電圧Ｖｏはコントローラの電源電圧と同程度の３〜５Ｖ程度である。このバッファアンプ３３から出力される入力信号９の振幅は、バッファアンプ３３の電源電圧Ｖｏと同程度の電位を高レベルとし、バッファアンプ３３の電源電圧の変動に伴い入力信号９の振幅も変動する。 In FIG. 3, 33 is a buffer amplifier 33 that outputs a single-phase input signal 9, and this buffer amplifier 33 is built in, for example, a controller that supplies a low-level control signal as an input signal. The power supply voltage Vo of the buffer amplifier 33 is about 3 to 5 V, which is about the same as the power supply voltage of the controller. The amplitude of the input signal 9 output from the buffer amplifier 33 is set to a high level, which is approximately the same as the power supply voltage Vo of the buffer amplifier 33, and the amplitude of the input signal 9 also varies as the power supply voltage of the buffer amplifier 33 varies. .

バッファアンプ３３の電源電圧Ｖｏとグランドとの間に直列に接続された抵抗３５と３６は、同じ抵抗値を有し、バッファアンプ３３の電源電圧Ｖｏを抵抗３５，３６の抵抗比により１／２に分圧した電圧を両抵抗３５，３６の接続点から出力し、この１／２に分圧した電圧は、ボルテージフォロワ回路３４により電流増幅され、バイアス電圧１９として出力されている。なお、バイアス電圧１９ａは、図１、２に示す上記実施形態のバイアス電圧１９として第１の入力トランジスタ１およびＮチャネルトランジスタ１８のソースに印加される。 The resistors 35 and 36 connected in series between the power supply voltage Vo of the buffer amplifier 33 and the ground have the same resistance value, and the power supply voltage Vo of the buffer amplifier 33 is reduced to 1/2 by the resistance ratio of the resistors 35 and 36. The voltage divided into two is output from the connection point of both resistors 35 and 36, and the voltage divided into ½ is current amplified by the voltage follower circuit 34 and output as a bias voltage 19. The bias voltage 19a is applied to the sources of the first input transistor 1 and the N-channel transistor 18 as the bias voltage 19 of the above-described embodiment shown in FIGS.

上記バイアス電圧設定回路の構成では、入力信号９の振幅がバッファアンプ３３の電源電圧Ｖｏの変動に伴って変動したとしても、このバッファアンプ３３の電源電圧Ｖｏの変動により抵抗３５，３６の分圧電圧も同様に変動し、この変動した分圧電圧がボルテージフォロワ回路３４で電流増幅され、ボルテージフォロワ回路３４からバイアス電圧１９ａとして出力されるものであるため、このバイアス電圧１９ａもバッファアンプ３３の電源電圧Ｖｏに伴って変動する。すなわち、入力信号９の高レベル電位がバッファアンプ３３の電源電圧Ｖｏの変動により変動したとしても、バイアス電圧１９ａは、バッファアンプ３３の電源電圧Ｖｏの変動に追従して変動し、信号レベル変換動作の最適値である入力信号９の高齢ベル電位とその低レベル電位との中間電位に設定される。 In the configuration of the bias voltage setting circuit, even if the amplitude of the input signal 9 varies with the variation of the power supply voltage Vo of the buffer amplifier 33, the voltage of the resistors 35 and 36 is divided by the variation of the power supply voltage Vo of the buffer amplifier 33. The voltage also fluctuates in the same manner. The fluctuated divided voltage is current-amplified by the voltage follower circuit 34 and output from the voltage follower circuit 34 as the bias voltage 19a. Therefore, the bias voltage 19a is also a power source for the buffer amplifier 33. It fluctuates with the voltage Vo. That is, even if the high level potential of the input signal 9 changes due to the fluctuation of the power supply voltage Vo of the buffer amplifier 33, the bias voltage 19a changes following the fluctuation of the power supply voltage Vo of the buffer amplifier 33, and the signal level conversion operation is performed. Is set to an intermediate potential between the old bell potential of the input signal 9 and its low level potential.

これに対して、従来の信号レベル変換回路では、入力信号９の高レベル電位が変動する場合、例えば入力信号９の高レベル電位が低下して、バイアス電圧の電位が入力信号９の高レベル電位に近くなった場合には、入力信号９が高レベルである時において、入力トランジスタ１と２のゲート電位は共に同電位となり、出力信号１４の電位が不安定になるか、または電源Ｖｄｄの電圧ＶＤＤとグランド電位の中間レベルになるといった誤動作が懸念されたが、本発明の図３に示す回路構成では、入力信号９の高レベル電位が変動した場合においても、入力信号９の高レベル電位の変動に追従してバイアス電圧１９ａの電位は、信号レベル変換動作の最適値である入力信号９の高レベル電位と低レベル電位の中間電位に設定されるため、上記のような誤動作を防止でき、正常なレベル変換動作を行なうことができる。 On the other hand, in the conventional signal level conversion circuit, when the high level potential of the input signal 9 fluctuates, for example, the high level potential of the input signal 9 decreases and the potential of the bias voltage becomes the high level potential of the input signal 9. When the input signal 9 is at a high level, the gate potentials of the input transistors 1 and 2 are both the same, and the potential of the output signal 14 becomes unstable or the voltage of the power supply Vdd. Although there has been a concern about malfunction such as an intermediate level between VDD and ground potential, in the circuit configuration shown in FIG. 3 of the present invention, even when the high level potential of the input signal 9 fluctuates, the high level potential of the input signal 9 varies. Following the fluctuation, the potential of the bias voltage 19a is set to an intermediate potential between the high level potential and the low level potential of the input signal 9, which is the optimum value for the signal level conversion operation. Do not erroneously, it is possible to perform normal level conversion operation.

また、上記図３の構成では、バイアス電圧１９ａから流れる電流は、ボルテージフォロワ回路３４により供給されるため、抵抗３５，３６は高抵抗に設定することができ、消費電流を大きく損なうことなく、バイアス電圧１９ａを出力することができる。 In the configuration of FIG. 3, the current flowing from the bias voltage 19a is supplied by the voltage follower circuit 34. Therefore, the resistors 35 and 36 can be set to a high resistance, and the bias current is not greatly reduced. The voltage 19a can be output.

図４は、図３に示したバイアス電圧設定回路において分圧抵抗３５，３６の代わりにアナログサンプルアンドホールド回路を用い、これによりバイアス電圧１９を入力信号９の高レベル電圧の変動に追従して入力信号の高レベル電位と低レベル電位の中間電位に設定し、バイアス電圧１９ｂとして出力する別のバイアス電圧設定回路の構成を示す回路図である。 4 uses an analog sample-and-hold circuit in place of the voltage dividing resistors 35 and 36 in the bias voltage setting circuit shown in FIG. 3, so that the bias voltage 19 follows the fluctuation of the high level voltage of the input signal 9. FIG. 5 is a circuit diagram showing a configuration of another bias voltage setting circuit that sets an intermediate potential between a high level potential and a low level potential of an input signal and outputs it as a bias voltage 19b.

図４に示す回路において、アナログサンプルアンドホールド回路のスイッチ４３を所定のタイミングでオン−オフ動作させることにより、バッファアンプ３３の出力である入力信号９の電圧をコンデンサ４２に導いて、入力信号９の電圧の１／２に相当する電圧をコンデンサ４２に蓄積し、このコンデンサ４２に蓄積された入力信号９の１／２の電圧をボルテージフォロワ回路３４で電流増幅し、バイアス電圧１９ｂとして出力している。この場合も、図３と同様に、入力信号９の高レベル電位の変動に追従して、バイアス電圧１９ｂを信号レベル変換動作の最適値である入力信号９の高レベル電位と低レベル電位との中間電位に設定することができ、電源電圧の変動などにより入力信号９の高レベル電位が変動しても、信号レベル変換回路は適格に動作し、信号レベル変換動作の信頼性を高めることができる。 In the circuit shown in FIG. 4, the switch 43 of the analog sample and hold circuit is turned on and off at a predetermined timing, whereby the voltage of the input signal 9 output from the buffer amplifier 33 is guided to the capacitor 42, and the input signal 9 Is stored in the capacitor 42, and a voltage 1/2 of the input signal 9 stored in the capacitor 42 is amplified by the voltage follower circuit 34 and output as a bias voltage 19b. Yes. Also in this case, as in FIG. 3, following the fluctuation of the high level potential of the input signal 9, the bias voltage 19b is changed between the high level potential and the low level potential of the input signal 9 which is the optimum value of the signal level conversion operation. It can be set to an intermediate potential, and even if the high level potential of the input signal 9 fluctuates due to fluctuations in the power supply voltage or the like, the signal level conversion circuit operates properly and the reliability of the signal level conversion operation can be improved. .

次に、図１１を参照して、上述した各実施形態の信号レベル変換回路を用いたアクティブマトリックス型の液晶表示装置について説明する。 Next, with reference to FIG. 11, an active matrix type liquid crystal display device using the signal level conversion circuit of each embodiment described above will be described.

図１１に示すアクティブマトリックス型の液晶表示装置９０１は、例えばフラットパネル式の液晶表示装置であって、薄膜トランジスタを用いた集積回路により構成されており、上述した各実施形態の信号レベル変換回路を符号９１１で示すように内蔵している。 An active matrix type liquid crystal display device 901 shown in FIG. 11 is, for example, a flat panel type liquid crystal display device, and is configured by an integrated circuit using thin film transistors. The signal level conversion circuit of each embodiment described above is denoted by a reference numeral. Built in as shown by 911.

図１１において、９０２は、例えばＣＭＯＳゲートアレイなどからなる液晶表示装置９０１のコントローラである。このコントローラ９０２からの例えば３〜５Ｖの低信号振幅の制御信号９１２は、液晶表示装置９０１に内蔵されている信号レベル変換回路９１１に前記入力信号９として入力され、該信号レベル変換回路９１１で上記出力信号１４に対応する例えば約９Ｖの高信号振幅の制御信号９１３に変換される。この高信号振幅の制御信号９１３は、ソース駆動回路９０９およびゲート駆動回路９１０に供給される。 In FIG. 11, reference numeral 902 denotes a controller of a liquid crystal display device 901 made of, for example, a CMOS gate array. A control signal 912 having a low signal amplitude of, for example, 3 to 5 V from the controller 902 is input as the input signal 9 to the signal level conversion circuit 911 built in the liquid crystal display device 901, and the signal level conversion circuit 911 performs the above-described operation. The output signal 14 is converted into a control signal 913 having a high signal amplitude of about 9 V, for example. The control signal 913 having the high signal amplitude is supplied to the source driving circuit 909 and the gate driving circuit 910.

ゲート駆動回路９１０から出力される複数の並行に設けられたゲート線ｇ１，ｇ２，ｇ３，…ｇｎとソース駆動回路９０９から出力され、前記ゲート線に交差する複数の並行に設けられたソース線ｓ１，ｓ２，ｓ３，…ｓｍとの各交差部には、ゲート線にゲートが接続され、ソース線にソースが接続された薄膜トランジスタ９０３、この薄膜トランジスタ９０３のドレインに一方の電極が接続された蓄積容量９０４、およびこの蓄積容量９０４に並列に接続された液晶容量９０５からなる画素部が設けられている。なお、蓄積容量９０４および液晶容量９０５の各対向電極は共通電極線９０８に接続されている。 A plurality of parallel gate lines g1, g2, g3,... Gn output from the gate driving circuit 910 and a plurality of parallel source lines s1 output from the source driving circuit 909 and intersecting the gate lines. , S2, s3,... Sm, a thin film transistor 903 having a gate connected to the gate line and a source connected to the source line, and a storage capacitor 904 having one electrode connected to the drain of the thin film transistor 903. , And a liquid crystal capacitor 905 connected in parallel to the storage capacitor 904 is provided. Each counter electrode of the storage capacitor 904 and the liquid crystal capacitor 905 is connected to the common electrode line 908.

そして、上述したように信号レベル変換回路９１１からの例えば約９Ｖの高信号振幅に変換された制御信号を供給されたゲート駆動回路９１０およびソース駆動回路９０９においては、ゲート駆動回路９１０が制御信号に応じて各ゲート線を順次走査することにより、このゲート駆動回路９１０で選択されたゲート線で特定される各画素部に対してソース駆動回路９０９がソース線を介して映像信号を入力するということにより各画素により映像を表示するようになっている。 As described above, in the gate drive circuit 910 and the source drive circuit 909 supplied with the control signal converted to a high signal amplitude of, for example, about 9 V from the signal level conversion circuit 911, the gate drive circuit 910 becomes the control signal. By sequentially scanning each gate line accordingly, the source drive circuit 909 inputs a video signal through the source line to each pixel portion specified by the gate line selected by the gate drive circuit 910. Thus, an image is displayed by each pixel.

上述したように、薄膜トランジスタを用いたアクティブマトリックス型の液晶表示装置９０１に前記信号レベル変換回路を内蔵することにより、例えばＣＭＯＳＩＣゲートアレイなどから直接制御が可能となり、高速なインタフェース信号に対応する液晶表示装置を実現することができる。 As described above, by incorporating the signal level conversion circuit in the active matrix type liquid crystal display device 901 using a thin film transistor, it becomes possible to directly control from, for example, a CMOSIC gate array, and a liquid crystal display corresponding to a high-speed interface signal. An apparatus can be realized.

また、上記構成では、薄膜トランジスタを用いた液晶表示装置と信号レベル変換回路とを同一の製造プロセスで形成することができるとともに、特別なインタフェース素子を用いずに、一般的な低電源電圧のＣＭＯＳ回路との高速で直接的なインタフェースを可能にする。更に、液晶表示装置の大画面化や高精細化に伴い配線負荷が増大した場合にも十分に液晶表示装置を駆動することができる。 In the above configuration, a liquid crystal display device using a thin film transistor and a signal level conversion circuit can be formed by the same manufacturing process, and a general low power supply voltage CMOS circuit can be used without using a special interface element. Enables a fast and direct interface with. Further, the liquid crystal display device can be sufficiently driven even when the wiring load increases with the increase in screen size and definition of the liquid crystal display device.

上記構成では、画素を駆動する薄膜トランジスタからなるスイッチング素子を形成する同一の製造プロセスを用いて、液晶表示装置の駆動回路を同一ガラス基板に形成する場合において、少ない数のトランジスタで信号レベル変換回路を構成でき、液晶表示装置の表示部周辺の額縁を小さくすることができる。また、液晶表示装置を駆動する制御信号線の数を低減でき、デバイスのコンパクトな実装が可能となり、部材費用や実装に関わる価格を抑えることができる。 In the above configuration, in the case where the driving circuit of the liquid crystal display device is formed on the same glass substrate using the same manufacturing process for forming the switching element composed of the thin film transistor for driving the pixel, the signal level conversion circuit is formed with a small number of transistors. The frame around the display unit of the liquid crystal display device can be reduced. In addition, the number of control signal lines for driving the liquid crystal display device can be reduced, the device can be mounted in a compact manner, and the material cost and the price related to the mounting can be suppressed.

また上記構成では、液晶表示装置とコントローラとの間の制御信号インタフェースのバス配線数を減少することができ、かつ液晶表示装置への供給は低信号振幅でよいことから、従来の構成に比べて不要輻射ノイズの低減した液晶表示装置を実現することができる。 Further, in the above configuration, the number of control signal interface bus lines between the liquid crystal display device and the controller can be reduced, and the supply to the liquid crystal display device may have a low signal amplitude. A liquid crystal display device with reduced unnecessary radiation noise can be realized.

本発明の一実施形態に係わる信号レベル変換回路の構成を示す回路図である。It is a circuit diagram which shows the structure of the signal level conversion circuit concerning one Embodiment of this invention. 本発明の他の実施形態に係わる信号レベル変換回路の回路構成を示す回路図である。It is a circuit diagram which shows the circuit structure of the signal level conversion circuit concerning other embodiment of this invention. 図１，２に示す実施形態の信号レベル変換回路に使用されるバイアス電圧を設定する回路構成を示す回路図である。It is a circuit diagram which shows the circuit structure which sets the bias voltage used for the signal level conversion circuit of embodiment shown in FIG. 図３に示すバイアス電圧設定回路において分圧抵抗の代わりにサインプルアンドホールド回路を用いた別のバイアス電圧設定回路の構成を示す回路図である。FIG. 4 is a circuit diagram showing a configuration of another bias voltage setting circuit using a sign-and-hold circuit instead of a voltage dividing resistor in the bias voltage setting circuit shown in FIG. 3. 従来の信号レベル変換回路の構成を示す回路図である。It is a circuit diagram which shows the structure of the conventional signal level conversion circuit. 図５に示した従来の信号レベル変換回路において電流源の代わりに電流源トランジスタを用いた従来の信号レベル変換回路の構成を示す回路図である。FIG. 6 is a circuit diagram showing a configuration of a conventional signal level conversion circuit using a current source transistor instead of a current source in the conventional signal level conversion circuit shown in FIG. 5. 信号レベル変換回路の各部の信号波形を示す波形図である。It is a wave form diagram which shows the signal waveform of each part of a signal level conversion circuit. 従来の更に別の信号レベル変換回路の構成を示す回路図である。It is a circuit diagram which shows the structure of another conventional signal level conversion circuit. 図８に示した従来の信号レベル変換回路に補助トランジスタを追加した従来の信号レベル変換回路の構成を示す回路図である。FIG. 9 is a circuit diagram illustrating a configuration of a conventional signal level conversion circuit in which an auxiliary transistor is added to the conventional signal level conversion circuit illustrated in FIG. 8. 信号レベル変換回路の各部の信号波形を示す波形図である。It is a wave form diagram which shows the signal waveform of each part of a signal level conversion circuit. 信号レベル変換回路を用いたアクティブマトリックス型の液晶表示装置の回路構成を示すブロック図である。It is a block diagram showing a circuit configuration of an active matrix type liquid crystal display device using a signal level conversion circuit.

Explanation of symbols

１第１の入力トランジスタ
２第２の入力トランジスタ
３，４負荷トランジスタ
７，８電流源トランジスタ
７ａ，８ａ電流源
９入力信号
１４出力信号
１７，１８Ｎチャネルトランジスタ
１９，１９ａ，１９ｂバイアス電圧
２０，２１負荷トランジスタ
３３バッファアンプ
３４ボルテージフォロワ回路
３５，３６分圧抵抗
４２コンデンサ
４３スイッチ
９０１液晶表示装置
９０３薄膜トランジスタ
９０４蓄積容量
９０５液晶容量
９０９ソース駆動回路
９１０ゲート駆動回路
９１１信号レベル変換回路 DESCRIPTION OF SYMBOLS 1 1st input transistor 2 2nd input transistor 3, 4 Load transistor 7, 8 Current source transistor 7a, 8a Current source 9 Input signal 14 Output signal 17, 18 N-channel transistors 19, 19a, 19b Bias voltage 20, 21 Load transistor 33 Buffer amplifier 34 Voltage follower circuit 35, 36 Voltage dividing resistor 42 Capacitor 43 Switch 901 Liquid crystal display device 903 Thin film transistor 904 Storage capacitor 905 Liquid crystal capacitor 909 Source drive circuit 910 Gate drive circuit 911 Signal level conversion circuit

Claims

Signal level conversion means having first and second input transistors for converting a low signal amplitude input signal into a high signal amplitude output signal;
A first offset means connected in series to a first current source, applying a predetermined offset voltage to the input signal and applying it to the gate of the first input transistor;
A second offset means connected in series to a second current source and applying a predetermined offset voltage to a predetermined bias voltage and applying it to the gate of the second input transistor;
The signal level conversion circuit, wherein the first and second input transistors and the first and second offset means are composed of transistors of the same polarity channel formed by the same manufacturing process.

The signal level conversion circuit, wherein the first input transistor is applied with the predetermined bias voltage to a source, and the second input transistor is applied with the input signal to a source.

3. The signal level conversion circuit according to claim 1, wherein the signal level conversion means is constituted by a current mirror circuit.

3. The signal level conversion circuit according to claim 1, wherein the signal level conversion means is constituted by a flip-flop circuit.

2. A bias voltage setting means for setting the predetermined bias voltage to an intermediate potential between a high level potential and a low level potential of the input signal following a change in a high level voltage of the input signal. 5. The signal level conversion circuit according to any one of 4 above.

The first transistor is an N-channel transistor, and the predetermined bias voltage is applied to a source, a drain is connected to a power supply via a first load transistor,
The second transistor is an N-channel transistor, and the input signal is applied to a source, a drain is connected to a power supply via a second load transistor, and the first load transistor is connected to the gate of the first load transistor. The drain of the transistor is connected,
The first offset means includes an N-channel transistor whose gate is connected to the drain, the input signal is applied to the source of the N-channel transistor, and the drain is connected to the power supply via the first current source And
The second offset means has an N-channel transistor whose gate is connected to the drain, the predetermined bias voltage is applied to the source of the N-channel transistor, and the drain is powered via the first current source. The signal level conversion circuit according to claim 1, wherein the signal level conversion circuit is connected to the signal level conversion circuit.

7. The first and second current sources are each configured by a P-channel current source transistor having a gate connected to a ground and a source connected to a power source. The signal level conversion circuit described in 1.

8. A liquid crystal display device using the signal level conversion circuit according to claim 1.