TWI446707B - 放大器裝置 - Google Patents

Description

放大器裝置

本發明是有關於一種放大器裝置，且特別是有關於一種可抑制雜訊耦合之放大器裝置。

在傳統放大器的操作過程中，外部雜訊常常會從輸出端經過放大器內部之一至多個內部相位補償電路而耦合到放大器之內部其他部分，結果造成異常漏電、異常輸出波形、異常操作等非預期現象。

請參照第1A圖，其繪示一範例中之傳統放大器之電路圖，其譬如可應用於取樣保持(sample-and-hold)電路或液晶顯示器中之源極驅動器。倘若負載端之電壓發生變化(即所謂之外部雜訊)，此外部雜訊會從負載端out透過輸出開關S1耦合至放大器裝置100之輸出端out而進入內部迴路，再透過內部相位補償電路102或104而進一歩耦合到放大器裝置100之內部其他部分，結果造成異常漏電或是負載端out處之異常波形之現象。

請參照第1B圖，其為第1A圖之放大器裝置100之訊號時序圖，用以解釋外部雜訊是如何造成放大器裝置100之上述異常現象。當放大器裝置100之輸入電壓Vin由低電位轉高電位後，開關S1會先暫時切斷(OFF)，放大器裝置100之內部會透過閉迴路追隨輸入訊號之高電位而達到鎖定，因此輸出端Vout之電壓上升，而負載端之電壓Out則因開關S1切斷而維持為低電位。

接下來，開關S1會轉為導通(由OFF轉ON)，因此輸出端Vout上的電荷與負載端Out的電荷會重新分布。這造成輸出電壓Vout的位準往下拉，並進而導致放大器裝置100內部相位補償電路102及104之回授節點N1與N2的電位亦被耦合往下拉。於是，電晶體M14關閉，以及電晶體M15電流變大而電晶體M16電流變小。結果，輸出電壓Vout之電位可回復而拉回，並對負載端Out繼續充電。

然而，當放大器裝置100持續對負載端Out充電時，第二次(雜訊)耦合卻隨之發生並造成異常現象。仔細言之，隨著負載端Out因充電而電位持續上升，節點N1與N2之電壓會被第二次耦合而往上拉(如第1B圖之左側虛線區域所示)，進而導致電晶體M12關閉。於是電晶體M16電流會增大，亦即流經電晶體M15及M16之直流電流發生額外漏電之狀況。結果，負載電壓Out之波形於充電期間卻異常下滑，因此充電速度變慢。如第1B圖所示，於Vin為高電位之期間，輸出電壓Vout及負載電壓Out之真實波形(實線)相對於理想波形(虛線)有異常現象。

同樣地，當輸入電壓Vin由高電位轉低電位並且開關S1導通(由OFF轉ON)後，放大器裝置100對負載端Out放電也會造成雜訊耦合，使得節點N1與節點N2之電壓被往下拉(如第1B圖之右側虛線區域所示)，進而導致電晶體M10關閉。於是電晶體M15電流增大，亦即流經電晶體M15及M16之直流電流發生額外漏電之狀況。結果，負載電壓Out之波形於放電期間卻異常上升，因此放電速度變慢。如第1B圖所示，於Vin為低電位之期間，輸出電壓Vout及負載電壓Out之真實波形(實線)相對於理想波形(虛線)也有異常現象。

除了上述由於輸入電壓變化而負載端充放電所導致之外部雜訊外，其他任何來自環境等外部干擾雜訊，亦可能經由輸出端Out及相位補償電路102或104而耦合到放大器之回授節點N1或N2，進而造成電路操作之異常現象。

綜合上述，傳統放大器常會因外部大訊號或雜訊耦合到相位補償電路而造成內部電路之其他部分之操作受到干擾，從而發生輸出波形異常、操作電流出現漏電流、以及電路操作異常…等不為所欲的問題。

本發明係有關於一種放大器裝置，其具有抑制外部雜訊耦合之機制，因此能夠避免習知技術中外部雜訊所造成之輸出波形及操作電流異常等問題。

於一實施例中，係於一傳統放大器裝置中增加至少一耦合抑制元件。該至少一耦合抑制元件當中每一者係耦接於放大器裝置內部一相位補償電路之一回授節點與一耦合節點之間。於較佳之情況下，該耦合節點可選擇為放大器裝置內部電位任一與該回授節點之直流電位相近之節點。當相位補償電路之回授節點遭受雜訊耦合時，耦合抑制元件會導通，俾以抑制回授節點之電壓變化。因此可避免習知輸出波形異常及產生異常漏電流之問題。

根據一實施例，提出一種放大器裝置，包括增益級、輸出級、至少一相位補償電路以及至少一耦合抑制元件。增益級具有至少一回授節點。輸出級耦接至增益級以及具有一輸出節點用以輸出一輸出電壓。相位補償電路之每一者係分別耦接至增益級之至少一回授節點當中之一對應者與輸出節點之間。耦合抑制元件當中每一者係分別耦接至增益級之至少一回授節點當中之一對應者與一個別耦合節點之間，用以於對應回授節點受雜訊耦合而電壓位準改變時，回應該對應回授節點之電壓位準變化而自動導通，以抑制該對應回授節點之電壓位準變化。

為了對本發明之上述及其他方面有更佳的瞭解，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：

第一實施例

請參照第2A圖，其繪示依照一實施例之放大器裝置200之方塊架構圖。如第2A圖所示，放大器裝置200可包括一輸入級20，其用於接收一差動輸入電壓Vin、一增益級22，其耦接至輸入級20，用於對輸入級20之輸出進行放大，及一輸出級24，用於依據增益級20之輸出來產生一輸出電壓Vout。此外，輸出節點Vout可經由一開關元件S1而耦接至一負載元件240。於此範例中，輸入級20之一輸入節點係耦接至輸出節點Vout，而使放大器裝置200形成一單位增益緩衝器(Unit Gain Buffer)或電壓隨耦器(Voltage follower)。

此外，放大器裝置200亦包括第一相位補償電路206及第二相位補償電路208，其中第一相位補償電路206係可耦合於增益級22之第一回授節點N1及輸出級24之輸出節點Vout之間。類似地，第二相位補償電路208則可耦合於該增益級22之第二回授節點N2及輸出級24之輸出節點Vout之間。

此外，放大器裝置200，可更包括第一耦合抑制元件210及第二耦合抑制元件212。第一耦合抑制元件210係(直接或間接)耦接於第一回授節點N1與一第一耦合節點N5之間。類似地，第二耦合抑制元件212則(直接或間接)耦接於第二回授節點N2與一第二耦合節點N6之間。換言之，與第1A圖之傳統放大器裝置100相比較，放大器裝置200係額外增加了第一及第二耦合抑制元件210及212。

第一耦合抑制元件210及第二耦合抑制元件212分別用以對從輸出節點Vout經過第一與第二相位補償電路210與212而耦合至第一與第二回授節點N1與N2之雜訊來進行抑制，俾以避免輸出波形異常及產生異常漏電流之問題。舉例而言，這類雜訊可於輸出電壓Vout轉換位準之期間內發生。

當輸出節點Vout有雜訊發生並耦合至第一回授節點N1而導致第一回授節點N1之位準下降時，第一耦合抑制元件210可回應於此位準變化而開始導通，並形成一充電路徑而流通一補償電流來對第一回授節點N1進行充電，藉以拉抬第一回授節點N1之位準，因此能夠對此雜訊進行抑制。

類似地，當輸出節點Vout有雜訊發生並耦合至第二回授節點N2而導致第一回授節點N2之位準上升時，第二耦合抑制元件212可回應於此位準變化而開始導通，並形成一放電路徑而流通一補償電流來對第二回授節點N2進行放電，藉以拉低第二回授節點N2之位準，因此能夠對此雜訊進行抑制。

於一較佳之實施例中，為避免耦合抑制元件210與210之增設影響放大器裝置200之正常運作，可設計耦合抑制元件210與210之導通或關閉由其跨壓(亦即回授節點N1/N2與耦合節點N5/N6之間的跨壓)來操控。具體而言，當回授節點N1/N2與耦合節點N5/N6之間之跨壓低於一既定電壓時，耦合抑制元件210/212為關閉，而不會影響到回授節點N1/N2之電壓位準。必須等到回授節點N1/N2之位準變化到回授節點N1/N2與耦合節點N5/N6之間的跨壓高於或等於一既定電壓後，耦合抑制元件210/212才開始導通以進行其耦合抑制功能。

為達成上述操作，譬如可選擇第一耦合節點N5之位置位於直流電位與第一回授節點N1之直流電位相近之一節點，以及第二耦合節點N6之直流電位則與第二回授節點N2之直流電位相近。如此一來，在無雜訊發生之正常操作情況下，回授節點N1/N2與耦合節點N5/N6之間的跨壓不超過該既定電壓(甚至幾乎可等於零)，因此耦合抑制元件210/212關閉。而在雜訊耦合至回授節點N1/N2，導致回授節點N1/N2與耦合節點N5/N6之間的跨壓隨升高至既定電壓後，耦合抑制元件210/212才開始導通以進行其雜訊抑制作用。

請繼續參照第2A圖，其亦繪示依照第一實施例之放大器裝置200之細部電路圖，用於進一歩解釋第一及第二耦合抑制元件210及212之雜訊抑制功能。值得注意的是，此細部電路圖僅作範例說明之用，有種種不同之細部電路皆能採用至少一個耦合抑制元件來實施類似的雜訊耦合抑制機制。

如第2A圖所示，輸出級24可包括第一輸出開關202及第二輸出開關204，於輸出節點Vout處相串聯。第一輸出開關202可包括第一輸出電晶體M15，其例如是一P型金氧半(P-type metal oxide semiconductor，PMOS)電晶體，第二輸出開關204可包括第二輸出電晶體M16，其例如是一N型金氧半(P-type metal oxide semiconductor，NMOS)電晶體。第一輸出電晶體M15之汲極可耦接至輸出節點Vout，而源極可耦接至第一操作電壓Vdd；第二輸出電晶體M16之汲極同樣可耦接輸出節點Vout，而源極則可耦接至第二操作電壓(譬如接地GND)。

增益級22主要包括第一開關214、第二開關216、第三開關218、第四開關220、第五開關222以及第六開關224。第一、第二及第三開關214、216及218譬如分別可包括第一電晶體M10、第二電晶體M8及第三電晶體M9，且這些電晶體譬如皆為P型金氧半電晶體。第一電晶體M10之汲極(節點N3)可耦接第一輸出電晶體M15之閘極，且源極則可耦接第一回授節點N1。第二電晶體M8之汲極可耦接至第一回授節點N1，且源極可耦接至第一操作電壓Vdd。第三電晶體M9肢汲極(節點N7)可耦接至第二電晶體M8之閘極，且閘極可耦接第一電晶體M10之閘極。

第四、第五、及第六開關220、222及224譬如分別可包括第四電晶體M12、第五電晶體M14及第六電晶體M11，且這些電晶體譬如皆為N型金氧半電晶體。第四電晶體M12之汲極(節點N4)可耦接至第二輸出電晶體M16之閘極，且源極耦接第二回授節點N2。第五電晶體M14之汲極可耦接至第二回授節點N2，且源極可耦接至第二操作電壓GND。第六電晶體M11之汲極(節點N8)可耦接至第五電晶體M14之閘極，且閘極可耦接第四電晶體M12之閘極。

此外，第一與第二耦合抑制元件210與212在此實施例中則皆可實施為PN二極體D4與D5。PN二極體D4之負極端B1可耦接至第一回授節點N1，而正極端B2則可耦接至第三電晶體M9之源極(第一耦合節點N5)。PN二極體D5之正極端H1耦接至第二回授節點N2，而負極端則耦接至電晶體M11之源極(第二耦合節點N6)。

以下將解釋於上述配置下第一與第二耦合抑制元件210與212之運作原理。當放大器裝置200正常操作時，由於電路對稱之關係，第一回授節點N1的電壓Vn1與第一耦合節點N5的電壓Vn5兩者之位準相當接近，因此二極體D4之兩端電壓差(=Vn5-Vn1)小於導通電壓Vt(例如0.7V)，使得二極體D4不導通。類似地，由於電路對稱之關係，第二回授節點N2的電壓Vn2與第二耦合節點N6的電壓Vn6之位準也相當接近，因此二極體D5之兩端電壓差(=Vn2-Vn6)亦小於導通電壓(例如0.7V)，使得第二耦合抑制元件212不導通。結果，於直流響應時，耦合抑制元件210及212皆不導通而不會影響到放大器裝置200之正常操作。

於輸入電壓Vin由低電位轉高電位之轉換期間，開關元件S1從切斷狀態轉為導通狀態，且輸出電壓Vout亦從低電位轉為高電位。輸出電壓Vout之暫態位準變化會透過第二相位補償電路208而耦合至第二回授節點N2，使得第二回授節點N2的電壓(即Vn2)被往上拉。當第二回授節點N2之電壓Vn2與第二耦合節點N6的電壓Vn6兩者間的差值大於PN二極體D5之導通電壓Vt時，PN二極體D5就會被導通以產生一補償電流。此補償電流有助於加速第二回授節點之N2的放電響應，亦即能夠抑制第二回授節N2之電壓上升。結果，電晶體M12不會如第1A圖所示之習知技術般被關閉，所以輸出電壓Vout不會發生如第1B圖所示之異常狀況。

類似地，於輸入電壓Vin由高電位轉低電位之轉換期間，開關元件S1從切斷狀態轉為導通狀態，且輸出電壓Vout亦從高電位轉為低電位。輸出電壓Vout之暫態位準變化會透過第一相位補償電路206而耦合至第一回授節點N1，使得第一回授節點N1的電壓(即Vn1)被往下拉。當第一回授節點N1之電壓Vn1與第一耦合節點N5的電壓Vn5兩者間的差值大於PN二極體D6之導通電壓Vt時，PN二極體D6就會被導通以產生一補償電流。此補償電流有助於加速第一回授節點之N1的充電響應，因此能夠抑制第二回授節N2之電壓下降。結果，電晶體M10不會如第1A圖所示之習知技術般被關閉，所以輸出電壓Vout不會發生如第1B圖所示之異常狀況。

值得注意的是，雖然於上述說明中第一及第二耦合抑制元件210及212分別皆實施為單一個二極體D4及D5，然此說明僅作範例解釋用而作限制之用。舉例而言，於其他實施例中，第一及第二耦合抑制元件210與212亦可以是其它數目、連接方式的各種電子元件或其組合。

舉例而言，第一與第二耦合抑制元件210與212分別皆可以包括複數個相串聯的PN二極體。此外，第一與第二耦合抑制元件210與212分別也可以包括一或多個相串聯之接成二極體型式之電晶體，其即所謂的二極體耦接電晶體(diode-connected transistor)。所採用的電晶體可為場效電晶體，譬如為金氧半場效電晶體(Metal-Oxide-Semiconductor Field-Effect Transistor；MOSFET)或金屬半導體場效電晶體(Metal-Semiconductor Field-Effect Transistor；MESFET)，其閘極與源極/汲極相接(導通電壓=臨界電壓)，亦可為接面電晶體，譬如為雙載子接面電晶體(Bipolar Junction Transistor；BJT)…等等。

此外，當採用電晶體元件為第一及第二耦合抑制元件210及212，亦可以是其他連接方式。如第2C圖所示，第一耦合抑制元件210例如是一NMOS電晶體Q1，其具有一源極耦接至第一回授節點N1，一閘極耦接至第一耦合節點N5，以及汲極可耦接第一操作電壓Vdd。類似地，第二耦合抑制元件212例如是一PMOS電晶體Q2，其具有一源極耦接第二回授節點N2，一閘極耦接至第二耦合節點N6，以及一汲極可耦接至第二操作電壓GND。當電晶體Q1之閘極(B2)與源極(B1)的電壓差或電晶體Q2之源極(H1)與閘極(H2)的電壓差大於一臨界電壓值時，電晶體Q1或Q2即被導通。此外，MOS電晶體也可以替代為其他類型的電晶體，譬如是如BJT之類的接面電晶體…等等。

於再另一替代實施例中，第一及第二耦合抑制元件210及212也可以是一種運算放大器。如第2B圖所示，第一耦合抑制元件210例如是一運算放大器OP1，其具有第一輸入端耦接至第一回授節點N1，第二輸入端耦接至第一耦合節點N5，以及具有一輸出端(OU1)耦接至第一輸入端。類似地，第二耦合抑制元件212例如是一運算放大器OP2，其具有第一輸入端耦接至第二回授節點N2端，第二輸入端耦接至第二耦合節點N6，以及具有一輸出端(OU2)耦接至第一輸入端。

綜合上述，只要在放大器裝置正常操作時不導通而不影響放大器裝置之正常運作，而在雜訊耦合導致第一與第二回授節點N1及N2之電壓改變時能夠自動導通以產生補償電流來抑制第一回授節點N1及第二回授節點N2之電壓變化，以達到避免輸出異常及漏電流發生之功用的各種電子元件或裝置，皆可用來實施為第一與第二耦合抑制元件210與212。

值得注意的是，第一實施例中之第一及第二耦合節點係以節點N5及N6來作說明，然而本發明並不侷限於此。於其他實施例中，第一及第二耦合節點當中每一者皆可選擇為放大器裝置內部其他任一直流電位與該回授節點之直流電位相近之節點。以下將進一歩利用第二實施例來說明此點。

第二實施例

請參照第3圖，其繪示依照本發明第二實施例之放大器裝置之方塊架構與細部電路圖。如第3圖所示，第二實施例之放大器裝置300與第一實施例之放大器裝置200的差別在於第一與第二耦合節點分別改為第三開關218之N7端(即電晶體M9的汲極)與第六開關224之N8端(即電晶體M11之汲極)。

在此配置下，當放大器裝置300正常操作於直流響應時，第一與第二耦合抑制元件310與312之跨壓仍小於其導通電壓，因此同樣不導通而不影響正常操作。反之，於輸入電壓Vin由高電位轉低電位或由低電位轉高電位之轉換期間內，第一或第二耦合抑制元件310與312同樣會導通而抑制第一或第二耦合節點N1或N2之電壓變化。

同樣地，雖然在此實施例中，第一及第二耦合抑制元件310及312係繪示為二極體D6及D7來舉例說明，然而於其他實施例中，第一及第二耦合抑制元件310及312分別也可以是包括複數個串聯之二極體、或者一個或複數個以二極體方式或其他方式連接之各種類的電晶體元件、或亦可為運算放大器。其餘之電路結構與操作皆與放大器裝置200相似，因此不再贅述。

第三實施例

請參照第4圖，其繪示依照本發明第三實施例之放大器裝置之方塊架構與細部電路圖。如第4圖所示，第三實施例之放大器裝置400與第一實施例之放大器裝置200的主要差別在於第一耦合節點係改為耦接至一第一直流電壓Vc1之一外部直流電壓節點(即B2)，第二耦合節點則改為耦接至一第二直流電壓Vc2之一外部直流電壓節點(即H2)。其餘細節皆與放大器裝置200相似，因此不在此贅述。

如前曾述，為了不影響放大器裝置400之正常操作，第一直流電壓Vc1之位準可設計為其與第一回授節點N1之直流電壓之絕對差值小於第一耦合抑制元件410之導通電壓，第二直流電壓Vc2之位準可設計為其與第二回授節點N2之直流電壓之絕對差值小於第二耦合抑制元件420之導通電壓。

同樣地，雖然在此實施例中，第一及第二耦合抑制元件410及412係繪示為二極體D8及D9來舉例說明，然而於其他實施例中，第一及第二耦合抑制元件410及412分別也可以是包括複數個串聯之二極體、或者一個或複數個以二極體方式或其他方式連接之各種類的電晶體元件、或亦可為運算放大器。其餘之電路結構與操作皆與放大器裝置200相似，因此不再贅述。

值得注意的是，雖於上述實施例中皆以耦合抑制元件之一端耦接於相位補償電路之一回授節點，以及另一端耦接至與該回授節點之直流電位準相近之耦合節點(其譬如可為電路內部之固有節點或另一直流電壓節點)為例作說明，然本發明並不以這些實施例為限。只要耦合抑制元件所耦接之電壓位準容許耦合抑制元件在放大器裝置操作於直流響應時不影響正常操作，而當雜訊通過相位補償電路耦合至回授節點時，能夠回應於耦合節點之電位改變而抑制此回授節點電位之變化，皆不脫離本發明之技術範圍。

綜合以上，在放大器裝置正常操作時，耦合抑制元件可不導通以不影響正常操作。然而，當放大器裝置有雜訊耦合至相位補償電路而導致其回授節點電位改變時，耦合抑制元件即會導通以提供補償電流來抑制回授節點之電壓變化。結果，上述實施例可有效避免習知電路之輸出波形異常以及漏電流情況之發生，從而有效提高輸出訊號之品質。

雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

20．．．輸入級

22、32．．．增益級

24．．．輸出級

100、200、300、400．．．放大器裝置

102、104．．．相位補償電路

202．．．第一輸出開關

204．．．第二輸出開關

206．．．第一相位補償電路

208．．．第二相位補償電路

210、310、410．．．第一耦合抑制元件

212、312、412．．．第二耦合抑制元件

214．．．第一開關

216．．．第二開關

218．．．第三開關

220．．．第四開關

222．．．第五開關

224．．．第六開關

240．．．負載元件

第1A圖繪示一傳統放大器之電路圖。

第1B圖繪示第1A圖之放大器電路之訊號時序圖。

第2A圖繪示依照第一實施例之放大器裝置之方塊架構及細部電路圖。

第2B圖繪示第2A圖中第一及第二耦合抑制元件之其他不同實施例之電路結構圖。

第2C圖繪示第2A圖中第一及第二耦合抑制元件為電晶體元件之電路結構圖。

第2D圖繪示第2A圖中第一耦接抑制元件及第二耦合抑制元件為運算放大器之電路結構圖。

第3圖繪示依照第二實施例之放大器裝置之方塊架構及細部電路圖。

第4圖繪示依照第三實施例之放大器裝置之方塊架構及細部電路圖。

20．．．輸入級

22．．．增益級

24．．．輸出級

200．．．放大器裝置

202．．．第一輸出開關

204．．．第二輸出開關

206．．．第一相位補償電路

208．．．第二相位補償電路

210．．．第一耦合抑制元件

212．．．第二耦合抑制元件

214．．．第一開關

216．．．第二開關

218．．．第三開關

220．．．第四開關

222．．．第五開關

224．．．第六開關

240．．．負載元件

Claims (16)

1. 一種放大器裝置，包括：一增益級，其具有至少一回授節點；一輸出級，耦接至該增益級，以及具有一輸出節點用以輸出一輸出電壓；至少一相位補償電路，當中每一者係分別耦接至該增益級之該至少一回授節點當中之一對應者與該輸出節點之間；以及至少一耦合抑制元件，當中每一者係分別耦接至該增益級之該至少一回授節點當中之一對應者與一個別耦合節點之間，用以於該對應回授節點受雜訊耦合而電壓位準改變時，回應於該對應回授節點之電壓位準變化而自動導通，以抑制該對應回授節點之電壓位準變化。
2. 如申請專利範圍第1項所述之放大器裝置，其中該雜訊係從該輸出節點經過該相位補償電路而耦合至該對應回授節點。
3. 如申請專利範圍第1項所述之放大器裝置，更包括一輸入級，其具有複數個輸入節點，該等輸入節點當中一者係耦接至該輸出節點。
4. 如申請專利範圍第1項所述之放大器裝置，其中該雜訊係於該輸出電壓之轉換位準期間所發生。
5. 如申請專利範圍第1項所述之放大器裝置，其中該對應回授節點與該個別耦合節點之間之電壓差值若大於或等於一既定電壓，該耦合抑制元件導通，否則該耦合抑制元件切斷。
6. 如申請專利範圍第1項所述之放大器裝置，其中當該對應回授節點之位準升高至使該耦合抑制元件導通後，該耦合抑制元件係形成一放電路徑而流通一補償電流對該對應回授節點進行放電。
7. 如申請專利範圍第1項所述之放大器裝置，其中當該對應回授節點之位準下降至使該耦合抑制元件導通後，該耦合抑制元件係形成一充電路徑而流通一補償電流對該對應回授節點進行充電。
8. 如申請專利範圍第1項所述之放大器裝置，其中該個別耦合節點之直流電壓位準係實質上等於該對應回授節點之直流電壓位準。
9. 如申請專利範圍第1項所述之放大器裝置，其中該至少一耦合抑制元件當中每一者之該個別耦合節點係該放大器裝置之一內部固有節點與一外部直流電壓節點當中之一者。
10. 如申請專利範圍第1項所述之放大器裝置，其中 該至少一耦合抑制元件當中每一者係包括一至多個相串聯之二極體元件、一至多個相串聯之電晶體，以及一運算放大器當中至少之一者。
11. 如申請專利範圍第1項所述之放大器裝置，其中該輸出級更包括一第一輸出開關，耦接該輸出節點，且該增益級更包括：一第一開關，包括：一第一端，耦接該第一輸出開關之一控制端；一第二端，耦接該對應回授節點；一第二開關，包括：一第一端，耦接至該第一開關之該第二端；以及一第二端，耦接至一第一操作電壓；以及一第三開關，包括：一第一端，耦接至該第二開關之一控制端；以及一控制端，耦接該第一開關之一控制端。
12. 如申請專利範圍第11項所述之放大器裝置，其中該個別耦合節點係耦接該第三開關之該第一端與一第二端當中之一者。
13. 如申請專利範圍第11項所述之放大器裝置，其中該至少一耦合抑制元件當中每一者係包括一二極體元件，該第一輸出開關係為一P型金氧半(P-type metal oxide semiconductor，PMOS)電晶體，該二極體元件之負 極耦接該對應回授節點，且該二極體元件之正極耦接該個別耦合節點。
14. 如申請專利範圍第11項所述之放大器裝置，其中該至少一耦合抑制元件當中每一者係包括一二極體元件，該第一輸出開關係為一N型金氧半(N-type metal oxide semiconductor，NMOS)電晶體，該二極體元件之正極耦接該對應回授節點，且該二極體元件之負極耦接該個別耦合節點。
15. 如申請專利範圍第11項所述之放大器裝置，其中該耦合抑制元件係包括一電晶體元件，該電晶體元件具有一第一端耦接該對應回授節點，一控制端耦接該個別耦合節點，以及一第二端耦接至一操作電壓。
16. 如申請專利範圍第1項所述之放大器裝置，其中該耦合抑制元件係包括一運算放大器，該運算放大器係具有一第一輸入端耦接該對應回授節點，一第二輸入端耦接該個別耦合節點，以及一輸出端耦接至該第一輸入端。