JP2001267859A - 差動増幅回路 - Google Patents

Abstract

(57)【要約】 【課題】 差動増幅回路のラッチアップ現象を防止し且
つ該差動増幅回路を含む半導体装置の小型化を容易とす
る。 【解決手段】 共通エミッタを持つ第１のトランジスタ
及び第２のトランジスタの第１の負荷回路１１と、定電
流源１３の第３の負荷回路１４と、これらの間に設けら
れたコレクタ電圧昇圧回路２０Ａとを有している。コレ
クタ電圧昇圧回路２０Ａは、ゲートが第３の負荷回路１
４の出力電圧を受け、ソースが電源電圧Ｖ_CCを受けるｐ
型ＦＥＴＱ₄₀と、コレクタ及びベースがｐ型ＦＥＴＱ₄₀
のドレインと接続され、エミッタが第１のトランジスタ
Ｑ₁₁のベースと接続された第３のトランジスタＱ₁₃と、
コレクタが電源電圧Ｖ_CCを受け、ベースが第３のトラン
ジスタＱ₁₃のベースと共通接続され、エミッタが第１の
トランジスタＱ₁₁のコレクタＱ_11C と接続された第４の
トランジスタＱ₁₄とから構成されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、定電流源により共
通エミッタの電位が保持されるトランジスタ対を有する
差動増幅回路に関し、特に、各トランジスタのベースで
ある入出力端子の電圧変動又はサージ電圧に起因するラ
ッチアップ現象を防止する差動増幅回路に関する。

【０００２】

【従来の技術】半導体回路の高インピダンス状態を低イ
ンピダンス状態に変える半導体装置や、半導体回路に差
動増幅回路を用いたバッファ回路が一般に利用されてい
る。

【０００３】以下、従来の差動増幅回路を用いたバッフ
ァ回路について図面を参照しながら説明する。

【０００４】図１５は従来のバッファ回路を示し、図１
６は電源電圧に対するバッファ回路の電圧特性を示して
いる。図１５に示すように、バッファ回路は、互いに接
続された共通エミッタＱ_51E を有する第１のトランジス
タＱ₅₁及び第２のトランジスタＱ₅₂を備えている。第１
のトランジスタＱ₅₁のベースＱ_51B は、入力端子Ｖ_inと
接続され、コレクタＱ_51C は第１の負荷回路５５を介し
て電源Ｖ_CCと接続されている。また、第２のトランジス
タＱ₅₂のベースＱ_52B は、出力端子Ｖ_out と接続され、
コレクタＱ_52C は第１の負荷回路５５と接続されてい
る。

【０００５】共通エミッタＱ_51E は、電源電圧Ｖ_CCを受
ける第２の負荷回路５６と接続され、該第２の負荷回路
５６と接続された定電流源５７により、接地電位よりも
高い電位に保持されている。

【０００６】図１６に示すように、バッファ回路に電源
電圧Ｖ_CCを供給すると、コレクタＱ _51C の電圧は、電源
電圧Ｖ_CCの値が１．２Ｖ程度から４Ｖ程度までの間にベ
ースＱ_51B の電圧値よりも低くなる領域が存在する。こ
の電圧差Ｖ１がしきい値電圧（例えば約０．７Ｖ）を越
えたり、又は突発的なサージ電圧が印加されて該しきい
値電圧を越えたりすると、図１７のバッファ回路装置の
断面構成図に示すように、入力端子Ｖ_inからコレクタＱ
_51C に電流が流れて、擬似的なトランジスタ（第１の擬
似トランジスタ）Ｑ_A として動作する。また、第１のト
ランジスタＱ₅₁の近傍には第２の擬似トランジスタＱ_B
が存在するため、これら第１の擬似トランジスタＱ_A と
第２の擬似トランジスタＱ_B との間で閉回路が形成さ
れ、その結果、ラッチアップ電流が流れる。このラッチ
アップ電流が発生した状態が続くと、最終的にはバッフ
ァ回路装置が破壊することにもなる。

【０００７】このラッチアップ現象は、半導体ウェハの
比抵抗が大きい場合には、第２の擬似トランジスタＱ_B
が特に動作し易いため、発生し易くなる。これを回避す
るには、図１６に示す入力電圧Ｖ_in1 のように、コレク
タＱ_51C の電圧よりも高くする必要がある。より具体的
には、第１のトランジスタＱ₅₁のベースＱ_51B とコレク
タＱ_51C との電圧差を前述のしきい値電圧以下とする必
要がある。

【０００８】そこで、従来の差動増幅回路を用いたバッ
ファ回路は、一般に、バッファ回路の入力端子Ｖ_inと接
続されている他の回路と該バッファ回路との電源が共通
であるため、例えば入力端子Ｖ_inにロジック回路又は遅
延回路を追加して入力信号の電圧を所望の入力電圧Ｖ
_in1 に近づけることによって、入力信号を遅延させてい
る。

【０００９】

【発明が解決しようとする課題】しかしながら、前記従
来のバッファ回路は、信号遅延のためのロジック回路を
設けているため、該バッファ回路を含む半導体装置又は
該半導体装置の周辺回路の部品数が増加して装置本体の
小型化が困難となると共に、装置本体のコストの上昇を
招くという問題がある。

【００１０】同様に、差動増幅回路の第１のトランジス
タＱ₅₁のベースＱ_51B と第２のトランジスタＱ₅₂のベー
スＱ_52B とは同電位の信号が発生するため、出力端子Ｖ
_outにも電源供給時と同じラッチアップ現象が発生す
る。すなわち、出力端子Ｖ_outにコレクタＱ_52C の電圧
よりも約０．７Ｖの高いサージ電圧が印加されるような
場合にはラッチアップ現象が生じ、さらには半導体装置
が破壊するおそれがある。

【００１１】本発明は、前記従来の問題を解決し、ウェ
ハの比抵抗が大きい場合であっても、簡単な構成で差動
増幅回路にラッチアップ現象が生じないようにすること
を目的とする。

【００１２】

【課題を解決するための手段】前記の目的を達成するた
め、本発明は、共通エミッタを持つトランジスタ対を有
する差動増幅回路の内部に、該トランジスタ対の少なく
とも一方のコレクタ電圧とベース電圧との差がしきい値
電圧を越えないようにする回路を付加する構成とする。

【００１３】具体的に、本発明に係る差動増幅回路は、
互いに接続された共通エミッタを有する第１のトランジ
スタ及び第２のトランジスタと、第１のトランジスタの
コレクタ及び第２のトランジスタのコレクタのうちの少
なくとも一方の電位を、入力信号又は出力信号の電圧値
とほぼ同等の電圧値にまで昇圧するコレクタ電圧昇圧手
段とを備えている。

【００１４】本発明の差動増幅回路によると、第１のト
ランジスタのコレクタ及び第２のトランジスタのコレク
タのうちの少なくとも一方の電位を、入力信号又は出力
信号の電圧値とほぼ同等の電圧値にまで昇圧するコレク
タ電圧昇圧手段を備えているため、図１７に示したよう
な第１の擬似トランジスタＱ_A と第２の擬似トランジス
タＱ_B との間で閉回路が形成されなくなるので、ラッチ
アップ現象の発生を防止できる。また、差動増幅回路内
にコレクタ電圧昇圧手段を設けるため、差動増幅回路を
含む半導体装置の小型化が容易となる。

【００１５】本発明の差動増幅回路において、コレクタ
電圧昇圧手段が、エミッタが第１のトランジスタ又は第
２のトランジスタのベースと接続された第３のトランジ
スタと、ベースが第３のトランジスタのベースと接続さ
れエミッタが第１のトランジスタ又は第２のトランジス
タのコレクタと接続された第４のトランジスタとを有し
ていることが好ましい。

【００１６】また、本発明の差動増幅回路において、コ
レクタ電圧昇圧手段が、カソードが第１のトランジスタ
又は第２のトランジスタのベースと接続されたダイオー
ドと、ベースがダイオードのアノードと接続されエミッ
タが第１のトランジスタ又は第２のトランジスタのコレ
クタと接続された第３のトランジスタとを有しているこ
とが好ましい。

【００１７】また、本発明の差動増幅回路において、コ
レクタ電圧昇圧手段が、エミッタが第１のトランジスタ
又は第２のトランジスタのベースと接続された第３のト
ランジスタと、ベースが第３のトランジスタのベースと
接続されエミッタが第１のトランジスタのコレクタと接
続された第４のトランジスタと、ベースが第３のトラン
ジスタのベースと接続されエミッタが第２のトランジス
タのコレクタと接続された第５のトランジスタとを有し
ていることが好ましい。

【００１８】また、本発明の差動増幅回路において、コ
レクタ電圧昇圧手段が、カソードが第１のトランジスタ
又は第２のトランジスタのベースと接続されたダイオー
ドと、ベースがダイオードのアノードと接続されエミッ
タが第１のトランジスタのコレクタと接続された第３の
トランジスタと、ベースがダイオードのアノードと接続
され、ミッタが第２のトランジスタのコレクタと接続さ
れた第４のトランジスタとを有していることが好まし
い。

【００１９】また、本発明の差動増幅回路において、コ
レクタ電圧昇圧手段が、第３のトランジスタと、エミッ
タが共通エミッタと接続されベース及びコレクタが共通
接続された第４のトランジスタと、ベースが第３のトラ
ンジスタのベースと接続されエミッタが第１のトランジ
スタ又は第２のトランジスタのコレクタと接続された第
５のトランジスタとを有していることが好ましい。

【００２０】また、本発明の差動増幅回路において、コ
レクタ電圧昇圧手段が、カソードが共通エミッタと接続
されたダイオードと、ベースがダイオードのアノードと
接続されエミッタが第１のトランジスタ又は第２のトラ
ンジスタのコレクタと接続された第３のトランジスタと
を有していることが好ましい。

【００２１】また、本発明の差動増幅回路において、コ
レクタ電圧昇圧手段が、第３のトランジスタと、エミッ
タが共通エミッタと接続されベース及びコレクタが共通
接続された第４のトランジスタと、ベースが第３のトラ
ンジスタのベースと接続されエミッタが第１のトランジ
スタのコレクタと接続された第５のトランジスタと、ベ
ースが第３のトランジスタのベースと接続されエミッタ
が第２のトランジスタのコレクタと接続された第６のト
ランジスタとを有していることが好ましい。

【００２２】また、本発明の差動増幅回路において、コ
レクタ電圧昇圧手段が、カソードが共通エミッタと接続
されたダイオードと、ベースがダイオードのアノードと
接続されエミッタが第１のトランジスタのコレクタと接
続された第３のトランジスタと、ベースがダイオードの
アノードと接続されエミッタが第２のトランジスタのコ
レクタと接続された第４のトランジスタとを有している
ことが好ましい。

【００２３】

【発明の実施の形態】（第１の実施形態）本発明の第１
の実施形態について図面を参照しながら説明する。

【００２４】図１は本発明の第１の実施形態に係る差動
増幅回路を用いたバッファ回路の回路構成を示し、図２
は本実施形態に係るバッファ回路の電源電圧に対する電
圧特性を示している。

【００２５】図１に示すように、本実施形態に係るバッ
ファ回路は、互いに共通接続された共通エミッタＱ_11E
を有する第１のトランジスタＱ₁₁及び第２のトランジス
タＱ ₁₂を備えている。なお、本願明細書におけるトラン
ジスタはバイポーラトランジスタを意味する。

【００２６】第１のトランジスタＱ₁₁のベースは入力端
子Ｖ_inと接続され、コレクタＱ_11Cは、ｐ型ＦＥＴから
なる第１の負荷回路１１を介して電源端子（電源電圧）
Ｖ_CCと接続されている。第２のトランジスタＱ₁₂のベー
スは、出力端子Ｖ_out と接続され、コレクタＱ_12C は第
１の負荷回路１１と接続されている。

【００２７】共通エミッタＱ_11E は、ｎ型ＦＥＴ及びト
ランジスタからなる第２の負荷回路１２と接続されてい
る。第２の負荷回路１２には、定電流源１３における接
地端子と反対側の端子と接続されたｐ型ＦＥＴからなる
第３の負荷回路１４から出力される電圧が印加される。
これにより、共通エミッタＱ_11E は、接地電位よりも高
い所定の電圧、すなわち、入力端子の電圧Ｖ_inから０．
７Ｖ程度低い電圧に保持される。

【００２８】本実施形態の特徴として、第１の負荷回路
１１と第３の負荷回路１４との間に、コレクタ電圧昇圧
回路２０Ａが設けられている。

【００２９】コレクタ電圧昇圧回路２０Ａは、ゲートが
第３の負荷回路１４の出力電圧を受け、ソースが電源電
圧Ｖ_CCを受けるｐ型ＦＥＴＱ₄₀と、コレクタ及びベース
がｐ型ＦＥＴＱ₄₀のドレインと接続され、エミッタが第
１のトランジスタＱ₁₁のベースと接続された第３のトラ
ンジスタＱ₁₃と、コレクタが電源電圧Ｖ_CCを受け、ベー
スが第３のトランジスタＱ₁₃のベースと共通接続され、
エミッタが第１のトランジスタＱ₁₁のコレクタＱ_11C と
接続された第４のトランジスタＱ₁₄とにより構成されて
いる。

【００３０】以下、前記のように構成されたバッファ回
路の動作を説明する。

【００３１】図２に示すように、電源電圧Ｖ_CCを供給す
ると、入力端子Ｖ_inに印加される電圧（＝入力電圧
Ｖ_in）に応じて第３のトランジスタＱ₁₃のエミッタ電圧
が上昇する。これにより、第３のトランジスタＱ₁₃のベ
ース電圧がベースエミッタ電圧Ｖ _BE（ここでは、約０．
７Ｖ）分だけ上昇するため、該第３のトランジスタＱ₁₃
とベースを共有する第４のトランジスタＱ₁₄のエミッタ
電圧は、ベースエミッタ電圧Ｖ_BE分だけ低い電圧にラッ
チされる。ここで、第４のトランジスタＱ₁₄のエミッタ
は第１のトランジスタＱ₁₁のコレクタＱ_11C と接続され
ているため、第１のトランジスタＱ₁₁のコレクタＱ_11C
の電圧は、第３のトランジスタＱ₁₃のベースエミッタ電
圧Ｖ_BE分だけ上昇したこととなり、その結果、入力電圧
Ｖ_inとコレクタＱ_11C の電圧との電圧差Ｖ２はほぼ０Ｖ
となる。

【００３２】このように本実施形態によると、バッファ
回路の内部にコレクタ電圧昇圧手段を設けているため、
半導体装置の小型化を阻害することなく、コレクタＱ
_11C の電圧が入力電圧Ｖ_in（第１のトランジスタＱ₁₁の
ベース電圧）よりも低くなる電源電圧領域をなくすこと
ができ、第１のトランジスタＱ₁₁がラッチアップ現象を
生じさせないようにできる。なお、図２に示すように、
電源電圧Ｖ_CCが４Ｖを越える領域では、従来のバッファ
回路と同様の電圧特性を示す。

【００３３】本実施形態において、第３のトランジスタ
Ｑ₁₃及び第４のトランジスタＱ₁₄のベースエミッタ電圧
Ｖ_BEの値を０．７Ｖとしたが、これは一例に過ぎず、コ
レクタＱ_11C の電圧と入力電圧Ｖ_inとの電圧差Ｖ２が所
定のしきい値電圧を越えないようなベースエミッタ電圧
Ｖ_BE値であればよい。

【００３４】また、第３のトランジスタＱ₁₃のエミッタ
を入力端子Ｖ_inと接続したが、出力端子Ｖ_out （第２の
トランジスタＱ₁₂のベース）と接続してもよい。

【００３５】（第１の実施形態の一変形例）以下、本発
明の第１の実施形態の一変形例について図面を参照しな
がら説明する。

【００３６】図３は本実施形態の一変形例に係る差動増
幅回路を用いたバッファ回路の回路構成を示している。
図３において、図１に示す構成要素と同一の構成要素に
は同一の符号を付すことにより説明を省略する。

【００３７】本変形例に係るコレクタ電圧昇圧回路２０
Ｂは、第４のトランジスタＱ₁₄のエミッタが、第１のト
ランジスタＱ₁₁のコレクタＱ_11C ではなく、第２のトラ
ンジスタＱ₁₂のコレクタＱ_12C と接続されていることを
特徴とする。この場合でも、電圧特性は図２と同様の特
性を示す。

【００３８】本変形例によると、出力端子Ｖ_out は半導
体装置の出力端子として他の回路と接続される場合が多
いため、該出力端子Ｖ_out に対してサージ電圧等の不測
の電圧が印加されるような場合であっても、コレクタＱ
_12C の電圧と出力端子Ｖ_outに出力される電圧（＝出力
電圧Ｖ_out ）との電圧差Ｖ２が所定のしきい値電圧より
も大きくならないので、ラッチアップ現象の発生を防止
できる。

【００３９】（第２の実施形態）以下、本発明の第２の
実施形態について図面を参照しながら説明する。

【００４０】図４は本発明の第２の実施形態に係る差動
増幅回路を用いたバッファ回路の回路構成を示してい
る。図４において、図１に示す構成要素と同一の構成要
素には同一の符号を付すことにより説明を省略する。

【００４１】本実施形態に係るコレクタ電圧昇圧回路２
１Ａは、ゲートが第３の負荷回路１４の出力電圧を受
け、ソースが電源電圧Ｖ_CCを受けるｐ型ＦＥＴＱ₄₁と、
アノードがｐ型ＦＥＴＱ₄₁のドレインと接続され、カソ
ードが第１のトランジスタＱ₁₁のベースと接続されたダ
イオードＤ₁₃と、コレクタが電源電圧Ｖ_CCを受け、ベー
スがダイオードＤ₁₃のアノードと接続され、エミッタが
第１のトランジスタＱ₁₁のコレクタＱ_11C と接続された
第３のトランジスタＱ₁₅とにより構成されている。

【００４２】このように、第１のトランジスタＱ₁₁のベ
ースである入力端子Ｖ_inとｐ型ＦＥＴＱ₄₁との間にダイ
オードＤ₁₃を順方向に直列接続して、ダイオードＤ₁₃の
アノードの電圧を入力電圧Ｖ_inよりも０．７Ｖ程度高く
することにより、第１の実施形態と同様の電圧特性を得
ることができる。

【００４３】（第２の実施形態の一変形例）以下、本発
明の第２の実施形態の一変形例について図面を参照しな
がら説明する。

【００４４】図５は本実施形態の一変形例に係る差動増
幅回路を用いたバッファ回路の回路構成を示している。
図５において、図４に示す構成要素と同一の構成要素に
は同一の符号を付すことにより説明を省略する。

【００４５】本変形例に係るコレクタ電圧昇圧回路２１
Ｂは、第３のトランジスタＱ₁₅のエミッタが、第１のト
ランジスタＱ₁₁のコレクタＱ_11C ではなく、第２のトラ
ンジスタＱ₁₂のコレクタＱ_12C と接続されていることを
特徴とする。この場合でも、電圧特性は図２と同様の特
性を示す。

【００４６】本変形例によると、第１の実施形態の一変
形例と同様に、出力端子Ｖ_out に対してサージ電圧等の
不測の電圧が印加されるような場合であっても、コレク
タＱ _12C の電圧と出力端子Ｖ_out に印加される出力電圧
Ｖ_out との電圧差Ｖ２が所定のしきい値電圧よりも大き
くならないので、ラッチアップ現象の発生を防止でき
る。

【００４７】（第３の実施形態）以下、本発明の第３の
実施形態について図面を参照しながら説明する。

【００４８】図６は本発明の第３の実施形態に係る差動
増幅回路を用いたバッファ回路の回路構成を示してい
る。図６において、図１に示す構成要素と同一の構成要
素には同一の符号を付すことにより説明を省略する。

【００４９】本実施形態に係るコレクタ電圧昇圧回路２
２Ａは、ゲートが第３の負荷回路１４の出力電圧を受
け、ソースが電源電圧Ｖ_CCを受けるｐ型ＦＥＴＱ₄₀と、
コレクタ及びベースがｐ型ＦＥＴＱ₄₀のドレインと接続
され、エミッタが第１のトランジスタＱ₁₁のベースと接
続された第３のトランジスタＱ₁₆と、コレクタが電源電
圧Ｖ_CCを受け、ベースが第３のトランジスタＱ₁₆のベー
スと共通接続され、エミッタが第１のトランジスタＱ₁₁
のコレクタＱ_11C と接続された第４のトランジスタＱ₁₇
と、コレクタが電源電圧Ｖ_CCを受け、ベースが第３のト
ランジスタＱ₁₆のベースと共通接続され、エミッタが第
２のトランジスタＱ₁₂のコレクタＱ_12C と接続された第
５のトランジスタＱ₁₈とにより構成されている。

【００５０】このように、エミッタが第１のトランジス
タＱ₁₁のコレクタＱ_11C と接続された第４のトランジス
タＱ₁₇と、エミッタが第２のトランジスタＱ₁₂のコレク
タＱ _12C と接続された第５のトランジスタＱ₁₈とは、そ
れぞれのベースが第３のトランジスタＱ₁₆のベースと共
通接続されているため、コレクタＱ_11C 及びコレクタＱ
_12C は共に、第３のトランジスタＱ₁₆のベースエミッタ
電圧Ｖ_BE分の電圧が上昇する。従って、第１のトランジ
スタＱ₁₁におけるコレクタＱ_11C の電圧が入力端子Ｖ_in
に印加される電圧と比べて、ラッチアップ現象が生じる
程に低下することがなくなる。同様に、第２のトランジ
スタＱ₁₂におけるコレクタＱ_12C の電圧も出力端子Ｖ
_out に印加される電圧と比べて、ラッチアップ現象が生
じる程に低下することがなくなる。

【００５１】（第３の実施形態の一変形例）以下、本発
明の第３の実施形態の一変形例について図面を参照しな
がら説明する。

【００５２】図７は本実施形態の一変形例に係る差動増
幅回路を用いたバッファ回路の回路構成を示している。
図７において、図１に示す構成要素と同一の構成要素に
は同一の符号を付すことにより説明を省略する。

【００５３】本変形例に係るコレクタ電圧昇圧回路２２
Ｂは、ゲートが第３の負荷回路１４の出力電圧を受け、
ソースが電源電圧Ｖ_CCを受けるｐ型ＦＥＴＱ₄₁と、アノ
ードがｐ型ＦＥＴＱ₄₁のドレインと接続され、カソード
が第１のトランジスタＱ₁₁のベースと接続されたダイオ
ードＤ₁₃と、コレクタが電源電圧Ｖ_CCを受け、ベースが
ダイオードＤ₁₃のアノードと接続され、エミッタが第１
のトランジスタＱ₁₁のコレクタＱ_11C と接続された第３
のトランジスタＱ₁₉と、コレクタが電源電圧Ｖ _CCを受
け、ベースが第３のトランジスタＱ₁₉のベースと共通接
続され、エミッタが第２のトランジスタＱ₁₂のコレクタ
Ｑ_12C と接続された第４のトランジスタＱ ₂₀とにより構
成されている。

【００５４】このように、第１のトランジスタＱ₁₁のベ
ースである入力端子Ｖ_inとｐ型ＦＥＴＱ₄₁との間にダイ
オードＤ₁₃を順方向に直列接続して、ダイオードＤ₁₃の
アノードの電圧を０．７Ｖ程度高くする。これにより、
コレクタＱ_11C の電圧と入力電圧Ｖ_inとの電圧差Ｖ２、
及びコレクタＱ_12C の電圧と出力電圧Ｖ_out との電圧差
Ｖ２がいずれもラッチアップ現象が起きない程度とな
る。

【００５５】（第４の実施形態）以下、本発明の第４の
実施形態について図面を参照しながら説明する。

【００５６】図８は本発明の第４の実施形態に係る差動
増幅回路を用いたバッファ回路の回路構成を示してい
る。図８において、図１に示す構成要素と同一の構成要
素には同一の符号を付すことにより説明を省略する。

【００５７】本実施形態に係るコレクタ電圧昇圧回路２
３Ａは、ゲートが第３の負荷回路１４の出力電圧を受
け、ソースが電源電圧Ｖ_CCを受けるｐ型ＦＥＴＱ₄₀と、
コレクタ及びベースがｐ型ＦＥＴＱ₄₀のドレインと接続
された第３のトランジスタＱ₂₁と、コレクタ及びベース
が第３のトランジスタＱ₂₁のエミッタと接続され、エミ
ッタが共通エミッタＱ_11E と接続された第４のトランジ
スタＱ₂₂と、コレクタが電源電圧Ｖ_CCを受け、ベースが
第３のトランジスタＱ₂₁のベースと共通接続され、エミ
ッタが第１のトランジスタＱ₁₁のコレクタＱ_11C と接続
された第５のトランジスタＱ₂₃とにより構成されてい
る。

【００５８】以下、前記のように構成されたバッファ回
路の動作を説明する。

【００５９】電源電圧Ｖ_CCを供給すると、共通エミッタ
Ｑ_11E の電圧は、入力電圧Ｖ_inに応じて第１のトランジ
スタＱ₁₁のベースエミッタ電圧Ｖ_BE分だけ低下する。逆
に、第４のトランジスタＱ₂₂のベース電圧は該第４のト
ランジスタＱ₂₂のベースエミッタ電圧Ｖ_BE分だけ上昇す
るため、第３のトランジスタＱ₂₁のエミッタ電圧は、第
１のトランジスタＱ₁₁のベース電圧、すなわち入力電圧
Ｖ_inとほぼ等しくなる。その結果、第３のトランジスタ
Ｑ₂₁とベースを共有する第５のトランジスタＱ ₂₃のエミ
ッタ電圧は、この第３のトランジスタＱ₂₁のエミッタ電
圧とほぼ等しくなるため、図２の電圧特性曲線に示すよ
うに第５のトランジスタＱ₂₃のエミッタ電圧である第１
のトランジスタＱ₁₁のコレクタＱ_11C の電圧は、入力電
圧Ｖ_inとほぼ等しくなる。

【００６０】例えば、第１の実施形態においては、第１
のトランジスタＱ₁₁のベース電圧（入力電圧Ｖ_in）を基
準にして、互いにベースを共有する第３のトランジスタ
Ｑ₁₃及び第４のトランジスタＱ₁₄の各エミッタ電圧がほ
ぼ等しいことを用いて、入力電圧Ｖ_inとコレクタＱ_11C
の電圧との電圧差Ｖ２をしきい値電圧以下に抑えてい
る。

【００６１】一方、本実施形態においては、共通エミッ
タＱ_11E の電圧を基準にしているため、第４のトランジ
スタＱ₂₂を介在させることにより、第１の実施形態と同
様に、互いにベースを共有した第３のトランジスタＱ₂₁
及び第５のトランジスタＱ₂₃の各エミッタ電圧を用い
て、入力電圧Ｖ_inとコレクタＱ_11C の電圧との電圧差Ｖ
２をしきい値電圧以下にまで小さくしている。

【００６２】このように本実施形態においても、半導体
装置の小型化を阻害することなく、コレクタＱ_11C の電
圧と入力電圧Ｖ_inとの差Ｖ２がしきい値電圧以上に大き
くなる電源電圧領域をなくすことができるため、第１の
トランジスタＱ₁₁がラッチアップ現象を生じないように
できる。

【００６３】（第４の実施形態の一変形例）以下、本発
明の第４の実施形態の一変形例について図面を参照しな
がら説明する。

【００６４】図９は本実施形態の一変形例に係る差動増
幅回路を用いたバッファ回路の回路構成を示している。
ここで、図９において、図８に示す構成要素と同一の構
成要素には同一の符号を付すことにより説明を省略す
る。

【００６５】本変形例に係るコレクタ電圧昇圧回路２３
Ｂは、第５のトランジスタＱ₂₃のエミッタが、第１のト
ランジスタＱ₁₁のコレクタＱ_11C ではなく、第２のトラ
ンジスタＱ₁₂のコレクタＱ_12C と接続されていることを
特徴とする。この場合でも、電圧特性は図２と同様の特
性を示す。

【００６６】本変形例によると、出力端子Ｖ_out は半導
体装置の出力端子として他の回路と接続される場合が多
いため、該出力端子Ｖ_out に対してサージ電圧等が印加
されるような場合であっても、コレクタＱ_12C の電圧と
出力電圧Ｖ_out との電圧差Ｖ２がしきい値電圧以上に大
きくならないので、ラッチアップ現象が発生しにくくな
る。

【００６７】（第５の実施形態）以下、本発明の第５の
実施形態について図面を参照しながら説明する。

【００６８】図１０は本発明の第５の実施形態に係る差
動増幅回路を用いたバッファ回路の回路構成を示してい
る。図１０において、図１に示す構成要素と同一の構成
要素には同一の符号を付すことにより説明を省略する。

【００６９】本実施形態に係るコレクタ電圧昇圧回路２
４Ａは、ゲートが第３の負荷回路１４の出力電圧を受
け、ソースが電源電圧Ｖ_CCを受けるｐ型ＦＥＴＱ₄₁と、
該ｐ型ＦＥＴＱ₄₁のドレインと共通エミッタＱ_11E との
間に順方向に直列接続された第１のダイオードＤ₁₃及び
第２のダイオードＤ₁₄と、コレクタが電源電圧Ｖ_CCを受
け、ベースが第１のダイオードＤ₁₃のアノードと接続さ
れ、エミッタが第１のトランジスタＱ₁₁のコレクタＱ
_11C と接続された第３のトランジスタＱ₂₄とにより構成
されている。

【００７０】このように、共通エミッタＱ_11E とｐ型Ｆ
ＥＴＱ₄₁との間に第１のダイオードＤ₁₃及び第２のダイ
オードＤ₁₄を順方向に直列接続して、第１のダイオード
Ｄ₁₃のアノードの電圧を１．４Ｖ程度高くすることによ
り、第５の実施形態と同様の電圧特性を得ることができ
る。

【００７１】なお、本実施形態においては、２つのダイ
オードを直列接続して用いたが、第１のトランジスタＱ
₁₁のコレクタＱ_11C の電圧が入力電圧Ｖ_inとほぼ等しく
なる程度、言い換えれば、第３のトランジスタＱ₂₄のベ
ース電圧をラッチアップ現象が生じない程度の電圧に昇
圧できるダイオードであればその個数は限定されない。

【００７２】（第５の実施形態の一変形例）以下、本発
明の第５の実施形態の一変形例について図面を参照しな
がら説明する。

【００７３】図１１は本実施形態の一変形例に係る差動
増幅回路を用いたバッファ回路の回路構成を示してい
る。図１１において、図１０に示す構成要素と同一の構
成要素には同一の符号を付すことにより説明を省略す
る。

【００７４】本変形例に係るコレクタ電圧昇圧回路２４
Ｂは、第３のトランジスタＱ₂₄のエミッタが、第１のト
ランジスタＱ₁₁のコレクタＱ_11C ではなく、第２のトラ
ンジスタＱ₁₂のコレクタＱ_12C と接続されていることを
特徴とする。この場合でも、電圧特性は図２と同様の特
性を示す。

【００７５】（第６の実施形態）以下、本発明の第６の
実施形態について図面を参照しながら説明する。

【００７６】図１２は本発明の第６の実施形態に係る差
動増幅回路を用いたバッファ回路の回路構成を示してい
る。図１２において、図１に示す構成要素と同一の構成
要素には同一の符号を付すことにより説明を省略する。

【００７７】本実施形態に係るコレクタ電圧昇圧回路２
５Ａは、ゲートが第３の負荷回路１４の出力電圧を受
け、ソースが電源電圧Ｖ_CCを受けるｐ型ＦＥＴＱ₄₀と、
コレクタ及びベースがｐ型ＦＥＴＱ₄₀のドレインと接続
された第３のトランジスタＱ₂₅と、コレクタ及びベース
が第３のトランジスタＱ₂₅のエミッタと接続され、エミ
ッタが共通エミッタＱ_11E と接続された第４のトランジ
スタＱ₂₆と、コレクタが電源電圧Ｖ_CCを受け、ベースが
第３のトランジスタＱ₂₅のベースと共通接続され、エミ
ッタが第１のトランジスタＱ₁₁のコレクタＱ_11C と接続
された第５のトランジスタＱ₂₇と、コレクタが電源電圧
Ｖ_CCを受け、ベースが第３のトランジスタＱ₂₅のベース
と共通接続され、エミッタが第２のトランジスタＱ₁₂の
コレクタＱ _12C と接続された第６のトランジスタＱ₂₈と
により構成されている。

【００７８】これにより、入力端子Ｖ_in又は出力端子Ｖ
_out に対してサージ電圧等の電圧変動が生じても、ラッ
チアップ現象が起こりにくくなる。

【００７９】（第６の実施形態の一変形例）以下、本発
明の第６の実施形態の一変形例について図面を参照しな
がら説明する。

【００８０】図１３は本実施形態の一変形例に係る差動
増幅回路を用いたバッファ回路の回路構成を示してい
る。図１３において、図１２に示す構成要素と同一の構
成要素には同一の符号を付すことにより説明を省略す
る。

【００８１】本変形例に係るコレクタ電圧昇圧回路２５
Ｂは、ゲートが第３の負荷回路１４の出力電圧を受け、
ソースが電源電圧Ｖ_CCを受けるｐ型ＦＥＴＱ₄₁と、該ｐ
型ＦＥＴＱ₄₁のドレインと共通エミッタＱ_11E との間に
順方向に直列接続された第１のダイオードＤ₁₃及び第２
のダイオードＤ₁₄と、コレクタが電源電圧Ｖ_CCを受け、
ベースが第１のダイオードＤ₁₃のアノードと接続され、
エミッタが第１のトランジスタＱ₁₁のコレクタＱ_11C と
接続された第３のトランジスタＱ₂₉と、コレクタが電源
電圧Ｖ_CCを受け、ベースが第３のトランジスタＱ₂₉のベ
ースと共通接続され、エミッタが第２のトランジスタＱ
₁₂のコレクタＱ_12C と接続された第４のトランジスタＱ
₃₀とにより構成されている。

【００８２】このように、共通エミッタＱ_11E とｐ型Ｆ
ＥＴＱ₄₁との間に第１のダイオードＤ₁₃及び第２のダイ
オードＤ₁₄を順方向に直列接続して、第１のダイオード
Ｄ₁₃のアノードの電圧を１．４Ｖ程度高くすることによ
り、第６の実施形態と同様の電圧特性を得ることができ
る。

【００８３】なお、本変形例においては、２つのダイオ
ードを直列接続して用いたが、第１のトランジスタＱ₁₁
におけるコレクタＱ_11C の電圧が入力電圧Ｖ_inとほぼ等
しくなる程度で、且つ、第２のトランジスタＱ₁₂におけ
るコレクタＱ_12C の電圧が出力電圧Ｖ_out とほぼ等しく
なる程度、言い換えれば、第３のトランジスタＱ₂₉のベ
ース電圧をラッチアップが起きない程度の電圧に昇圧で
きるダイオードであればその個数は問われない。

【００８４】なお、各実施形態及びその変形例におい
て、第１のトランジスタＱ₁₁及び第２のトランジスタＱ
₁₂に対して保護用のベース抵抗Ｒを設けても本発明の効
果を得ることができる。図１４に示すように、第１の実
施形態に係るバッファ回路を例に採ると、第３のトラン
ジスタＱ₁₃のエミッタと第１のトランジスタＱ₁₁のベー
スとの間及び第２のトランジスタＱ₁₂のベースと出力端
子Ｖ_out との間にそれぞれベース抵抗Ｒを挿入すればよ
い。

【００８５】また、バッファ回路ではなく差動増幅回路
として用いる場合には、第１の実施形態を例に採ると、
第１の入力端子及び第２の入力端子を第１のトランジス
タＱ ₁₁及び第２のトランジスタＱ₁₂の各ベースとし、第
１の出力端子を第１のトランジスタＱ₁₁のコレクタＱ
_11C とし、第２の出力端子を図１に示す出力端子Ｖ_out
とすればよい。

【００８６】

【発明の効果】本発明の係る差動増幅回路によると、共
通エミッタを有する第１のトランジスタ及び第２のトラ
ンジスタにおける第１のトランジスタのコレクタ及び第
２のトランジスタのコレクタのうちの少なくとも一方の
電位を、入力信号又は出力信号の電圧値とほぼ同等の電
圧値にまで昇圧するコレクタ電圧昇圧手段を備えている
ため、回路の小型化を妨げることなく、ラッチアップ現
象の発生を防止できる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態に係る差動増幅回路を
用いたバッファ回路を示す回路図である。

【図２】本発明に係る差動増幅回路を用いたバッファ回
路の電源電圧に対する電圧特性を示すグラフである。

【図３】本発明の第１の実施形態の一変形例に係る差動
増幅回路を用いたバッファ回路を示す回路図である。

【図４】本発明の第２の実施形態に係る差動増幅回路を
用いたバッファ回路を示す回路図である。

【図５】本発明の第２の実施形態の一変形例に係る差動
増幅回路を用いたバッファ回路を示す回路図である。

【図６】本発明の第３の実施形態に係る差動増幅回路を
用いたバッファ回路を示す回路図である。

【図７】本発明の第３の実施形態の一変形例に係る差動
増幅回路を用いたバッファ回路を示す回路図である。

【図８】本発明の第４の実施形態に係る差動増幅回路を
用いたバッファ回路を示す回路図である。

【図９】本発明の第４の実施形態の一変形例に係る差動
増幅回路を用いたバッファ回路を示す回路図である。

【図１０】本発明の第５の実施形態に係る差動増幅回路
を用いたバッファ回路を示す回路図である。

【図１１】本発明の第５の実施形態の一変形例に係る差
動増幅回路を用いたバッファ回路を示す回路図である。

【図１２】本発明の第６の実施形態に係る差動増幅回路
を用いたバッファ回路を示す回路図である。

【図１３】本発明の第６の実施形態の一変形例に係る差
動増幅回路を用いたバッファ回路を示す回路図である。

【図１４】本発明の第１の実施形態に係る差動増幅回路
にベース抵抗を設けた場合の回路図である。

【図１５】従来の差動増幅回路を用いたバッファ回路を
示す回路図である。

【図１６】従来の差動増幅回路を用いたバッファ回路の
電源電圧に対する電圧特性を示すグラフである。

【図１７】従来の差動増幅回路を用いたバッファ回路の
ラッチアップ現象を説明するための半導体装置の模式的
な構成断面図である。

【符号の説明】

１１ 第１の負荷回路 １２ 第２の負荷回路 １３ 定電流源 １４ 第３の負荷回路 ２０Ａ コレクタ電圧昇圧回路（コレクタ電圧昇圧手
段） ２０Ｂ コレクタ電圧昇圧回路 ２１Ａ コレクタ電圧昇圧回路 ２１Ｂ コレクタ電圧昇圧回路 ２２Ａ コレクタ電圧昇圧回路 ２２Ｂ コレクタ電圧昇圧回路 ２３Ａ コレクタ電圧昇圧回路 ２３Ｂ コレクタ電圧昇圧回路 ２４Ａ コレクタ電圧昇圧回路 ２４Ｂ コレクタ電圧昇圧回路 ２５Ａ コレクタ電圧昇圧回路 ２５Ｂ コレクタ電圧昇圧回路 Ｖ_in 入力端子（入力電圧） Ｖ_out 出力端子（出力電圧） Ｖ_CC 電源端子（電源電圧） Ｑ₁₁ 第１のトランジスタ Ｑ₁₂ 第２のトランジスタ Ｑ_11E 共通エミッタ Ｑ_11C （第１のトランジスタの）コレクタ Ｑ_12C （第２のトランジスタの）コレクタ Ｑ₄₀ ｐ型ＦＥＴ Ｑ₁₃ 第３のトランジスタ Ｑ₁₄ 第４のトランジスタ Ｑ₄₁ ｐ型ＦＥＴ Ｄ₁₃ ダイオード（第１のダイオード） Ｑ₁₅ 第３のトランジスタ Ｑ₁₆ 第３のトランジスタ Ｑ₁₇ 第４のトランジスタ Ｑ₁₈ 第５のトランジスタ Ｑ₁₉ 第３のトランジスタ Ｑ₂₀ 第４のトランジスタ Ｑ₂₁ 第３のトランジスタ Ｑ₂₂ 第４のトランジスタ Ｑ₂₃ 第５のトランジスタ Ｄ₁₄ 第２のダイオード Ｑ₂₄ 第３のトランジスタ Ｑ₂₅ 第３のトランジスタ Ｑ₂₆ 第４のトランジスタ Ｑ₂₇ 第５のトランジスタ Ｑ₂₈ 第６のトランジスタ Ｑ₂₉ 第３のトランジスタ Ｑ₃₀ 第４のトランジスタ

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5J066 AA01 AA12 AA45 CA56 CA92 FA03 HA08 HA09 HA17 HA18 HA19 HA25 HA29 KA02 KA05 KA09 KA24 MA11 MA21 ND01 ND14 ND22 ND23 PD01 QA02 TA02 5J091 AA01 AA12 AA45 CA56 CA92 FA03 GP02 HA08 HA09 HA17 HA18 HA19 HA25 HA29 KA02 KA05 KA09 KA24 MA11 MA21 QA02 TA02

Claims (9)

【特許請求の範囲】
1. 【請求項１】 互いに接続された共通エミッタを有する
   第１のトランジスタ及び第２のトランジスタと、 前記第１のトランジスタのコレクタ及び前記第２のトラ
   ンジスタのコレクタのうちの少なくとも一方の電位を、
   入力信号又は出力信号の電圧値とほぼ同等の電圧値にま
   で昇圧するコレクタ電圧昇圧手段とを備えていることを
   特徴とする差動増幅回路。
2. 【請求項２】 前記コレクタ電圧昇圧手段は、 エミッタが前記第１のトランジスタ又は前記第２のトラ
   ンジスタのベースと接続された第３のトランジスタと、 ベースが前記第３のトランジスタのベースと接続され、
   エミッタが前記第１のトランジスタ又は前記第２のトラ
   ンジスタのコレクタと接続された第４のトランジスタと
   を有していることを特徴とする請求項１に記載の差動増
   幅回路。
3. 【請求項３】 前記コレクタ電圧昇圧手段は、 カソードが前記第１のトランジスタ又は前記第２のトラ
   ンジスタのベースと接続されたダイオードと、 ベースが前記ダイオードのアノードと接続され、エミッ
   タが前記第１のトランジスタ又は前記第２のトランジス
   タのコレクタと接続された第３のトランジスタとを有し
   ていることを特徴とする請求項１に記載の差動増幅回
   路。
4. 【請求項４】 前記コレクタ電圧昇圧手段は、 エミッタが前記第１のトランジスタ又は前記第２のトラ
   ンジスタのベースと接続された第３のトランジスタと、 ベースが前記第３のトランジスタのベースと接続され、
   エミッタが前記第１のトランジスタのコレクタと接続さ
   れた第４のトランジスタと、 ベースが前記第３のトランジスタのベースと接続され、
   エミッタが前記第２のトランジスタのコレクタと接続さ
   れた第５のトランジスタとを有していることを特徴とす
   る請求項１に記載の差動増幅回路。
5. 【請求項５】 前記コレクタ電圧昇圧手段は、 カソードが前記第１のトランジスタ又は前記第２のトラ
   ンジスタのベースと接続されたダイオードと、 ベースが前記ダイオードのアノードと接続され、エミッ
   タが前記第１のトランジスタのコレクタと接続された第
   ３のトランジスタと、 ベースが前記ダイオードのアノードと接続され、エミッ
   タが前記第２のトランジスタのコレクタと接続された第
   ４のトランジスタとを有していることを特徴とする請求
   項１に記載の差動増幅回路。
6. 【請求項６】 前記コレクタ電圧昇圧手段は、 第３のトランジスタと、 エミッタが前記共通エミッタと接続され、ベース及びコ
   レクタが共通接続された第４のトランジスタと、 ベースが前記第３のトランジスタのベースと接続され、
   エミッタが前記第１のトランジスタ又は前記第２のトラ
   ンジスタのコレクタと接続された第５のトランジスタと
   を有していることを特徴とする請求項１に記載の差動増
   幅回路。
7. 【請求項７】 前記コレクタ電圧昇圧手段は、 カソードが前記共通エミッタと接続されたダイオード
   と、 ベースが前記ダイオードのアノードと接続され、エミッ
   タが前記第１のトランジスタ又は前記第２のトランジス
   タのコレクタと接続された第３のトランジスタとを有し
   ていることを特徴とする請求項１に記載の差動増幅回
   路。
8. 【請求項８】 前記コレクタ電圧昇圧手段は、 第３のトランジスタと、 エミッタが前記共通エミッタと接続され、ベース及びコ
   レクタが共通接続された第４のトランジスタと、 ベースが前記第３のトランジスタのベースと接続され、
   エミッタが前記第１のトランジスタのコレクタと接続さ
   れた第５のトランジスタと、 ベースが前記第３のトランジスタのベースと接続され、
   エミッタが前記第２のトランジスタのコレクタと接続さ
   れた第６のトランジスタとを有していることを特徴とす
   る請求項１に記載の差動増幅回路。
9. 【請求項９】 前記コレクタ電圧昇圧手段は、 カソードが前記共通エミッタと接続されたダイオード
   と、 ベースが前記ダイオードのアノードと接続され、エミッ
   タが前記第１のトランジスタのコレクタと接続された第
   ３のトランジスタと、 ベースが前記ダイオードのアノードと接続され、エミッ
   タが前記第２のトランジスタのコレクタと接続された第
   ４のトランジスタとを有していることを特徴とする請求
   項１に記載の差動増幅回路。