JPH03166589A

JPH03166589A - 差動増幅回路

Info

Publication number: JPH03166589A
Application number: JP30464889A
Authority: JP
Inventors: Takeshi Suyama; 健須山; Satoshi Suzuki; 悟史鈴木
Original assignee: Toshiba Corp; Toshiba Microelectronics Corp
Current assignee: Toshiba Corp; Toshiba Electronic Device Solutions Corp
Priority date: 1989-11-27
Filing date: 1989-11-27
Publication date: 1991-07-18

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）本発明は、液晶表示駆動用電源供給系などに使用される
差動増幅回路に係り、特に自己制御型の差動増幅回路に
関する。

（従来の技術）第８図は、従来の単純マトリクス方式液晶表示装置（液
晶表示パネル）８１、液晶駆動回路８２および液晶駆動
用電源供給回路８３の各一部を示している。即ち、液晶
表示装置８１は、走査電極８４と信号電極８５との各交
点部に挾まれている液晶表示部（等価的に容量素子とし
て表わされる。）８６を有する。また、液晶駆動回路８
２は、上記液晶表示装置８１の各液晶表示部８６を時分
割駆動するために必要な４値電圧を選択的に供給するた
めに、各一端が前記走査電極８４に共通接続された走査
電極駆動用の４個のＭＯＳ｝ランジスタ８　７　ｏ〜８
７３および各一端が前記信号電極８５に共通接続された
信号電極駆動用の４個のＭＯＳトランジスタ８　８　ｏ
〜８８３を有している。この走査電極および信号電極の
駆動回路８２は、１チップ化される場合と別チップにさ
れる場合とがある。また、液晶駆動用電源供給回路８３
は、上記液晶駆動回路８２で必要とする複数の液晶駆動
電位を生成するために高電位側の電源電位ｖＤＤと低電
位側の電源電位ＶＥＲとの間に接続された電源電位分割
用抵抗Ｒｌ−Ｒｎ群を有しており、集積回路化されてい
る。

上記各液晶表示部８６の点滅は、対応する各交点部の走
査電極８４と信号電極８５との間に液晶を配向させるの
に必要な実効電圧がかかるか不足しているかで決まる。

第９図は、さらに別の従来の単純マトリクス方式液晶表
示装置８１、液晶駆動回路８２および液晶駆動用電源供
給回路９０の各一部を示しており、第８図の構成と比べ
て、液晶表示装置８１および液晶駆動回路８２は同じで
あり、液晶駆動用電源供給回路９０が異なる。即ち、こ
の液晶駆動用電源供給回路９０は、前記したような電源
電位分割用抵抗Ｒ１〜Ｒｎ群と、分割された各中間電位
のインピーダンスを小さくするために各分割電位供給経
路にそれぞれ対応して挿入された電源インピーダンス変
換用の差動増幅回路９１ｏ〜９１５と、この差動増幅回
路９１０〜９１５のバイアス電流ＩＢを決定するバイア
ス電流源（差動増幅回？９１ｏ〜９１５内にある。）と
を有している。

上記差動増幅回路９１０〜９１ｎは、高い電流駆動能力
を持つように設計される場合もある。

しかし、上記したような従来の液晶駆動用電源供給回路
８３、９０は、以下に詳述するような問題がある。

第１０図（ａ）は、第８図の回路の一部を示しており、
Ｒ１〜Ｒ５は電源電位分割用抵抗、８　７　ｏは走査電
極駆動用のＭＯＳトランジスタ、８４は走査電極、８６
は液晶表示部、８５は信号電極である。

ここで、第１０図（ａ）の回路の動作について第１０図
（ｂ）および（ｃ）を参照しながら説明する。電源電位
分割用抵抗Ｒ１〜Ｒ５には常に直流電流！■が流れてい
る。いま、時刻ｔｏで例えばＭＯＳトランジスタ８　７
　ｏがオン状態になった時、このＭＯＳ｝ランジスタ８
７ｏに対応する電源分割電位Ｖｘと走査電極電位Ｖｙと
の間に電位差があると、容量性負荷である液晶表示部８
６への充放電が開始して充放電電流１ｃが流れる。この
充放電電流１ｃは、ＶＤＤ電源またはＶＥＥ電源から電
荷が供給される。時刻ｔ１に前記電源分割電位Ｖｘと走
査電極電位ｖｙとの間の電位差がなくなると、前記充放
電電流夏ｃが流れなくなる、つまり、液晶表示部８６へ
の充放電が終了したことになる。この時、液晶表示部８
６の両端間には、液晶表示Ｍ８６の点灯もしくは非点灯
に必要な電位差がかかったことになる。

即ち、第１０図（ａ）に示したような液晶駆動用電源供
給回路は、液晶表示部８６の点滅に際して、液晶表示部
８６の充放電が終了してからも電源電位分割用抵抗Ｒ１
〜Ｒ５群に大きな直流電流Ｉｎが流れ続け、無駄な電力
消費が生じるという問題がある。しかも、大容量の液晶
表示部８６を駆動する場合には、一層大きな充放電電流
１ｃを液晶表示周期により決定される単位時間内に得る
ために、前記電源電位分割用抵抗Ｒ１〜Ｒ５群の抵抗値
を小さくしなければならないので直流電流ＩＲが大きく
なり、上記したような無駄な電力消費が大きくなる。こ
こで、前記ＭＯＳトランジスタ８７０を経由して電源電
位分割用抵抗Ｒ１〜Ｒ５群に例えば１００μＡの充放電
電流Ｉｃが流れ込んだ場合における電源分割電位Ｖｘの
電位変動ΔＶｘを０．１ｖ以下にしようとすると、電源
電位分割用抵抗Ｒ，−Ｒ５群の各抵抗値Ｒを１．２５Ｋ
Ω以下に設定しなければならない。このような設定にお
いては、液晶表示部８６への充放電が終了した後にも１
．６ｍＡ　（Ｖｏ　ｏ　＝１０Ｖの場合、ＩＯＶ／１．
２５ＫΩ×５）の直流電流が流れ続けることになる。

一方、第１１図（ａ）は、第９図の回路の一部を示して
おり、Ｒ１〜Ｒ’ｎは電源電位分割用抵抗、８７０は走
査電極駆動用のＭＯＳ｝ランジスタ、８４は走査電極、
８６は液晶表示部、８５は信号電極、９１ｏは電源イン
ピーダンス変換用の差動増幅回路、９２ｏは上記差動増
幅回路９１ｏのバイアス電流ＩＢを決定するバイアス電
流源である。

この差動増幅回路９１ｏは、一方の入力端に分割電位が
入力し、他方の入力端と出力端とが帰還接続されており
、高い電流駆動能力を持つように設計されている。

ここで、第１１図（ａ）の回路の動作について第１１図
（ｂ）および（Ｃ）を参照しながら説明する。電源電位
分割用抵抗Ｒ１ｗＲｎには常に直流電流Ｉ『が流れてい
る。いま、時刻ｔｏで′ＭＯＳ｝ランジスタ８７ｏがオ
ン状態になった時、差動増幅回路９１０の出力電位Ｖｘ
と走査電極電位ｖｙとの間に電位差があると、容量性負
荷である液晶表示部８６への充放電が開始して充放電電
流１ｃが流れる。この充放電電流１ｃは、差動増幅回路
９１ｏの電源から電荷が供給される。時刻ｔ１に前記差
動増幅回路９１ｏの出力電位Ｖｘと走査電極電位ｖｙと
の間の電位差がなくなると、前記充放電電流１ｃが流れ
なくなる、つまり、液晶表示部８６への充放電が終了し
たことになる。

この時、液晶表示部８６の両端間には、液晶表示部８６
の点灯もしくは非点灯に必要な電位差がかかったことに
なる。

即ち、第９図に示したような液晶駆動用電源供給回路９
０は、液晶表示部８６の点滅に際して、液晶表示部８６
０充放電が終了してからも差動増幅回路９１０〜９１５
群にその電流駆動能力に比例したバイアス電流１．が流
れ続け、無駄な電力消費が生じるという問題がある。し
かも、大容量の液晶表示部８６を駆動する場合には、一
層大きな充放電電流１ｃを液晶表示周期により決定され
る単位時間内に得るために、前記差動増幅回路９１０〜
９１５群のバイアス電流Ｉ．を大きくしなければならず
、上記したような無駄な電力消費が大きくなる。なお、
各分割電位供給経路にそれぞれ対応して挿入された電源
インピーダンス変換用の差動増幅回路９１ｏ〜９１５が
挿入されているので、電源電位分割用抵抗Ｒｌ　−Ｒｎ
群には大きな電流駆動能力を持たせる必要はなくなり、
この電源電位分割用抵抗Ｒｌ−ｗＲｎ群の抵抗値を高く
することが可能であり、これらに流れる直流電流１ｒは
１μＡ〜１０μＡ程度に小さくすることが可能になる。

（発明が解決しようとする課題）上記したように従来の差動増幅回路は、液晶表示部の点
滅に際して、液晶表示部の充放電が終了してからも電源
電位分割用抵抗群あるいは差動増幅回路群に大きな直流
電流が流れ続け、無駄な電力消費が生じるという問題が
ある。

本発明は、上記問題点を解決すべくなされたもので、そ
の目的は、例えば液晶表示部のような容量性負荷を駆動
する際、容量性負荷の充放電中には十分な電流駆動能力
を有するが、容量性負荷の充放電終了後は電流消費が減
少し、無駄な電力消費が極力小さくなる差動増幅回路を
提供することにある。

［発明の構成］（課題を解決するための手段）本発明の差動増幅回路は、低出力インピーダンスの差動
増幅回路の入力端電位と出力端電位とをアナログ比較回
路で比較し、両電位の電位差が所定値以上か否かを検出
して検出結果に応じた制御信号を出力し、この制御信号
に応じて可変バイアス回路のバイアス出力レベルを制御
し、このバイアス出力を前記差動増幅回路のバイアス制
御入力端に供給するように構成されてなり、上記アナロ
グ比較回路による検出電位差が所定値以上の時は上記差
動増幅回路の電流駆動能力を十分大きくするように上記
可変バイアス回路を制御するための制御信号を出力し、
検出電位差が所定値未満の時は上記差動増幅回路に流れ
るバイアス電流を小さくするように上記可変バイアス回
路を制御するための制御信号を出力することを特徴とす
る。

（作　用）例えば液晶表示部Ｏ〕ような容量性負荷を駆動する際、
容量性負荷の充放電中には十分な電流駆動能力を持つが
、容量性負荷の充放電終了後はバイアス電流が減少する
ので、充放電に寄与しない無駄な電力消費が極力小さく
なる。

（実施例）以下、図面を参照して本発明の一実施例を詳細に説明す
る。

第１図は、単純マトリクス方式液晶表示装置（液品表示
パネル）８１、液晶駆動回路８２および液晶駆動用電源
供給回路１０の各一部を示している。

上記液晶表示装置８１および液晶駆動回路８２は第９図
を参照して前述したものと同じであるが、液晶駆動用電
源供給回路１０は第９図を参照して前述した差動増幅回
路９１０〜９１５とは異なる自己制御型の差動増幅回路
１１０〜１１５が用いられている。

なお、前記液晶駆動回路８２および液晶駆動用電源供給
回路１０は、別々の半導体集積回路に形成され、あるい
は、同一の半導体集積回路内に形成される。

第２図は、第１図の回路の一部を示しており、Ｒ１〜Ｒ
ｎはＶＯＯ電源電位とＶＥＥ電源電位との間に接続され
ている電源電位分割用抵抗、１１０は自己制御型の差動
増幅回路、８７ｏは走査電極駆動用のＭＯＳ｝ランジス
タ、８４は走査電極、８６は液晶表示部、８５は信号電
極である。

上記自己制御型の差動増幅回路１１．は、電源インピー
ダンス変換用の差動増幅回路９１ｏの出力配線に直列に
電流・電圧変換用（電圧降下発生用）抵抗１２ｏが挿入
され、この電流・電圧変換用抵抗１２ｏの一端側（負荷
側）電位と上記差動増幅回路９１０の第１の入力端ａの
電位とをアナログ比較回路１３ｏで比較し、その比較結
果に応じて上記差動増幅回路９１ｏのバイアス電流の大
きさを制御するための可変バイアス回路１　４　ｏを制
御するように構成されている。

上記電源インピーダンス変換用の差動増幅回路９１ｏは
、第１の入力端ａ１第２の入力端ｂ１バイアス制御入力
端Ｃおよび出力端ｄを有し、上記出力端ｄと第２の入力
端ｂとが帰還回路を介して接続されており、高い電流駆
動能力を持つように設計されている。

上記アナログ比較回路１３０は、上記差動増幅回路９１
．の第１の入力端ａと電流・電圧変換用抵抗１２０の一
端側（負荷側）との間に電位差が発生していないことを
検出した時は差動増幅回路９１ｏに流れるバイアス電流
を小さくするような制御信号を生成して前記可変バイア
ス回路１４０に供給し、上記差動増幅回路９１ｏの第１
の入力端ａと電流・電圧変換用抵抗１２ｏの一端側（負
荷側）との間に所定値Ｖ『以上の電位差が発生している
ことを検出した時は差動増幅回路９１ｏの電流駆動能力
を十分大きくするような制御信号を生成して前記可変バ
イアス回路１４０に供給するものである。

第３図は、第２図の回路の一興体例を示している。

即ち、上記差動増幅回路９１ｏは、電源電位分割用抵抗
Ｒ１〜Ｒｎの分割電圧がゲートに人力するＭＯＳ｝ラン
ジスタＴ１と、このＭＯＳ｝ランジスタＴ１とソース同
士が接続された差動対をなすＭＯＳ｝ランジスタＴ２と
、ｖＤＤ電位と上記差動対トランジスタＴ１およびＴ２
のソース共通接続点との間に接続された電流源用のＭＯ
ＳトランジスタＴ３と、上記差動対トランジスタＴ１お
よびＴ２の各ドレインとＶＥＥ電位との間にそれぞれ接
続されて互いのゲート同士が接続されたカレントミラー
負荷用の２つのＭＯＳ｝ランジスタＴ４およびＴ５と、
ＶＤＤ電位とＶＥＥ電位との間に負荷用ＭＯＳ｝ランジ
スタＴ６および駆動用ＭＯＳトランジスタＴ７が直列接
続されてなるＭＯＳインバータＩＶＩと、このＭＯＳイ
ンバータＩＶＩの出力端と前記ＭＯＳ｝ランジスタＴ７
のゲートとの間に直列接続された帰還用の抵抗Ｒ１およ
び容量Ｃ１とからなる。そして、この抵抗Ｒ１および容
量Ｃ１の接続点が前記トランジスタＴ２のゲートに接続
され、前記トランジスタＴ１のドレイン出力が前記イン
バータＩＶＩの駆動用トランジスタＴ７のゲートに入力
し、前記電流源用トランジスタＴ３および前記インバー
タＩＶＩの負荷用トランジスタＴ６の各ゲートに前記可
変バイアス回路１４０のバイアス出力がそれぞれ入力し
ている。なお、上記ＭＯＳ｝ランジスタＴ５は、ドレイ
ン●ゲート相互が接続されている。

上記差動増幅回路９１ｏ自体の動作はよく知られている
ので、その動作説明を省略する。

一方、前記アナログ比較回路１３ｏは、第１の差動増幅
回路Ａ１および第２の差動増幅回路Ａ２により、前記差
動増幅回路９１ｏの第１の入力端ａの電位と電流・電圧
変換用抵抗１２ｏの一端側（負荷側）電位との電位差を
増幅し、増幅出力を反転増幅出力回路ＩＶ２により反転
増幅して制御信号を出力し、前記可変バイアス回路１４
．に供給するように構戊されている。

ここで、上記第１の差動増幅回路Ａ１は、前記差動増幅
回路９１ｏの第１の入力端ａの電位がゲートに入力する
ＭＯＳ｝ランジスタＴ１ｌと、電流・電圧変換用低抗１
２ｏの一端側（負荷側）電位がゲートに人力し、上記Ｍ
ＯＳ｝ランジスタＴｌｌとソース同士が接続されたＭＯ
ＳトランジスタＴ１２と、ｖＤＤ電位と上記差動対をな
すトランジスタＴ１１およびＴ１２のソース共通接続点
との間に接続され、ゲートに基準バイアス回路３１から
の基準バイアス電位ｖｂが入力する電流源用のＭＯＳト
ランジスタ７１３と、上記差動対トランジスタＴ１１お
よびＴ１２の各ドレインとＶａｇｍ位との間にそれぞれ
接続されて互いのゲート同士が接続されたカレントミラ
ー負荷用の２つのＭＯＳトランジスタＴ１４およびＴ１
５とからなる。なお、上記ＭＯＳトランジスタＴ１５は
、ドレイン・ゲート相互が接続されている。

前記第２の差動増幅回路Ａ２も、上記第１の差動増幅回
路Ａ１と同様に接続されたＭＯＳトランジスタＴｌｌ’
　　Ｔ１２’　　Ｔ１３’　　Ｔ１４’およびＴ１５′
からなる。

また、前記反転増幅出力回路ＩＶ２は、ＶＤＤ電位とＶ
ＥＲ電位との間に、ゲートに基準バイアス回路３１から
の基準バイアス電位ｖｂが入力する電流源用のＭＯＳ｝
ランジスタＴ１６および前記第・１の差動増幅回路Ａ１
の出力電位がゲートに人力するＭＯＳトランジスタＴ１
７が直列接続され、このＭＯＳ｝ランジスタＴ１７のド
レインおよびソースにＭＯＳトランジスタ７１８のドレ
インおよびソースが接続され、このＭＯＳ｝ランジスタ
Ｔ１８のゲートに前記第２の差動増幅回路Ａ２の出力電
位が入力している。そして、上記ドレイン同士およびソ
ース同士が接続されたトランジスタＴ１７およびＴ１８
の各ドレイン●ゲート相互間にそれぞれ抵抗Ｒ２および
容量Ｃ２が直列接続されており、上記トランジスタＴ１
７およびＴ１８のドレイン共通接続点から制御信号を出
力するように構成されている。

なお、前記基準バイアス回路３１は、可変バイアス回路
１４０とは全く独立に設けられており、ゲート・ドレイ
ン相互が接続された負荷用のＭＯＳトランジスタＴ１９
および抵抗Ｒ３がＶｏ　ｏ　Ｍ位とＶｇｇｆｆｉ位との
間に直列接続されてなる。この基準バイアス回路３１か
らの基準バイアス電位ｖｂを前記第１の差動増幅回路Ａ
１および第２の差動増幅回路Ａ２および反転増幅出力回
路ＩＶ２に供給することにより、回路動作点およびバイ
アス電流を決定している。

上記アナログ比較回路１３ｏの動作は、前記差動増幅回
路９１ｏの第１の入力端ａと電流・電圧変換用抵抗１２
ｏの一端側（負荷側）との間に発生している電位差が、
回路定数で決まるある値（所定値Ｖｒ）以上であるか否
かによって異なる。

即ち、いま、差動増幅回路９１ｏの第１の入力端ａと電
流・電圧変換用抵抗１２ｏの一端側（負荷側）との間に
所定値Ｖ『以上の電位差が発生している場合には、第１
の差動増幅回路Ａ１の出力電位および第２の差動増幅回
路Ａ２の出力電位のいずれか一方が高レベルになり、差
動増幅回路９１ｏの第１の入力端ａと電流・電圧変換用
抵抗１２ｏの一端側（負荷側）との間に所定値Ｖｒ未満
の電位差が発生している場合には、第１の差動増幅回路
Ａ１の出力電位および第２の差動増幅回路Ａ２の出力電
位は共に低レベルになる。このような動作は、差動対ト
ランジスタ（Ｔ１１、Ｔ１２）および（Ｔｌｌ’　　Ｔ
１２’）にチャネル幅の差を設け、同電位のゲートバイ
アス（ゲート・ソース間電位）時に差動対トランジスタ
（Ｔ１１、Ｔ１２）および（Ｔｌｌ’　　Ｔ１２’）に
抵抗値差を作ることにより実現している。具体的には、
差動対トランジスタＴｌｌ、ＴＩ２、Ｔｌ　１’　、Ｔ
１２’の各サイズ（チャネル幅Ｗ／チャネル長Ｌ）を、Ｔ１２＞ＴｌｌおよびＴｌｌ’　＞Ｔ１２’の関係に設
定している。

前記反転増幅出力同路ＩＶ２は、第１の差動増幅回路Ａ
１の出力電位および第２の差動増幅回路Ａ２の出力電位
のいずれか一方が高レベルになっていると制御信号出力
を低いレベルにし、第１の差動増幅回路Ａ１の出力電位
および第２の差動増幅回路Ａ２の出力電位が共に低レベ
ルになっていると制御信号出力を高レベルにする。

なお、上記アナログ比較回路１３ｏの出力負荷としては
、配線容量程度の極く小さい負荷（通常、１ｐＦ以下）
しかないので、アナログ比較回路１３ｏに大きな電流駆
動能力を持たせる必要はなく、その電力消費は小さくな
るように設計されている。

さらに、前記可変バイアス回路１　４　ｏは、ゲート・
ドレイン相互が接続された負荷用ＭＯＳトランジスタＴ
２０および負荷抵抗Ｒ４がＶＤＤ電位とＶＥＥ電位との
間に直列接続され、この負荷抵抗Ｒ４に並列に、ＭＯＳ
｝ランジスタＴ２１および負荷抵抗Ｒ５が直列接続され
てなり、上記ＭＯＳトランジスタＴ２１のゲート・に前
記アナログ比較回路１３ｏから制御信号出力が入力し、
前記ＭＯＳ｝ランジスタＴ２０および負荷抵抗Ｒ４の接
続点からバイアス電位が出力する。

上記可変バイアス回路１４０の動作は、制御信号入力レ
ベルの高、低に応じてトランジスタＴ２１がオフ、オン
状態になることによって、第４図に示すように、バイア
ス電位がＶ　Ｂ　ｓ　Ｖ　Ｂ　　のように変化する。即
ち、トランジスタＴ２１がオフ状態の時には、負荷抵抗
Ｒ４の負荷曲線と負荷用トランジスタＴ２０の負荷曲線
との交点で決まる高いバイアス電位ＶＢが出力し、トラ
ンジスタＴ２１がオン状態の時には、負荷抵抗Ｒ４およ
びＲ５の合成抵抗の負荷曲線と負荷用トランジスタＴ２
０の負荷曲線との交点で決まる低いバイアス電位ＶＢ　
が出力する。

ここで、アナログ比較回路１３０の入力電位と動作領域
との関係を第５図に示している。

次に、上記実施例の回路の全体的な動作を説明する。第
１図に示した回路の動作は、基本的には、第９図および
第１１図（ａ）を参照して前述した従来の回路の動作と
同様に行われるが、自己制御型の差動増幅回路１１０〜
１１５が用いられていることにより、以下に述べるよう
な動作が行われる。

即ち、例えば前記差動増幅回路９１ｏの第１の入力端ａ
と電流・電圧変換用抵抗１２ｏの一端側（負荷側）との
間に所定値Ｖｒ以上の電位差が発坐している場合（差動
増幅回路９１ｏが、容量性負荷である液晶表示部８６へ
の充放電を行っている時）には、アナログ比較回路１３
ｏの制御信号出力の電位は低レベルになり、可変バイア
ス回路１４．ではトランジスタＴ２１がオン状態になっ
て低いバイアス電位ＶＢ　が出力し、差動増幅回路９１
，の電流駆動能力は十分大きくなるように制御される。

これに対して、前記差動増幅回路９１０の第１の入力端
ａと電流・電圧変換用抵抗１２ｏの一端側（負荷側）と
の間に所定値Ｖｒ未満の電位差が発生している場合（差
動増幅回路９１ｏが、容量性負荷である液晶表示部８６
への充放電を終了している時）には、アナログ比較回路
１３．の制御信号出力の電位は高レベルになり、可変バ
イアス回路１４．ではトランジスタＴ２１がオフ状態に
なって高いバイアス電位ＶＢが出力し、差動増幅回路９
１ｏに流れるバイアス電流が減少し、無駄な電力消費が
極力小さくなるように制御されるが、液晶表示部８６へ
の充放電を既に終了しているので問題はない。

第６図は、第３図中のアナログ比較回路１３ｏの変形例
および第３図中と同様の電？Ｒ′ｎ１位分割用抵抗Ｒ１
〜Ｒｎ，電源インピーダンス変換用の差動増幅回路９１
ｏＳ電流・電圧変換用抵抗１２０１可変バイアス回路１
４０　走査電極駆動用のＭＯＳ｝ランジスタ８７ｏ１走
査電極８４、液晶表示部８６、信号電極８５を示してい
る。

第６図中のアナログ比較回路１３．　　は、互いのドレ
イン・ゲート相互が交差接続され、各ソースが対応して
前記差動増幅回路９１ｏの第１の入力端ａおよび電流・
電圧変換用抵抗１２ｏの一端側（負荷側）に接続され、
各ドレインが共通接続された２個のＮチャネルＭＯＳト
ランジスタＴ３１およびＴ３２からなる差動増幅回路Ａ
３と、ＶＤＤ電位と上記２個のＮチャネルトランジスタ
Ｔ３１およびＴ３２のドレイン共通接続点との間に接続
され、ゲートに第１の基準バイアス電位Ｖｐが入力する
負荷用のＰチャネルＭＯＳ｝ラ〉・ジスタＴ３３と、上
記２個のＮチャネルトランジスタＴ３１およびＴ３２の
ドレイン共通接続点に入力端が接続された第１の反転増
幅回路ＩＶ３と、この第１の反転増幅回路ＩＶ３の後段
に接続された第２の反転増幅回路ＩＶ４と、基準バイア
ス回路３２とからなる。上記第１の反転増幅回路ＩＶ３
は、上記２個のＮチャネルトランジスタＴ３１およびＴ
３２のドレイン共通接続点にゲートが接続され、ソース
がＶＤＤＮ位に接続されたＰチャネルＭＯＳトランジス
タＴ３４と、このＰチャネルトランジスタＴ３４のドレ
インとＶＥＥ電位との間に接続され、ゲートに基準バイ
アス回路３２からの第２の基準バイアス電位Ｖｎが入力
する負荷用のＮチャネルＭＯＳ｝ランジスタＴ３５とか
らなる。また、上記第２の反転増幅回路ＩＶ４は、上記
第１の反転増幅回路ＩＶ３の出力端にゲートが接続され
、ソースがＶｇｅＭ位との間に接続された駆動用のＮチ
ャネルＭＯＳ｝ランジスタＴ３６と、ｖＤＤ電位と上記
ＮチャネルトランジスタＴ３６のドレインとの間に接続
され、ゲートに前記基準バイアス回路３２からの第１の
基準バイアス電位Ｖｐが人力する負荷用のＰチャネルＭ
ＯＳ｝ランジスタＴ３７とからなり、上記２つのトラン
ジスタＴ３６およびＴ３７の直列接続点から制御信号を
出力し、可変バイアス回路１　４　ｏに供給する。

また、上記基準バイアス回路３２は、ｖＤＤ電位とＶＥ
Ｅ電位との間に、ゲート・ドレイン相互が接続されたＰ
チャネルＭＯＳトランジスタＴ３８および抵抗Ｒ６およ
びドレイン・ゲート相互が接続されたＮチャネルＭＯＳ
トランジスタＴ３９が直列接続されてなる。そして、上
記ＰチャネルトランジスタＴ３ｇおよび抵抗Ｒ６の直列
接続点から第１の基準バイアス電位Ｖｐを供給し、上記
抵抗Ｒ６およびＮチャネルトランジスタＴ３９の直列接
続点から第２の基準バイアス電位Ｖｎを供給している。

上記アナログ比較回路１３．　　の動作は、基本的には
、第３図を参照して前述した上記実施例のアナログ比較
回路１３ｏの動作と同様に行われるが、以下に述べる点
が異なる。即ち、いま、前記差動増幅回路９１０の第１
の入力端ａと電流・電圧変換用抵抗１２ｏの一端側（負
荷側）との間に所定値Ｖ『以上の電位差が発生している
場合には、２個のＮチャネルトランジスタＴ３１および
Ｔ３２のいずれか一方には所定値Ｖ『以上のゲートバイ
アスが印加されるので、上記２個のＮチャネルトランジ
スタＴ３１およびＴ３２のいずれか一方がオン状態にな
る。これにより、上記２個のＮチャネルトランジスタＴ
３１およびＴ３２のドレイン共通接続点の電位は、高レ
ベル側から低．いレベル側に近付く。この電位は、二段
の反転増幅回路ＩＶ３およびＩＶ４により波形整形され
て低レベルの制御信号出力になる。これに対して、前記
差動増幅回路９１ｏの第１の入力端ａと電流・電圧変換
用抵抗１２ｏの一端側（負荷側）との間に所定値Ｖｒ未
満の電位差が発生している場合には、２個のＮチャネル
トランジスタＴ３１およびＴ３２はいずれも所定値Ｖ『
以上のゲートバイアスが印加されないので、それぞれオ
フ状態になる。

これにより、上記２個のＮチャネルトランジスタＴ３１
およびＴ３２のドレイン共通接続点の電位は高レベルで
あり、この電位は、二段の反転増幅回路ｒＶ３およびＵ
Ｖ４により波形整形されて高レベルの制御信号出力にな
る。

なお、上記差動増幅回路９１ｏの第１の入力端ａと電流
・電圧変換用抵抗１２ｏの一端側（負荷側）との間に所
定値Ｖ『以上の電位差が発生している場合を上記アナロ
グ比較回路１３ｏ　　が検出する動作に際して、トラン
ジスタ７３３による負荷電流１ｃｏｍｐが差動増幅回路
９１ｏもしくは電源電位分割用抵抗群に流れ込むので、
この負荷電流１ｃｏｍｐにより差動増幅回路９１ｏの動
作に変化が生じないように回路設計を行わなければなら
ない。具体的には、アナログ比較回路１３ｏ　　の２つ
の基準バイアス電位ＶｐおよびＶｎを浅＜シ、および、
上記トランジスタ７３３のチャネル幅Ｗ／チャネル長Ｌ
を小さくして、負荷電流１　ｃ　ｏｍｐを１　０　ｎ　
Ａ　〜１　０　０　ｎ　Ａ程度に小さくする必要がある
。また、上記アナログ比較回路１３ｏ　　が検出する電
位差（所定値Ｖ『以上か否か〉の設定は、上記差動増幅
回路Ａ３を構或する差動対トランジスタＴ３１およびＴ
３２の同路閾値の設定により行うことができ、上記実施
例の自己制御型の差動増幅回路を液晶表示装置用駆動回
路への駆動用電源供給回路に適用した場合には、差動対
トランジスタＴ３１およびＴ３２の回路閾値を０，ＩＶ
〜０，３Ｖの範囲に設定すればよい。

即ち、上記各実施例のような液晶表示装置用駆動回路へ
の駆動用電源供給回路に適用した自己制御型の差動増幅
回路によれば、液晶表示部のような容量性負荷を駆動す
る際、容量性負荷の充放電中には十分な電流駆動能力を
有するが、容量性負荷の充放電終了後は電流消費が減少
し、充放電に寄与しない無駄な電力消費が極力小さくな
る。

また、従来の差動増，幅回路は、容量性負荷が変動する
場合とか、液晶表示画面の大きさの変更、液晶素材の変
更などにより負荷容量が大きくなった場合、充放電電流
が不足し、単位時間内に正規の充放電を行うことができ
なくなる場合があり、または、差動増幅回路の電流駆動
能力に大きなマージンを持たせるように設計すると、消
費電流が大きくなるという問題があった。

これに対して、上記各実施例の自己制御型の差動増幅回
路によれば、負荷容量が変化した場合でも、この自己制
御型の差動増幅回路を内蔵した半導体集積回路により対
応が可能になる。

このことについて、以下に具体的に説明する。

第７図は、本発明の自己制御型の差動増幅回路を内蔵す
る半導体集積回路（例えば電源用集積回路７０）により
液晶表示装置駆動回路用の複数個の半導体チップ７１ａ
〜７１ｎへ共通に駆動用電源を供給して液晶表示を行う
方式を考えた場合の構成を示している。いま、ある１つ
のチップ７１ａのみの容量性負荷（液晶表示部）８６を
想定した従来の差動増幅回路を内蔵した電源用集積回路
の場合、さらに、電源供給先をチップ７ｌｂ〜７１ｎへ
と拡張していくと、それにつれて容量性負荷が大きくな
り、単位時間内に正規の充放電を行うことができなくな
る。これに対して、本発明の自己制ｉｉｊ型の差動増幅
回路を内蔵した電源用集積回路７０の場合には、無駄な
消費電流の増加を気にせずに電流駆動能力を大きく設計
できるので、前記１つのチップ７１ａ以上の容量性負荷
を想定してさえいれば、容易に電源供給先チップを拡張
していくことができる。

なお、上記各実施例における電流・電圧変換用抵抗１２
ｏは差動増幅回路９１．の動作の安定化上有効であるが
、差動増幅回路９１ｏの電流駆動能力が充放電電流１ｃ
よりも十分小さい場合には、電流・電圧変換用抵抗１２
ｏを省略し、差動増幅回路９１ｏの第１の入力端ａと出
力端ｄとの間の電位差をアナログ比較回路１３ｏあるい
は１３ｏ　　により検出して制御信号を生或するように
変更してもよい。

また、上記各実施例では、ＭＯＳ｝ランジスタを使用し
た例を示したが、バイボーラトランジスタを使用する場
合に本発明を適用しても上記各実施例と同様な効果が得
られる。

また、本発明は、モノクロ表示用の液晶表示装置に限ら
ず、カラー表示用の液晶表示装置にも適用可能であり、
さらには、液晶表示装置用駆動回路への駆動用電源供給
回路に限らず、その他の分野にも適用可能である。

［発明の効果］上述したように本発明によれば、例えば液晶表示部のよ
うな容量性負荷を駆動する際、容量性負荷の充放電中に
は十分な電流駆動能力を有するが、容量性負荷の充放電
終了後は電流消費が減少し、充放電に寄与しない無駄な
電力消費が極力小さくなる差動増幅回路を実現すること
ができる。

従って、本発明は、特に低消費電力化を要求される携帯
用の電子式卓上計算器、電子手帳などの電子機器の液晶
表示装置に適用した場合に電池寿命を長期化できるなど
の効果が得られる。

【図面の簡単な説明】

第１図は本発明の差動増幅回路の一実施例を液晶表示装
置用駆動回路への駆動用電源供給回路に適用した例を示
す回路図、第２図はｍｌ図の回路の一部を示す回路図、
第３図は第２図の回路の一具体例を示す回路図、第４図
は第３図中の可変バイアス回路の負荷特性を示す特性図
、第５図は第３図中のアナログ比較回路の入力電位と動
作領域との関係を特性図、第６図は第３図中のアナログ
比較回路の変形例を示す回路図、第７図は本発明の自己
制御型の差動増幅回路を内蔵する電源用集積回路により
液晶表示装置駆動回路用の複数個の半導体チップへ共通
に駆動用電源を供給して液晶表示を行う方式を示す回路
図、第８図は従来の単純マトリクス方式液晶表示装置（
液晶表示パネル）および岐晶駆動回路および液晶駆動用
電源供給回路の各一部を示す回路図、第９図は別の従来
の単純マトリクス方式液晶表示装置（液晶表示バネル）
および液晶駆動回路および液晶駆動用電源供給回路の各
一部を示す回路図、第１０図（ａ）は第８図の回路の一
部を示す回路図、第１０図（ｂ）および（ｃ）はそれぞ
れ第１０図（ａ）の回路の動作を示す波形図、第１１図
（ａ）は第９図の回路の一部を示す回路図、第１１図（
ｂ）および（ｃ）はそれぞれ第１１図（ａ）の回路の動
作を示す波形図である。１０・・・・・・液晶駆動用電源供給回路、１１０〜１
１５・・・・・・自己制御型の差動増幅回路、１２０・
・・・・・電流・電圧変換用（電圧降下発生用）抵抗、
１３ｏ，１３ｏ　″・・・・・・アナログ比較回路、１
４．・・・・・・可変バイアス回路、７０・・・・・・
電源用集積回路、７１ａ〜７１ｎ・・・・・・半導体チ
ップ、８１・・・・・・液晶表示装置、８２・・・・・
・液品駆動回路、８４・・・・・・走査電極、８５・・
・・・・信号電極、８６・・・・・・液晶表示部、８　
７　ｏ〜８７３・・・・・・走査電極駆動用のＭＯＳト
ランジスタ、９１０〜９１５・・・・・・差動増幅回路
、ａ・・・・・・差動増幅回路の第１の入力端、ｂ・・
・・・・差動増幅回路の第２の入力端、Ｃ・・・・・・
差動増幅回路のバイアス制御入力端、ｄ・・・・・・差動増幅回路の出力端、Ｒ１・・・・・・差動増幅回路の帰還抵抗、Ｒｌ〜Ｒｎ　　・・・・・・電源電位分割用抵抗。

Claims

【特許請求の範囲】

（１）第１の入力端、第２の入力端、出力端およびバイ
アス制御入力端を有し、前記出力端と第２の入力端とが
帰還回路を介して接続されている差動増幅回路と、前記差動増幅回路の出力端の電位と第１の入力端の電位
、または、前記差動増幅回路の出力配線に直列に挿入さ
れた電流・電圧変換用抵抗の負荷側の一端の電位と第１
の入力端の電位とを比較し、両電位の電位差が所定値以
上か否かを検出し、検出結果に応じた制御信号を出力す
るアナログ比較回路と、前記アナログ比較回路からの制御信号に応じてバイアス
出力レベルが制御され、バイアス出力を前記差動増幅回
路のバイアス制御入力端に供給する可変バイアス回路と
を具備し、前記アナログ比較回路による検出電位差が所
定値以上の時は前記差動増幅回路の電流駆動能力を十分
大きくするように前記可変バイアス回路を制御するため
の制御信号を出力し、検出電位差が所定値未満の時は前
記差動増幅回路に流れるバイアス電流を小さくするよう
に前記可変バイアス回路を制御するための制御信号を出
力することを特徴とする自己制御型の差動増幅回路。
（２）液晶表示装置用駆動回路への駆動用電源供給回路
に使用されていることを特徴とする請求項１記載の自己
制御型の差動増幅回路。
（３）半導体集積回路に内蔵され、液晶表示装置駆動回
路用の複数個の半導体チップへ共通に駆動用電源を供給
することを特徴とする請求項２記載の自己制御型の差動
増幅回路。