KR20070078782A

KR20070078782A - 출력 회로 및 이것을 사용한 표시장치

Info

Publication number: KR20070078782A
Application number: KR1020060129741A
Authority: KR
Inventors: 마사노리 사토
Original assignee: 오끼 덴끼 고오교 가부시끼가이샤
Priority date: 2006-01-30
Filing date: 2006-12-19
Publication date: 2007-08-02
Also published as: CN101013562A; CN101013562B; KR101310859B1; US20070176913A1; JP4572170B2; JP2007208316A; US8044950B2

Abstract

회로규모를 증대시키지 않고, 하이 슬루레이트와 저소비 전력화를 도모한다. 하이 슬루레이트 출력 회로에 있어서, NMOS 93-1 및 PMOS 93-2에 의해, IN 및 OUT 간의 전위차를 검출하여, 출력단(80)의 PMOS(81) 및 NMOS(82)를 오랫동안 온 시키고, 또한 출력 변화시에만 차동 입력단(50)의 전류를 보충함으로써, 정적인 소비 전류를 증가시키지 않고, 슬루레이트를 고속화할 수 있다. 또한 OUT에 접속되는 부하로의 충방전시에만 차동 전류를 증가하고 있기 때문에, 폭 넓은 부하에 대응할 수 있다. 출력단(80)의 관통 전류의 대책에 의해, 하이 슬루레이트 대응에도 불구하고, 충방전시의 출력단(80)의 관통 전류를 작게할 수 있으며, 또한 오버슈트, 언더슈트 및 빠른 세틀링 타임을 실현할 수 있다.

슬루레이트, 출력단, 차동 입력단, 커런트 미러부

Description

출력 회로 및 이것을 사용한 표시장치{OUTPUT CIRCUIT AND DISPLY DEVICE USING THE SAME}

도 1은 발명의 실시예 1을 나타내는 하이 슬루레이트 출력 회로의 개략 회로도,

도 2는 본 발명의 실시예 1과 종래 회로를 비교했을 때의 시뮬레이션 결과를 나타내는 동작 파형도,

도 3은 본 발명의 실시예 2를 나타내는 하이 슬루레이트 출력 회로의 개략 회로도,

도 4는 본 발명의 실시예 3을 나타내는 하이 슬루레이트 출력 회로의 개략 회로도,

도 5는 본 발명의 실시예 1, 실시예 3과 종래 회로를 비교했을 때의 시뮬레이션 결과를 나타내는 동작 파형도,

도 6은 종래의 하이 슬루레이트 출력 회로를 나타내는 개략 회로도이다.

[도면의 주요부분에 대한 부호의 설명]

50, 60A, 60B : 차동 입력단 60C, 60D : 보조 전류원부

70 : 커런트 미러부 80 : 출력단

90 : 제어회로 93 : 제어부

94 : 출력단 보조부 100 : 출력보조회로

120, 130 : 출력 정지부

본 발명은, 방형파 모양의 입력 파형에 응답하여 변화되는 출력 파형의 상승이나 하강시에 발생하는 경사(슬루레이트=단위시간에 대한 전압변화)를 개선한 하이 슬루레이트 출력 회로와, 이것을 사용한 액정표시장치(이하 「LCD」라고 한다.) 등의 표시장치에 관한 것이다.

종래, 하이 슬루레이트 출력 회로와, 이것을 사용한 LCD에 관한 기술로서는, 예를 들면 다음과 같은 문헌에 기재되는 것이 있었다.

[특허문헌 1] 일본국 공개특허공보 특개 2005-192260호 공보

이 특허문헌1에 기재된 LCD는, 액티브 매트릭스 액정 패널과, 이 액정 패널을 구동하는 구동장치를 구비하고 있다. 액정 패널은, 복수의 주사선과 복수의 데이터 선과의 교차 개소에 배치된 복수의 액정소자가, 매트릭스 모양으로 배치되어 구성되고 있다. 구동장치는, 콘트롤러에 의해 제어되는 복수의 소스 드라이버 및 복수의 게이트 드라이버를 가지고, 그 소스 드라이버가 하이 슬루레이트 출력 회로에 의해 구성되어 있다.

도 6은, 특허문헌 1등에 기재된 종래의 하이 슬루레이트 출력 회로를 나타내는 개략 회로도이다.

이 하이 슬루레이트 출력 회로는, 입력 단자(이하 「IN」이라고 한다.)로부터의 입력 전압 Vin을 증폭하는 차동 입력단(10)과, 이 출력측에 접속된 커런트 미러부(30)와, 이 출력측에 접속되어 출력 단자(이하 「OUT」이라고 한다.)로부터 출력 전압 Vout를 출력하는 푸시풀형의 출력단(40)을 구비하고, MOS트랜지스터에 의해 구성되어 있다.

차동 입력단(10)은, P형 차동 입력단 20A와 N형 차동 입력단 20B로 구성되어 있다. P형 차동 입력단 20A는, 양의 전원전압(이하 「VDD」라고 한다.)과 공통 노드 N1과의 사이에 접속된 전류원(11)과, 공통 노드 N1과 노드 N13과의 사이에 접속되어 입력 전압 Vin에 의해 게이트 제어되는 P채널형 MOS트랜지스터(이하 「PMOS」라고 한다.)(21)와, 공통 노드 N1과 노드 N14와의 사이에 접속되어 출력 전압 Vout에 의해 게이트 제어되는 PMOS(22)로 구성되어 있다. N형 차동 입력단 20B는, 공통 노드 N2와 접지전위(이하「VSS」라고 한다.) 사이에 접속된 전류원(12)과, 노드 N11과 공통 노드 N2과의 사이에 접속되어서 입력 전압 Vin에 의해 게이트 제어되는 N채널형 MOS트랜지스터(이하 「NMOS」라고 한다.)(23)와, 노드 N12와 공통 노드 N2와의 사이에 접속되어 출력 전압 Vout에 의해 게이트 제어되는 NMOS(24)로 구성되어 있다.

커런트 미러부(30)는, PMOS(31), 노드 N12, 저항(33), 노드 N14 및 NMOS(35)를 가지고, 이들이 VDD와 VSS 사이에 직렬로 접속되며, 또한 PMOS(32), 노드 N11, 저항(34), 노드 N13 및 NMOS(36)를 가지고, 이들이 VDD와 VSS와의 사이에 직렬로 접속되어 있다. PMOS 31 및 32는, 게이트가 공통으로 접속되고, 또한 그 게이트가 PMOS(31)의 드레인에 접속되어 있다. NMOS 35 및 36은, 게이트가 공통으로 접속되고, 또한 그 게이트가 NMOS(35)의 드레인에 접속되어 있다.

푸시풀형의 출력단(40)은, VDD와 OUT 사이에 접속된 출력용 PMOS(41)과, OUT와 VSS와의 사이에 접속된 NMOS(42)를 가지고 있다. PMOS(41)는, 노드 N11의 전위에 의해 게이트 제어되고, NMOS(42)는, 노드 N13의 전위에 의해 게이트 제어된다. PMOS(41)의 게이트와 드레인과의 사이에는, 위상보상용의 저항(43) 및 용량(44)이 직렬로 접속되어 있다. NMOS(42)의 게이트와 드레인과의 사이에는, 위상보상용의 저항(45) 및 용량(46)이 직렬로 접속되어 있다.

이 종류의 하이 슬루레이트 출력 회로에서는, 방형파 모양의 입력 전압 Vin이 IN에 입력되면, 이 입력 전압 Vin이 차동 입력단(10)에 의해 고이득으로 증폭되어, 커런트 미러부(30)를 통해, PMOS(41)과 NMOS(42)의 구동능력이 상보적으로 변동한다. 입력 전압 Vin이 저레벨(이하 「“L”레벨」이라고 한다.)에서 고레벨(이하 「“H”레벨」이라고 한다.)로 상승하면, 이에 응답하여 PMOS(41)의 구동능력이 증가함과 동시에 NMOS(42)의 구동능력이 감소하고, VDD로부터 PMOS(41)를 통해, OUT에 접속된 부하(예를 들면 LCD의 데이터 선)에 출력 전류가 토출된다. 입력 전압 Vin이“H”레벨에서 “L”레벨로 하강하면, 이에 응답하여 PMOS(41)의 구동능력이 감소함과 동시에 NMOS(42)의 구동능력이 증가하고, 부하로부터 0UT 및 NMOS(42)를 통해 VSS로 전류가 인입된다.

종래의 도 6의 하이 슬루레이트 출력 회로에서는, 일반적으로, 예를 들면 LCD소스 드라이버에 사용될 경우, 슬루레이트를 향상시키기 위해, 차동 입력단(10)의 전류원(11, 12)을 정상적으로 증가시키도록 하고 있다. 그러나, LCD소스 드라이버는, 출력수 만큼의 복수의 하이 슬루레이트 출력 회로를 가지고 있어, 정상적으로 차동 입력단(10)의 전류를 증가시키면, 복수의 하이 슬루레이트 출력 회로를 탑재한 집적회로 칩의 총소비 전류가 대폭 증가하게 된다.

그래서, 상기 특허문헌 1의 기술에서는, 부전류원과 PMOS(41)의 게이트 전압에 의해 게이트 제어되는 스위치용 MOS트랜지스터를, 직렬로 접속한 구성의 제1 부전류원 회로를, 전류원(11)에 대하여 병렬로 접속하고, 또한 부전류원과 NMOS(42)의 게이트 전압에 의해 게이트 제어되는 스위치용 MOS트랜지스터를, 직렬로 접속한 구성의 제2의 부전류원 회로를, 전류원(12)에 대하여 병렬로 접속하고 있다. 그리고, 하이 슬루레이트가 필요할 때에만, 제1 또는 제2의 부전류원 회로 내의 스위치용 MOS트랜지스터를 온 해서 부전류원으로터 공급되는 전류에 의해, 차동 입력단(10)의 전류를 증가시킴으로써, 정상전류를 저전류화하고 있다.

그러나, 상기 특허문헌 1의 기술에서는, PMOS(41)의 게이트 전압(즉 노드 N11의 전위)에 의해, PMOS(41)와 제1의 부전류원 회로 내의 스위치용 MOS트랜지스터와의 게이트를 제어하여 양자의 전도상태를 제어함과 동시에, NMOS(42)의 게이트 전압(즉 노드 N13의 전위)에 의해, NMOS(42)와 제2의 부전류원 회로 내의 스위치용 MOS트랜지스터와의 게이트를 제어하여 양자의 전도상태를 제어하고 있으므로, PMOS(41) 및 NMOS(42)의 구동능력의 변동 속도가 늦어지고, 슬루레이트가 낮아진다. 이를 개선하기 위해서는, 출력단(40)의 구동능력을 크게 하면 되지만, 구동능력을 크게 하면, 출력단(40)의 형성 면적의 증대와 소비 전류의 증가라는 새로운 문제가 생기므로, 근본적인 해결은 되지 않는다.

따라서, 아직 기술적으로 충분히 만족할 수 있는 하이 슬루레이트 출력 회로를 실현하는 것은 곤란했다.

본 발명의 하이 슬루레이트 출력 회로는, 제1도전형의 제1차동 입력단과, 상기 제1도전형과 다른 제2도전형의 제2차동 입력단과, 커런트 미러부와, 푸시풀형의 출력단과, 제1, 제2보조 전류원부와, 출력단 보조부와, 제어부를 구비하고 있다.

상기 제1차동 입력단은, 제1전류원과 제3노드와의 사이에 접속되어 입력 단자의 전위에 의해 전도상태가 제어되는 제1트랜지스터와, 상기 제1전류원과 제4노드와의 사이에 접속되어 출력 단자의 전위에 의해 전도상태가 제어되는 제2트랜지스터를 가지고 있다. 상기 제2차동 입력단은, 제1노드와 제2전류원과의 사이에 접속되어 입력 단자의 전위에 의해 전도상태가 제어되는 제3트랜지스터와, 제2노드와 상기 제2전류원과의 사이에 접속되어 출력 단자의 전위에 의해 전도상태가 제어되는 제4트랜지스터를 가지고 있다. 상기 커런트 미러부는, 상기 제2노드 및 상기 제4노드에 제1전원전류를 흐르게 하고, 상기 제1노드 및 상기 제3노드에, 상기 제1 전원전류에 대응한 제2전원전류를 흐르게 하는 회로이다.

상기 푸시풀형의 출력단은, 상기 제1노드의 전위에 의해 구동되는 제1출력 트랜지스터와, 상기 출력 단자를 통해 상기 제1출력 트랜지스터에 직렬로 접속되어, 상기 제3노드의 전위에 의해 구동되는 제2출력 트랜지스터를 가지고 있다. 상기 제1보조 전류원부는, 제3전류원과 이에 직렬로 접속된 제5트랜지스터를 가지고, 상기 제1전류원에 병렬로 접속되어 있다. 상기 제2보조 전류원부는, 제4전류원과 이에 직렬로 접속된 제6트랜지스터를 가지고, 상기 제2전류원에 병렬로 접속되어 있다.

상기 출력단 보조부는, 상기 제1노드와 상기 출력 단자와의 사이에 접속된 제7트랜지스터와, 상기 제3노드와 상기 출력 단자와의 사이에 접속된 제8트랜지스터를 가지고 있다. 상기 제어부는, 상기 입력 단자 및 상기 출력 단자 사이의 전위차를 검출하여 이 검출 결과를 기초로, 상기 제5트랜지스터 및 상기 제7트랜지스터와 상기 제6트랜지스터 및 상기 제8트랜지스터와의 전도상태를 각각 제어하는 회로이다.

본 발명의 표시장치는, 액정 패널, 유기 일렉트로 루미네선스·패널(이하 「유기 EL패널」이라고 한다.)등의 표시 패널과, 상기 표시 패널을 구동하는 구동부를 구비하고, 상기 구동부는, 상기 출력 회로에 있어서의 출력단의 출력에 의해 상기 표시 소자를 전압구동하는 구성으로 하고 있다.

하이 슬루레이트 출력 회로는, P형의 제1차동 입력단과, N형의 제2차동 입력단과, 커런트 미러부와, 푸시풀형의 출력단과, 제1, 제2보조 전류원부와, 출력단 보조부와, 제어부를 구비하고 있다.

상기 제1차동 입력단은, 제1전류원과 제3노드와의 사이에 접속되어 상기 입력 단자의 전위에 의해 게이트 제어되는 제1MOS트랜지스터와, 상기 제1전류원과 제4노드와의 사이에 접속되어 출력 단자의 전위에 의해 게이트 제어되는 제2MOS트랜지스터를 가지고 있다. 상기 제2차동 입력단은, 제1노드와 제2전류원과의 사이에 접속되어 입력 단자의 전위에 의해 전도상태가 제어되는 제3MOS트랜지스터와, 제2노드와 상기 제2전류원과의 사이에 접속되어 출력 단자의 전위에 의해 게이트 제어되는 제4MOS트랜지스터를 가지고 있다. 상기 커런트 미러부는, 상기 제2노드 및 상기 제4노드에 제1전원전류를 흐르게 하고, 상기 제1노드 및 상기 제3노드에, 상기 제1전원전류에 대응한 제2전원전류를 흐르게 하는 회로이다.

상기 푸시풀형의 출력단은, 상기 제1노드의 전위에 의해 구동되는 제1출력 MOS트랜지스터와, 상기 출력 단자를 통해 상기 제1출력 MOS트랜지스터에 직렬로 접속되며, 상기 제3노드의 전위에 의해 구동되는 제2출력 MOS트랜지스터를 가지고 있다. 상기 제1보조 전류원부는, 제3전류원과 이에 직렬로 접속된 제5MOS트랜지스터를 가지고, 상기 제1전류원에 병렬로 접속되어 있다. 상기 제2보조 전류원부는, 제4전류원과 이에 직렬로 접속된 제6MOS트랜지스터를 가지고, 상기 제2전류원에 병렬로 접속되어 있다.

상기 출력단 보조부는, 상기 제1 노드와 상기 출력 단자와의 사이에 접속된 제7MOS트랜지스터와, 상기 제3노드와 상기 출력 단자와의 사이에 접속된 제8MOS트랜지스터를 가지고 있다. 상기 제어부는, 상기 입력 단자 및 상기 출력 단자 사이 의 전위차를 검출하여 이 검출 결과를 기초로, 상기 제5MOS트랜지스터 및 상기 제7MOS트랜지스터와 상기 제6MOS트랜지스터 및 상기 제8MOS트랜지스터를 게이트 제어하는 회로이다.

[실시예 1]

(실시예 1의 구성)

도 1은, 본 발명의 실시예 1을 나타내는 하이 슬루레이트 출력 회로의 개략 회로도이다.

이 하이 슬루레이트 출력 회로는, 종래의 도 8과 같은 제1도전형의 제1차동 입력단(예를 들면 P형 차동 입력단)60A 및 제2도전형의 제2차동 입력단(예를 들면 N형 차동 입력단)60B로 이루어지는 차동 입력단(50)과, 커런트 미러부(70)와, 푸시풀형의 출력단(80)을 가지는 외에, 새롭게 제1보조 전류원부 60C와, 제2보조 전류원부 60D와, 제어회로(90)와, 출력 보조 회로(100)가 추가되고 있다.

P형 차동 입력단 60A는, VDD와 제1공통 노드 N1과의 사이에 접속된 제1전류원(51)과, 제1공통 노드 N1과 제3노드 N13과의 사이에 접속되어서 IN으로부터의 입력 전압 Vin에 의해 게이트 제어되는 제1트랜지스터(예를 들면 PMOS)(61)와, 제1공통 노드 N1과 제4노드 N14와의 사이에 접속되어 OUT로부터의 출력 전압 Vout에 의해 게이트 제어되는 제2트랜지스터(예를 들면PMOS)(62)로 구성되어 있다.

N형 차동 입력단 60B는, 제2공통 노드 N2와 VSS와의 사이에 접속된 제2전류원(52)과, 제1노드 N11과 제2공통 노드 N2와의 사이에 접속되어서 입력 전압 Vin에 의해 게이트 제어되는 제3트랜지스터(예를 들면MOS)(63)와, 제2노드 N12와 제2공통 노드 N2와의 사이에 접속되어 출력 전압 Vout에 의해 게이트 제어되는 제4트랜지스터(예를 들면 NMOS)(64)로 구성되어 있다.

커런트 미러부(70)는, 제2노드 N12 및 제4노드 N14에 제1전원전류를 흐르게 하고, 제1노드 N11 및 제3노드 N13에, 상기 제1전원전류에 대응한 제2전원전류를 흐르게 하는 회로이다. 이 커런트 미러부(70)는, PMOS(71), 제2노드 N12, 저항(73), 제4노드 N14 및 NMOS(75)를 가지고, 이들이 VDD와 VSS와의 사이에 직렬로 접속되고, 또한 PMOS(72), 제1노드 N11, 저항(74), 제3노드 N13 및 NMOS(76)를 가지고, 이들이 VDD와 VSS와의 사이에 직렬로 접속되어 있다. PMOS 71, 72의 게이트는 상호 접속됨과 동시에, 그 게이트가 PMOS(71)의 드레인에 접속되어 있다. NMOS 75, 76의 게이트는 서로 접속됨과 동시에, 그 게이트가 NMOS(75)의 드레인에 접속되어 있다.

푸시풀형의 출력단(80)은, 제1노드 N11의 전위에 의해 구동되는 제1출력 트랜지스터(예를 들면 PMOS)(81)와, OUT과, 제3노드 N13의 전위에 의해 구동되는 제2출력 트랜지스터(예를 들면 NMOS)(82)를 가지고, 이들이 VDD와 VSS와의 사이에 직렬로 접속되어 있다. PMOS(81)의 게이트 및 드레인간에는, 위상보상용의 용량(83)이 접속되고, 또한 NMOS(82)의 게이트 및 드레인간에도, 위상보상용의 용량(84)이 접속되어 있다.

제1보조 전류원부 60C는, 제3전류원(53)과, 이것에 직렬로 접속되어 제5노드 N15의 전위에 의해 게이트 제어되는 제5트랜지스터(예를 들면 PMOS)(65)를 가지고, 이들이 제1전류원(51)에 병렬로 접속되어 있다. 또한, PMOS(65)에는, 제7노드 N17의 전위에 의해 게이트 제어되는 제9트랜지스터(예를 들면 PMOS) 65-9가 병렬로 접속되어 있다. 제2보조 전류원부 60D는, 제4전류원(54)과, 이것에 직렬로 접속되어서 제6노드 N16의 전위에 의해 게이트 제어되는 제6트랜지스터(예를 들면, NMOS)(66)를 가지고, 이들이 제2전류원(52)에 병렬로 접속되어 있다. 또한, NMOS(66)에는, 제8노드 N18의 전위에 의해 게이트 제어되는 제10트랜지스터(예를 들면 NMOS) 66-10이 병렬로 접속되어 있다.

제어회로(90)은, 제어부(93)와, 출력단 보조부(94)와, 전류원(91, 92)을 가지고, 이 전류원(91), 제어부(93) 및 전류원(92)이, VDD와 VSS와의 사이에 직렬로 접속되고, 또한 출력단 보조부(94)는, 제1노드 N11와 제3노드 N13와의 사이에 접속되어 있다. 제어부(93)는, IN 및 0UT 사이의 전위차를 검출하여 이 검출 결과를 기초로, PMOS(65) 및 제7트랜지스터(예를 들면 PMOS) 94-7과, NMOS(66) 및 제8트랜지스터(예를 들면 NMOS) 94-8를, 각각 게이트 제어하는 회로이며, 제1검출 트랜지스터(예를 들면NMOS) 93-1과, 제2검출 트랜지스터(예를 들면 PMOS) 93-2를 가지고, 이들이 제5노드 N15와 제6노드 N16과의 사이에 직렬로 접속되어 있다. NMOS 93-1 및 PMOS 93-2의 게이트는 IN에 접속되고, NMOS 93-1 및 PMOS 93-2의 소소는 OUT에 접속되고 있다.

출력단 보조부(94)는, 제1노드 N11과 OUT와의 사이에 접속된 제7트랜지스터(예를 들면 PMOS) 94-7과, 제3노드 N13과 OUT와의 사이에 접속된 제8트랜지스터(예를 들면 NMOS) 94-8을 가지고, 그 PMOS 94-7의 게이트는, 제5노드 N15에 접속되고, NMOS 94-8의 게이트는, 제6노드 N16에 접속되어 있다.

출력 보조 회로(100)는, VDD 및 제7노드 N17 사이에 접속된 전류원(101)과, 제8노드 N18 및 VSS 사이에 접속된 전류원(102)과, 제1제어 트랜지스터(예를 들면PMOS)(111)와, 제2제어 트랜지스터(예를 들면 NMOS)(112)와, 다이오드 접속된 PMOS(113), PMOS(114), NMOS(115) 및 다이오드 접속된 NMOS(116)로 구성되어 있다.

PMOS(113), 제19노드 N19 및 PMOS(114)는, VDD와 제1노드 N11와의 사이에 직렬로 접속되고, 또한 NMOS(115), 제20노드 N20 및 NMOS(116)는, 제3노드 N13과 VSS와의 사이에 직렬로 접속되어 있다. PMOS(111)는, 소스·드레인이 제19노드 N19와 제18노드 N18과의 사이에 접속되고, 게이트가 제1노드 N11과의 사이에 접속되며, 제1노드 N11의 전위에 근거하여, NMOS 66-10의 게이트(제18노드 N18)를 제어함과 동시에, 제3노드 N13의 전위를 고정하기 위한 제어를 행하는 트랜지스터이다. NMOS(112)는, 드레인·소스가 제17노드 N17과 제20노드 N20과의 사이에 접속되고, 게이트가 제3노드 N13에 접속되며, 제3노드 N13의 전위에 근거하여, PMOS(111)에 대하여 상보적으로, PMOS 65-9의 게이트를 제어함과 동시에, 제1노드 N11의 전위를 고정하기 위한 제어를 행하는 트랜지스터이다.

(실시예 1의 동작)

본 실시예 1의 하이 슬루레이트 출력 회로는, 하이 슬루레이트화를 실현하고, 소비 전류의 증가를 억제하기 위하여, 이하의 (A), (B)의 시퀀스로 동작한다.

(A)입력 전압 Vin이 저전위의 “L”레벨로부터 고전위의 “H”레벨로 변화된 경우에는, 다음 (1)∼(7)의 동작이 행해진다.

(1)IN 및 OUT사이의 전위차를 검출하는 소스 폴로어 NMOS 93-1이 온하고, 제15노드 N15의 전위가 저하한다.

(2)노드 N15의 전위의 저하에 의해, PMOS 94-7이 온 하므로, 제1노드 N11은 OUT과 저저항으로 접속되어 급준히 저하하고, 출력단 PMOS(81)를 오랫동안 온 시킨다. 그 결과, OUT는 급준히 상승하여 슬루레이트가 향상한다.

(3) 동시에, PMOS65이 온 하고, P형 차동 입력단 60A의 전류가 증가한다. NMOS(75)에 흐르는 전류가 증가하므로, 커런트 미러에 의해 NMOS(76)에 흐르는 전류도 증가하여, 노드 N13의 전위를 보다 저하시킨다. 이 동작에 의해 OUT가 급준히 상승했을 때의 출력단(80)의 관통 전류를 저감시킴과 동시에, 또한 슬루레이트를 향상할 수 있다.

(4) 노드 N11이 급준하게 저하함으로써, PMOS(111)가 온 한다. 이때, 노드 N18은 다이오드 접속된 노드 N19의 레벨까지 상승하여, NMOS 66-10을 온 시키며, N형 차동 입력단 60B의 전류를 증가시킴과 동시에, NMOS(115)가 온 한다. 노드 N13은 다이오드 접속된 노드 N20의 레벨에 고정되어, 출력단(80)의 관통전류 증가를 방지한다.

(5）OUT가 급준히 상승하고, IN 및 OUT사이의 전위차가 NMOS 93-1의 (게이트·소스간 전압 Vgs-PMOS의 임계값 전압 Vt)이하가 되면, NMOS 93-1은 오프한다. 노드 N15의 전위는 VDD레벨이 되므로, PMOS(65), PMOS 94-7도 오프한다.

(6)이 때, IN 및 OUT 사이에는 아직 전위차가 있어, 노드 N11은 저하하고 있 기 때문에, PMOS(111)은 온 하고 있다. PMOS(111)이 오프할 때까지, N형 차동 입력단 60B의 전류가 증가한 상태가 계속되어, 빠른 세틀링 타임으로 목표전위에 수속한다.

(7)노드 N11의 상승에 의해, PMOS(111)가 오프하고, 노드 N18이 VSS레벨이 되면, 하이 슬루레이트의 시퀀스는 모두 종료하고, 하이 슬루레이트 출력 회로는 정상동작으로 이행한다.

(B)입력 전압 Vin이 고전위의 “H”레벨로부터 저전위의 “L”레벨로 변화된 경우에는, 다음 (1)∼ (7)의 동작이 행해진다.

(1)IN 및 OUT간의 전위차를 검출하는 소스 폴로어 PMOS 93-2이 온 하고, 노드 N16의 전위가 상승한다.

(2)노드 N16의 상승에 의해, MOS 94-8이 온하므로, 노드 N13은 OUT과 저저항으로 접속되어 급준히 상승하고, 출력단 NMOS(82)를 오랫동안 온시킨다. 그 결과, OUT은 급준히 하강하고, 슬루레이트가 향상한다.

(3)동시에, NMOS(66)가 온 하고, N형 차동 입력단 60B의 전류가 증가한다. PMOS(71)에 흐르는 전류가 증가하므로, 커런트 미러에 의해 PMOS(72)에 흐르는 전류도 증가하여, 노드 N11의 전위를 따라 상승시킨다. 이 동작에 의해, OUT가 급준히 하강했을 때의 출력단(80)의 관통 전류를 저감 시킴과 동시에, 또한 슬루레이트를 향상할 수 있다.

(4)노드 N13이 급준히 상승함으로써, NMOS(112)가 온 한다. 이때, 노드 N17은 다이오드 접속된 노드 N20의 레벨까지 하강하고, PMOS 65-9를 온 시키며, P형 차동 입력단 60A의 전류를 증가시킴과 동시에, PMOS(114)가 온 한다. 노드 N11은 다이오드 접속된 노드 N19의 레벨로 고정되어, 출력단(80)의 관통 전류증가를 방지한다.

(5）OUT가 급준히 하강하고, IN 및 OUT사이의 전위차가 PMOS 93-2의 (게이트·소스간 전압 Vgs-PMOS의 임계값 전압 Vt)이하가 되면, PMOS 93-2는 오프한다. 노드 N16의 전위는 VSS레벨이 되므로, MOS(66) 및 NMOS 94-8도 오프한다.

(6)이 때, IN 및 OUT 사이에는 아직 전위차가 있어, 노드 N13은 상승하고 있기 때문에, NMOS(112)는 온 하고 있다. NMOS(112)가 오프할 때까지, P형 차동 입력단 60A의 전류가 증가한 상태가 계속되어, 빠른 세틀링 타임으로 목표전위에 수속한다.

(7)노드 N13의 저하에 의해, NMOS(112)가 오프하고, 노드 N17이 VDD레벨이 되면, 하이 슬루레이트의 시퀀스는 모두 종료하고, OP앰프는 정상동작으로 이행한다.

(실시예 1의 효과)

도 2는, 본 발명의 실시예 1과 종래 회로를 비교했을 때의 시뮬레이션 결과를 나타내는 동작 파형도이다.

본 실시예 1에 의하면, 다음 (a)∼ (d)와 같은 효과가 있다.

(a）NMOS 93-1 및 PMOS 93-2에 의해, IN 및 OUT간의 전위차를 검출하고, 출력단(80)의 PMOS(81) 및 NMOS(82)를 오랫동안 온 시키고, 또한 출력 변화시에만 차동 입력단(50)의 전류를 보충하는 것에 의해, 정적인 소비 전류를 증가시키지 않 고, 슬루레이트를 고속화할 수 있다.

(b）OUT에 접속되는 부하로의 충방전시에만 차동 전류를 증가하고 있기 때문에, 폭넓은 부하에 대응할 수 있다.

(c)출력단(80)의 관통 전류의 대책에 의해, 하이 슬루레이트 대응임에도 불구하고, 충방전시의 출력단(80)의 관통 전류를 작게할 수 있다.

(d)오버슈트 및 언더슈트의 저감을 실현할 수 있고, 빠른 세틀링 타임을 실현할 수 있다.

[실시예 2]

(실시예 2의 구성)

도 3은, 본 발명의 실시예 2를 나타내는 하이 슬루레이트 출력 회로의 개략 회로도이며, 실시예 1을 도시한 도 1중 요소와 공통 요소에는 공통 부호가 첨부되고 있다.

본 실시예 2의 하이 슬루레이트 출력 회로에서는, 실시예 1의 출력 회로에 P형 출력 정지부(120) 및 N형 출력 정지부(130)를 추가하고 있다.

출력 정지부(120, 130)는, 상보적인 제어신호 DSB, XDSB(예를 들면 VDD 또는 VSS)에 근거하여, 제1노드 N11 및 제3노드 N13을 고정 전위에 설정하여 출력단(80)의 PMOS(81) 및 NMOS(82)를 동시에 오프 상태로 하는 회로이다.

P형 출력 정지부(120)는, 제어신호 DSB에 의해 게이트 제어되는 PMOS(121, 122, 123, 124) 및 역상 제어신호 XDSB에 의해 게이트 제어되는 PMOS(125)에 의해 구성되고, PMOS(121)의 소스·드레인이 PMOS(71)의 드레인 및 노드 N12 사이에 접 속되고, PMOS(122)의 소스·드레인이 노드 N11 및 저항(74) 사이에 접속되고, PMOS(123)의 소스·드레인이 노드 N15 및 NMOS 93-1의 드레인간에 접속되고, PMOS(124)의 소스·드레인이 노드 N11 및 PMOS 94-7의 소스간에 접속되고, PMOS(125)의 소스·드레인이 VDD 및 노드 N11간에 접속되어 있다.

N형 출력 정지부(130)는, 역상 제어신호 XDSB에 의해 게이트 제어되는 NMOS(131, 132, 133, 134) 및 제어신호 DSB에 의해 게이트 제어되는 NMOS(135)에 의해 구성되고, NMOS(131)의 드레인·소스가 노드 N14 및 NMOS(75)의 드레인간에 접속되고, NMOS(132)의 드레인·소스가 저항(74) 및 노드 N13 사이에 접속되고, NMOS(133)의 드레인·소스가 PMOS 93-2의 드레인 및 노드 N16 사이에 접속되고, NMOS(134)의 드레인·소스가 NMOS 94-8의 소스 및 노드 N13 사이에 접속되고, NMOS(135)의 드레인·소스가 노드 N13 및 VSS사이에 접속되어 있다.

그 밖의 구성은, 실시예 1과 같다.

(실시예 2의 동작)

본 실시예 2의 하이 슬루레이트 출력 회로는, 이하의 (A), (B)의 시퀀스로 동작한다.

(A)제어신호 DSB가 VSS레벨(역상 제어신호 XDSB가 VDD레벨)시에 입력 전압 Vin이 변화되었을 경우

실시예 1과 동일한 동작을 한다.

(B)제어신호 DSB가 VDD레벨 시(역상 제어신호 XDSB가 VSS레벨)에 입력 전압 Vin이 변화되었을 경우

PMOS(121∼124) 및 NMOS(131∼134)가 오프, 또는 PMOS(125) 및 NMOS(135)가 온 하고, 노드 N11의 전위가 VDD레벨, 노드 N13의 전위가 VSS레벨이기 때문에, OUT는 Hi-Z이며, 입력 전압 Vin이 변화되어도 출력은 변화되지 않는다. 그 후에 제어신호 DSB가 VSS레벨 시(역상 제어신호 XDSB가 VDD레벨 시)로 변화되면, 하이 슬루레이트 출력 회로는 실시예 1과 같은 하이 슬루레이트 동작을 개시한다.

(실시예 2의 효과)

본 실시예 2에 의하면, 실시예 1과 거의 동일한 효과가 있는데다가, 통상, Hi-Z기간이 필요한 경우, 하이 슬루레이트 출력 회로의 OUT에 스위치를 설치하여 제어를 행하지만, 그 구성의 경우, 스위치의 저항으로 슬루레이트가 높아지기 어렵다. 본 실시예 2의 구성을 채용하는 것으로, 스위치를 형성하지 않고, 제어가 가능하게 된다.

이와 같이, 제어신호 DSB 혹은 역상 제어신호 XDSB를 입력하는 단자를 추가하는 것으로 출력의 타이밍을 임의로 설정할 수 있다. 특히 Hi-Z기간이 필요한 LCD소스 드라이버 등에서 유효하다.

[실시예 3]

(실시예 3의 구성)

도 4는, 본 발명의 실시예 3을 나타내는 하이 슬루레이트 출력 회로의 개략 회로도이며, 실시예 1을 도시한 도 1중, 요소와 공통 요소에는 공통 부호가 붙여지고 있다.

본 실시예 3의 하이 슬루레이트 출력 회로에서는, 실시예 1의 제1보조 전류 원부 60C부터 PMOS 65-9를 삭제함과 동시에, 제2보조 전류원부 60D부터 NMOS 66-10을 삭제하고, 그것들의 PMOS 65-9 및 NMOS 66-10을 게이트 제어하는 출력 보조 회로(100)를 삭제한 구성으로 되어있다. 그 밖의 구성은, 실시예 1과 같다.

(실시예 3의 동작)

본 실시예 3에서는, 실시예 1의 (1)∼ (3) 및 (5)의 동작을 행한 후, 하이 슬루레이트의 시퀀스는 모두 종료하고, 하이 슬루레이트 출력 회로가 정상동작으로 이행한다.

(실시예 3의 효과)

도 5는, 본 발명의 실시예 1, 실시예 3과 종래 회로를 비교했을 때의 시뮬레이션 결과를 나타내는 동작 파형도이다.

실시예 3에 있어서도, 실시예 1과 거의 마찬가지로, 슬루레이트 향상의 효과를 충분히 얻을 수 있는 것을 알 수 있다.

또한, 본 발명은, 상기 실시예 1∼ 실시예 3에 한정되지 않고, 여러가지의 변형이나 이용 형태가 가능하다. 이 변형이나 이용 형태로서는, 예를 들면 다음의 (a)∼ (c)와 같은 것이 있다.

(a)실시예 1, 실시예 2의 전류원(51, 52, 91, 92, 101, 102) 또는, 실시예 3의 전류원(51, 52, 91, 92)의 전류값을 제어하고, 슬루레이트를 제어함으로써, 더욱 소비 전류를 줄일 수 있다.

(b)실시예 1∼ 실시예 3을 구성하는 트랜지스터는, 전원의 극성을 바꾸어 PMOS를 NMOS, NMOS를 PMOS로 변경하거나 또는 그것들을 MOS트랜지스터 이외의 바이 폴러트랜지스터 등의 다른 트랜지스터로 구성해도 좋다. 또한, 하이 슬루레이트 출력 회로를 도시한 것 이외의 회로 구성으로 변경해도 좋다.

(c)실시예 1∼ 실시예 3의 하이 슬루레이트 출력 회로는, 액정 패널, 유기 EL패널 등의 여러 가지의 표시 패널을 구동하는 표시장치에 적용할 수 있다.

청구항 1∼ 청구항 3에 따른 발명의 출력 회로에 의하면, 다음 (a)∼ (c)와 같은 효과가 있다.

(a)제어부에 의해 입출력 단자간의 전위차를 검출하고, 출력단 트랜지스터를 오랫동안 온 시키며, 또한 보조 전류원부에 의해, 출력 변화시에만 차동 입력단의 전류를 보충함으로써, 회로 규모를 증대시키지 않으며, 또한, 정적인 소비 전류를 증가시키지 않고, 슬루레이트를 고속화할 수 있다.

(b)부하로의 충방전시에만 차동 전류를 증가하고 있기 때문에, 폭넓은 부하에 대응할 수 있다.

(c)출력단의 관통 전류의 대책에 의해, 하이 슬루레이트 대응에도 불구하고, 충방전시의 출력단의 관통 전류를 작게할 수 있다.

청구항 4, 청구항 5에 따른 발명의 출력 회로에 의하면, 청구항 1∼ 청구항 3에 따른 발명과 거의 동일한 효과가 있다. 또한 통상, 고임피던스 상태(이하 「Hi-Z」이라고 한다.)기간이 필요할 경우, 출력 회로의 출력 단자에 스위치를 설치하여 제어를 행하지만, 그 구성의 경우, 스위치의 저항으로 슬루레이트가 상승하기 어렵지만, 본 발명의 구성을 채용하는 것으로, 스위치를 설치하지 않고, 제어가 가능하게 된다. 이와 같이, 제어신호를 입력하는 단자를 추가하는 것으로, 출력 타이밍을 임의로 설정할 수 있다. 특히 Hi-Z기간이 필요한 LCD소스 드라이버 등에서 유효하다.

청구항 6, 청구항 7에 따른 발명의 표시장치에 의하면, 출력단의 출력에 의해 표시 소자를 전압 구동하므로, 하이 슬루레이트와 저소비 전력의 효과를 얻을 수 있다.

Claims

정전류를 흐르게 하는 제1전류원과 제3노드와의 사이에 접속되어 입력 단자의 전위에 의해 전도상태가 제어되는 제1트랜지스터와, 상기 제1전류원과 제4노드와의 사이에 접속되어 출력 단자의 전위에 의해 전도상태가 제어되는 제2트랜지스터를 가지는 제1도전형의 제1차동 입력단과,

제1노드와 정전류를 흐르게 하는 제2전류원과의 사이에 접속되어 입력 단자의 전위에 의해 전도상태가 제어되는 제3트랜지스터와, 제2노드와 상기 제2전류원과의 사이에 접속되어 출력 단자의 전위에 의해 전도상태가 제어되는 제4트랜지스터를 가지고, 상기 제1도전형과 다른 제2도전형의 제2차동 입력단과,

상기 제2노드 및 상기 제4노드에 제1전원전류를 흐르게 하고, 상기 제1노드 및 상기 제3노드에, 상기 제1전원전류에 대응한 제2전원전류를 흐르게 하는 커런트 미러부와,

상기 제1노드의 전위에 의해 구동되는 제1출력 트랜지스터와, 상기 출력 단자를 통해 상기 제1출력 트랜지스터에 직렬로 접속되어, 상기 제3노드의 전위에 의해 구동되는 제2출력 트랜지스터를 가지는 푸시풀형의 출력단과,

정전류를 흐르게 하는 제3전류원과 상기 제3전류원에 직렬로 접속된 제5트랜지스터를 가지고, 상기 제1전류원에 병렬로 접속된 제1보조 전류원부와,

정전류를 흐르게 하는 제4전류원과 상기 제4전류원에 직렬로 접속된 제6트랜지스터를 가지고, 상기 제2전류원에 병렬로 접속된 제2보조 전류원부와,

상기 제1노드와 상기 출력 단자와의 사이에 접속된 제7트랜지스터와, 상기 제3노드와 상기 출력 단자와의 사이에 접속된 제8트랜지스터를 가지는 출력단 보조부와,

상기 입력 단자 및 상기 출력 단자간의 전위차를 검출하여 이 검출 결과를 기초로, 상기 제5트랜지스터 및 상기 제7트랜지스터와 상기 제6트랜지스터 및 상기 제8트랜지스터와의 전도상태를 각각 제어하는 제어부를 구비한 것을 특징으로 하는 출력 회로.
제 1항에 있어서,

상기 제어부는,

상기 입력 단자 및 상기 출력 단자간의 전위차를 검출하여 이 검출 결과를 기초로, 상기 제5트랜지스터 및 상기 제7트랜지스터의 전도상태를 제어하는 제1검출 트랜지스터와,

상기 입력 단자 및 상기 출력 단자간의 전위차를 검출하여 이 검출 결과를 기초로, 제1검출 트랜지스터에 대하여 상보적으로, 상기 제6트랜지스터 및 상기 제8트랜지스터의 전도상태를 제어하는 제2검출 트랜지스터를 가지는 것을 특징으로 하는 출력 회로.
제 1항 또는 제 2항에 있어서,

상기 제5트랜지스터에 병렬로 접속된 제9트랜지스터와,

상기 제6트랜지스터에 병렬로 접속된 제10트랜지스터와,

상기 제1노드의 전위에 근거하여, 상기 제10트랜지스터의 전도상태 및 상기 제3노드의 전위를 제어하는 제1제어 트랜지스터와,

상기 제3노드의 전위에 근거하여, 상기 제1제어 트랜지스터에 대하여 상보적으로, 상기 제9트랜지스터의 전도상태 및 상기 제1노드의 전위를 제어하는 제2제어 트랜지스터를 더 설치한 것을 특징으로 하는 출력 회로.
제 1항 내지 제 3항 중 어느 한 항에 있어서,

제어신호에 근거하여, 상기 제1노드 및 상기 제3노드를 고정 전위에 설정하여 상기 제1출력 트랜지스터 및 상기 제2출력 트랜지스터를 동시에 비전도 상태로 하는 출력 정지부를 더 설치한 것을 특징으로 하는 출력 회로.
제 4항에 있어서,

상기 출력 정지부는, 상기 제1노드 및 제3노드에 각각 접속되어, 상기 제어신호에 의해 상기 제1노드 및 상기 제3노드를 상기 고정 전위에 설정하는 복수의 트랜지스터에 의해 구성한 것을 특징으로 하는 출력 회로.
복수의 표시 소자를 가지는 표시 패널과, 상기 표시 패널을 구동하는 구동부를 구비하고,

상기 구동부는, 청구항 1 내지 청구항 5항 중 어느 한 항에 기재된 출력 회로에 있어서의 출력단의 출력에 의해 상기 표시 소자를 전압구동하는 구성으로 한 것을 특징으로 하는 표시장치.
제 6항에 있어서,

상기 표시 패널은, 액정 패널 또는 유기 일렉트로 루미네선스·패널에 의해 구성되어 있는 것을 특징으로 하는 표시장치.